KR0148585B1 - 주변부에 메탈 배선을 가진 반도체장치 - Google Patents
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Abstract
활성 요소들이 형성되지 않는 반도체 칩의 주변부에, 전원공급 배선 또는 접지배선 밑에 있는 층이 고르지않은 표면으로 제공된다. 배선과 바로 밑에 있는 층 사이의 접촉면에 있는 고르지않은 또는 주름진 면은 배선이 슬라이드되지 않도록 만든다. 고르지 않은 면은 절연층들 사이에 이물질을 부과하는 것에 의하여, 또는 절연층의 두께를 선택적으로 감소시키는 것에 의하여, 또는 절연층에 개방부를 형성하는것에 의하여 실제화될 수 있다
Description
제1도는 본 발명의 제1실시예에 의한 주변부에 메탈 배선을 가진 반도체 장치의 구성을 도시한 평면도.
제2도는 제1도의 지시선 B-B'선의 단면도.
제3a도 및 3b도는 반도체 칩의 평면도 및 단면도.
제4도는 본 발명의 제2실시예에 의한 주변부에 메탈 배선을 가진 반도체 장치의 구성을 도시한 단면도.
제5도는 본 발명의 제3실시예에 의한 주변부에 메탈 배선을 가진 반도체 장치의 구성을 도시한 평면도.
제6도는 제5도의 지시선 C-C'선의 단면도.
제7도는 제6도의 확대 단면도.
제8도는 본 발명의 제4실시예에 의한 주변부에 메탈 배선을 가진 반도체 장치의 구성을 도시한 단면도.
제9도는 제8도의 지시선 D-D'선의 단면도.
제10도는 종래의 반도체 장치의 구성을 도시한 단면도.
제11도는 제10도의 지시선 A-A'선의 단면도.
제12a~c도는 종래의 메탈 배선을 도시한 평면도.
제13도는 메탈 슬라이드 발생영역을 도시한 다이아그램.
제14도는 메탈 배선의 폭과 슬라이드 영역의 깊이와의 관계를 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체칩 2 : 메탈배선
5 : 절연층 또는 산화막 8 : 패시베이션막
11,12,13 : 스트립부분 31 : 패드
32 : 입력보호회로 33 : 지그재그형상부
35 : 접촉부 36,37 : CMOS회로 또는 MOSFET
40,41 : 메탈층 또는 메탈배선층 43 : 접촉부
44 : 기판 45 : 활성부
47 : 산화층 50,51 : 막
본 발명은 반도체 장치에 관한 것으로써, 특히 칩의 주변부에 메탈 배선을 가지는 반도체 장치에 관한 것이다.
종래의 반도체 장치의 일예가 제10도 및 11도를 참조하여 다음에 설명될 것이다 제10도는 반도체 장치(반도체 칩)의 모서리 구성을 도시한 평면도이다. 제10도에 도시된 바와같이, 실리콘칩(1)은 상부면의 주변부에 광폭의 메탈 배선(2)이 형성되어 있다. 메탈 배선(2)은 알루미늄과 같은 것으로 만들어지고, 약 90°정도까지 모서리에서 굽어져 있다. 이러한 광폭의 메탈배선(2)은 일반적으로 전원라인 또는 접지라인으로 사용된다. 제11도는 제10도의 지시선 A-A'선의 단면도이다.
제11도에 도시된 바와 같이, 실리콘기판(3)의 상부면에는 실리콘산화막(4,5)이 적층되어 있으며, 상기 메탈배선(2)은 실리콘 산화막(5)에 형성된다. 폴리이미드, 질화규소와 같은 것으로 형성된 패시베이션막(8, passivation film)은 메탈배선(2)과 산화막(5)을 덮는다.
열응력이 밀봉수지로부터 반도체 장치의 아래에 놓인 층들로 가해지고, 열응력은 전원 인가로 외부환경, 열분산에 의하여 발생되고, 특히 반도체기판, 산화막들, 배선층들, 및 밀봉수지들 사이의 열팽창 및 수축의 차이에 따라서 발생된다. 응력은 제10도 및 제11도에 도시된 화살표 방향으로 가해지고 모서리 부분에서 집중된다. 모서리 부분에서의 보다큰 응력으로 인하여 메탈배선(2)은 칩의 내부를 향해 슬라이드되는 경우도 있다. 이러한 현상은 모서리 부분에만 한정되는 것은 아니지만, 모서리 부분에서 현저히 나타난다. 응력의 크기에 따라 크랙이 패시베이션막에서 발생할 수도 있다.
이러한 문제를 해결하기 위하여 종래에는 다음과 같은 방법이 만들어졌었다:
(a) 제12a도에 도시된 바와같이, 칩모서리 부분에 메탈 배선을 형성시키지 않 음.
(b) 제12b도에 도시된 바와같이, 응력을 분산시켜 감소시키도록 광폭의 메탈 배선 대신에 좁고 나란한 메탈배선(2a,2b)들을 형성함.
(c) 제12c도에 도시된 바와 같이, 응력을 분산시켜 감소시키도록 길이 방향으로 광폭의 메탈 배선(2)에 어떠한 좁은 슬릿(9a,9b,9c)들을 형성함.
그러나, (a)는 칩모서리에 쓸데없는 공간을 요구하여, 칩 표면의 사용효율을 떨어뜨린다. (b)는 어떤 효율적인 있점을 가져서 현재 사용되고 있으나, 메탈 배선 슬라이드가 완전하게 제거될 수 없으며, (c)는 국부 전류 집중이 발생하여 장치의 성능을 떨어뜨린다.
본 발명의 목적은 메탈 슬라이드를 제거할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 또다른 목적은 어떠한 쓸데없는 공간 및 국부 전류 집중없이, 메탈 배선 슬라이드를 확실히 제거할 수 있는 반도체장치를 제공하는데 있다.
본 발명의 일면에 따라서, 반도체 요소를 구비한 중앙부분 및 반도체 요소가 없는 주변부분을 가지는 반도체 칩과; 반도체 칩의 표면에 형성되어 주변 모서리 부분에 고르지 않은 표면을 가지는 절연막 구조부와; 주변 모서리 부분에 있는 절연막 구조의 고르지 않은 표면에 형성되어 있는 메탈 배선 형태와; 상기 절연막상의 메탈 배선 형태부를 덮는 패시베이션 막으로 구성된 반도체 장치가 제공된다.
메탈 배선은 아래놓인 층의 고르지 않은 표면상에 형성된다. 그러므로, 응력은 메탈 배선과 아래놓인 층 사이의 접합면에 나란한 방향의 응력 뿐만아니라, 다양한 방향의 응력을 포함한다. 그 결과, 비록 응력이 메탈 배선에 가해질지라도, 슬라이드되지 않는다.
이하, 명세서에 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.
본 발명의 발명자들은 메탈 슬라이드가 어떻게 발생하는지에 대해서 연구하였다. 메탈 슬라이드는 반도체 칩의 주변부에서 발생하기 쉽다. 메탈 슬라이드의 발생은 칩의 주변부상에 상이한 폭들을 가지는 메탈 배선들을 형성하는 것에 의하여 테스트되었다. 테스트 결과들은 메탈 슬라이드가 반도체 칩(1)의 모서리 부분에서 발생되는 것을 나타내고, 이 부분은 제13도에서 해칭으로 도시되었다.
제14도는 메탈 배선의 폭과 슬라이드 부분의 깊이와의 관계를 도시한 그래프이다. 제13도의 해칭된 부분으로 나타난 바와같이, 메탈 배선 슬라이드 깊이는 칩 모서리점으로부터 슬라이드 부분의 내부 주변부에 있는 대각선상 지점까지의 거리(L)에 의하여 정의된다. 보다 긴 거리(L)는 메탈배선 슬라이드가 발생하기 쉬운 보다 넓은 슬라이드 부분을 의미한다. 제14도로부터 알수 있는바와같이, 메탈 배선의 폭이 넓으면 넓을수록 메탈 배선 슬라이드 부분의 깊이는보다 길게되어서, 메탈 배선의 슬라이드는 칩의 모서리 부분에서 발생하기 쉽게 된다. 또한 곡선(L1 내지 L4)들에 의하여 도시된 바와 같이, 메탈 슬라이드 부분의 깊이(L)는 칩크기가 커지는 만큼 커진다. 배선 깊이가 30㎛또는 그 이상이면, 메탈 배선 슬라이드의 문제는 심각하게 된다.
제1도는 본 발명의 제1실시예에 따른 반도체 장치의 구성을 도시한 평면도이며, 제2도는 제1도의 선 B-B'을 따라서 취한 단면도이다.
제1도에 도시된 바와같이, 실리콘 칩(1)은 이것이 주변부의 상부면에 형성되어 있는 알루미늄, 알루미늄합금, 구리, 또는 구리 합금의 광폭의 메탈 배선(2)을 가진다. 이러한 메탈배선(2)은 전원라인 또는 접지라인으로써 사용된다. 제2도에 도시된 바와같이, SiO2층(4)이 칩(1)의 표면상에 형성된다. 제1도에서 파선으로 지시된 부분(11,12 및 13)들은 메탈배선(2)의 굽힘부분밑에 있는 부분에 형성된 좁은 스트립부분들이다. 스트립부분(11,12 및 13)들은 서로 나란하게 배치되고, 제2도에 도시된 바와 같이 산화막 위에서 적층된다. 스트립부분(11,12 및 13)들은 폴리실리콘(poly-Si), 알루미늄, 또는 절연막으로 만들어지고, MOS 반도체 소자의 게이트전극을 형성하는 것과 같은 공정에 의하여 칩(1)의 중앙 영역에 스퍼터링(sputtering)또는 화학적 증착법(CVD)에 의해 형성된다.
SiO2와 같은 또다른 절연층(5)은 이들 스트립부분들 위에 형성되고, 메탈배선(2)과 패시베이션막(8)은 이 층(5)위에서 형성된다.
스트립부분(11,12 및 13)들의 제공은 스트립부분들 바로위에 각각 형성된 산화막(5), 메탈 배선(2) 및 패시베이션막(8)을 제2도에 도시된 바와같이 주름지게 되도록 한다. 주름진 메탈배선(2)으로 인해 측면방향에서 가해지는 응력은 주름진 방향들로 분산된다. 즉, 발생된 응력 벡터들은 위,아래 방향을 가져서 수평 방향으로 응력 성분들을 감소시킨다. 수평 방향으로 감소된 응력 성분들은 메탈배선(2)과 패시베이션막(8)을 슬라이드 및 크랙에 각각 영향받지 않도록 만든다.
제3a도는 본 발명이 적용되는 반도체 장치의 회로 배선의 일부를 도시한다. 전체적인 회로는, 전압이 적용되거나 또는 신호가 입력되는 패드(30,31)외에는 도면에 도시되지 않은 패시베이션막으로 덮여진다.
반도체 칩상의 전압 라인들은 라인(VDD,Vss)들을 포함하고 칩의 주변부에 주로 배치된다. 상부레벨의 메탈층(2M)(40)에 의하여형성되는 패드(31)로 부터 입력된 신호는 정전기적 파손을 피하기 위하여 제공되는 입력보호회로(32)와, 하부레벨의 메탈층(1M)(41)으로 형성된 메탈 배선층(62)을 통하여 CMOS회로에 입력된다. CMOS회로는 틈부(39)들을 통해 전원라인(Vss,VDD)에 접속되고, 게이트들에 인가되는 신호에 따라 ON-OFF작동을 수행한다. MOSFET(36,37)들은 전원과 드레인부분(도시되지 않음)을 가지며, CMOS회로를 구성하도록 상호 연결부(38)에 의해 서로 접속된다.
여기에서, 입력보호회로(32)는 하부레벨의 메탈층(1M)에 의하여 형성된 접혀진 지그재그 형상부(33)와, 저항들로서 상부 레벨에서 형성된 다결정 실리콘층(34)을 가진다. 메탈층과 다결정실리콘층은 산화규소층에 의하여 혀성된 접촉부(35)을 통해 연결된다. 제3a도에 있는 고형의 직사각형 부분들은 1M과 2M 사이의 상호 연결 부분을 표시한다.
정방형 접촉부와는 다른 입력보호회로(32)에 있는 다결정 실리콘층들에는 고르지않은 또는 주름진 부분이 제공되지 않는데, 이는 다결정 실리콘층에서는 슬라이드가 발생되지 않기 때문이다. 다결정 실리콘층에서 슬라이드가 발생하지 않는 이유는 다결정 실리콘과 산화규소의 열팽창 계수가 거의 동일함에 기인한다.
상부의 메탈층(2M)으로 형성된 패드(30)는 하부의 메탈층(1M)의 메탈배선(60)을 통하여 라인(VDD)들에 연결된다. 라인(VDD)은 낙하에 의해 실리콘 기판에 형성된 활성부와, 그위에 증착된 상부의 메탈층(40)에 연결된다. 여기에서, 상부 메탈층(40)은 하부 메탈층(41)의 폭보다 넓은 폭을 가진다. 제3a도의 회로 배선에 있어서, 하부메탈층(41)과 활성부는 도면에서 중공의 원들로 도시된 다수의 접촉부(43)들을 통해 연결된다. 전원라인들의 슬라이딩를 방지하기 위하여, 응력에 저항하기 위해 돌출되어지는 접촉부(43)들은 하부 메탈배선층(41) 및 상부메탈배선층(40)들의 폭보다 긴 스팬(Span)위의 메탈배선층(40,41)들을 따라서 적정 간격으로 형성된다. 유사하게, 상부 메탈배선층(40)과 하부 메탈배선층(41) 사이에있는 다수의 접촉부(42)들도 상부 및 하부메탈 배선층(40,41)들의 폭보다 긴 스팬위의 메탈배선층(40,41)들을 따라서 형성된다.
본 실시예에서, 접촉부(42,43)들은 상기기술로 알수 있듯이 엇갈려서 제공된 다.
제3b도는 선 A-A'를 따라서 취한 제3a도의 반도체칩의 단면도이다.
제3b도에 도시된 구조는 널리 공지된 종래의 기술에 의하여 형성될 수 있다.
배선은 상부 및 하부메탈 배선층(40,41)들로 형성된 두층 구조를 가진다. 얇은 산화층(47)은 두꺼운 산화규소의 LOCOS부분(46)들 사이의 실리콘 기판(44)상에 형성된다. 하부 메탈 배선층(41)은 얇은 산화막(47)에 형성된 틈부를 통하여 실리콘기판(44)에 형성된 활성부(45)와 접촉부(4)에서 접촉한다. 막(48,49)들을 절연하는 중간층이 활성부(45) 및 얇은 산화층(47)와 하부 메탈배선층(41) 사이에 배치된다. 상부 및 하부메탈 배선층(40,41)들은 접촉부(42)에서 서로 접촉한다. 접촉부(42)외의 부분에서, 막(50,51)들을 절연하는 중간층은 절연을 하기위하여 메탈배선층(40,41)들 사이에 배치된다. 상부 메탈배선층(40)상에는 질화규소층(52)이 널리 공지된 종래의 기술에 의하여 증착된다.
제4도는 본 발명의 제2실시예에 따른 반도체장치의 구조를 도시한 단면도이다. 제1실시예와 제2실시예의 차이점은 스트립부분들 대신 오목부(5a)들과 돌출부(5b)들이 산화규소와 같은 절연막(5)상에 형성되는 것이다. 오목부(5a)들과 돌출부(5b)들은 제3도에 도시된 바와같이 엇갈려 배치되고, 상기 언급된 스트립부분(11,12 및 13)들처럼 메탈배선(2)의 굽힘부분의 밑에 부분에서 형성된다. 예를들면, 이러한 오목부들은 절연층(5)을 선택적으로 에칭하는것에 의하여 형성될 수도 있다. 절연층(5)이 다수 형태의 적층된 층들로 만들어진다면, 1개 또는 그 이상의 층들이 선택적으로 에칭되는 것으로 충분하다. 오목부(5a)들과 돌출부(5b)들의 준비는 이것들 바로위에 형성되어있는 메탈배선(2)을 절연막(5)의 고르지않은 표면을 따라 주름지게하여, 제1실시예와 유사한 효율 잇점을 보장한다.
상기 언급된 제1 및 2실시예들에 따라서, 광폭의 메탈배선 아래놓인 절연층의 고르지않은 표면은 메탈배선을 주름지게 한다. 그 결과로써, 측면 방향에서 메탈 배선으로 가해지는 응력을 돌출부들의 측벽들에 의하여 저항받게 되고 위아래 방향으로 분산되어, 메탈배선의 슬라이드 및 패시베이션막의 크랙이 방지된다.
제5도는 본 발명의 제3실시예에 따른 반도체 장치의 구조를 도시한 평면도이고, 제6도는 선 C-C'를 따라서 취한 단면도이다. 제5도 및 제6도에서, 제1도 및 제2도에 도시된 동일한 요소들은 동일한 도면부호로 나타나고, 이것들의 설명을 생략되었다. 패시베이션 막은 제5도 및 제6도에 도시되지 않았다.
제5도에 있는 8㎜ 정방형 칩은 이것의 주변부 상부면에 형성된 50㎛폭의 접지 메탈배선(2)을 가진다. 메탈배선(2)의 모서리와 칩모서리 사이의 거리는 0.1㎜이다. n+ 분산층(10)은 메탈배선(2)의 굽힘부분 밑의 부분에 있는 산화막(5) 아래에 형성된다. 이러한 실시예에서, 실리콘 기판(3)은 바닥면으로서 n형태의 벌크(bulk)층으로 만들어지고, n-웰(n-well) 및 P-웰층들은 벌크층(7)상에 형성된다. n+분산부분(10)은 기판을 편향시키도록 n형태의 벌크층(7)에 전기적으로 연결된다. 제6도에 도시된 바와같이, 메탈배선(2)으로부터 아래로 연장한 각각의 메탈접촉부(2a)는 합금의 형태로 분산층에 연결된다. 메탈접촉부(2a)들을 제5도에 도시된바와같이 메탈배선(2)의 굽힘부분 밑에 있는 부분에서 일정한 피치의 2열로 배치된다.
제7도는 제6도의 확대도이다. 상기 기술된 배열과 함께, 각각의 메탈 접촉부(2a)들은 수직 방향으로 분산층(10)의 표면으로 연장하고, 메탈배선(2) 자체는 제7도에 도시된 바와같이 아래로 구부러진다. 그 결과로써, 측면 방향으로 응력이 가해지는 부분은 절연막(4)의 측벽들을 포함하여서, 메탈배선(2)을 위한 물리적 지지강도가 증가하고, 응력이 분산된다. 더우기, 메탈배선(2)은 메탈접촉부(2a)들은 경유하여 분산층(10)에 고정적으로 지지되어서, 메탈배선(2)은 슬라이드 및 움직임이 방지된다.
전원라인용 메탈 배선의 경우에, 기판의 벌크 부분으로부터 전기적으로 절연된 웰부분은 메탈배선을 웰부분으로 연결하도록 형성될 수도 있다.
제8도는 10㎜정방형 칩(1)은 칩의 주변부 상부면에 형성된 90㎛폭의 메탈배선(2)을 가진다. 칩 모서리와 메탈배선(2)의 모서리 사이의 거리는 0.2㎜이다. 좁은 스트립층(15a,15b 및 15c)들은 메탈배선(2)의 굽힘부분 밑에 있는 부분에 형성된다. 스트립층(15a,15b 및 15c)들은 서로 나란하게 배치되고, 제9도에 도시된 바와같이 산화막(5)위에 적층된다. 제9도는 제8도의 선 D-D'를 따라서 취해진 단면도이다. 스트립층(15a,15b 및 15c)들은 칩(1)의 중앙 부분에 있는 MOS트랜지스터들의 게이트 전극들을 형성하는것과 동일한 공정에 의하여 형성되고, 폴리실리콘(poly Si), 폴리시드(polycide) 및 실리시드(silicide)와 같은 게이트 전극재로 만들어진다.
제8도에 도시된 바와같이, 메탈 접촉부(2a)들은 메탈배선(2)으로부터 스트립층(15a,15b 및 15c)들로 연장한다. 메탈 접촉부(2a)들은 제8도에 도시된 바와같이 각각의 스트립층(15a,15b 및 15c)들의 길이 방향으로 적정한 피치(pitch)로 배치된 다.
상기의 실시예의 배열과 함께, 메탈접촉부(2a)들은 스트립층(15a,15b 및 15c)들에 직각으로 연장하고, 메탈 배선(2) 자체는 제9도에 도시된 바와같이, 아래로 굽어지고 주름진다. 그러므로, 응력은 제3실시예와 유사한 방법으로 분산된다. 더우기, 메탈배선(2)은 스트립층(15a,15b 및 15c)들에 의하여 고정적으로 지지되어서, 메탈 배선이 움직임으로부터 방지된다.
상기 실시예에서는 한층의 메탈 배선이 기술되었다. 두층의 메탈배선이 보다 넓은 상부 메탈층으로 사용된다면, 메탈 접촉부(2a)들은 상부 메탈층으로부터 하부 메탈층으로 연장될 수도 있다. 이러한 경우에, 하부 메탈층으로써 알루미늄 또는 알루미늄합금이 사용될 수 있다.
하부메탈층이 광폭의 메탈층일때, 상부 메탈층은 하부 메탈층에 도달하도록 연장될 수 있다.
보다 넓은 폭의 메탈층이 실리콘 기판에 연결될 수 있다.
광폭의 메탈배선의 폭이 실시예들에 기술된 것에 제한되지 않을뿐만 아니라, 본 발명은 어떠한 폭을 가지는 메탈 배선에 적용할 수 있다. 복 발명은 30㎛의 폭 또는 그 이상의 폭을 가지는 반도체 장치에 적용할때 특히 효과적이다.
지금까지 기술된 바와같이, 제5내지 9도에 있는 광폭의 메탈배선은 절연막을 경유하여 반도체 층 또는 다른 메탈배선에 연결된다. 그러므로, 광폭의 메탈배선은 고정적으로 지지된다. 더우기, 메탈배선은 이러한 연결때문에 굽어져서, 측면 방향과는 다른 방향으로 응력을 분산한다. 이러한 방법으로 메탈 배선들은 슬라이드로부터 방지된다. 덧붙혀 제조공정들은 변경될 필요가 없다.
Claims (16)
- 반도체 디바이스가 제공되는 반도체 기판과; 상기 반도체 기판의 주변 영역 위에서 각각 제1 방향을 따라 평행하게 세로로 연장되도록 일정간격을 두고 배치되는 복수 개의 도선을 구비하는 제1도전층과; 상기 제1 도전층 위에 형성되며, 상기 복수 개의 도선에 의해 유도되어 주름지도록 형성되는 절연층과; 상기 절연층 위에 형성되며, 이 절연층으로부터 전달되는 주름면을 가지며, 제1 도전층의 복수 개의 도선 위로 제1 방향을 따라 연장하며 길이가 폭보다 긴 제2 도전층과; 상기 제2도전층 위에 형성된 페시베이션층을 포함하는 것을 특징으로 하는 최소 하나의 트랜지스터를 구비하는 주변부에 메탈배선을 가진 반도체 장치.
- 제1항에 있어서, 상기의 제1도전층 및 제2 도전층의 사이에 전기 접촉부를 만들도록 상기의 절연층을 통하여 형성된 복수 개의 구멍을 추가로 포함하는 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체 장치.
- 제2항에 있어서, 상기의 전기 접촉부는 복수 개의 도선의 길이 방향을 따라 소정의 간격으로 배치되는 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체 장치.
- 제1항에 있어서, 상기의 제1도전층은 상기의 기판의 구석부분에 L자 형상으로 형성되는 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체 장치.
- 제1항에 있어서, 상기 절연층은 SiO2를 포함하는 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체 장치.
- 제1항에 있어서, 상기의 제1도전층은 폴리 실리콘, 폴리사이드 및 실리사이드로 구성되는 그룹에서 선택되어 구성되는 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체 장치.
- 제1항에 있어서, 상기 제2도전층은 알루미늄, 알루미늄합금, 구리 및 구리합금으로 구성되는 그룹에서 선택되는 물질을 포함하는 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체 장치.
- 제1항에 있어서, 상기 제2도전층의 폭이 상기 복수 개의 도선 두 개 이상의 위로 연장되는 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체 장치.
- 제1항에 있어서, 상기 제2도전층은 전력 공급 선로이거나 또는 접지선로인 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체 장치.
- 활성 영역을 가지는 반도체 기판과; 상기 반도체 기판 위에 제공되는 절연층과; 정해진 제1폭을 가지고 상기 절연층 위에 제공되며, 상기 활성 영역으로 향하도록 돌출 되는 복수 개의 제1돌출부를 구비하는 제1메탈층과; 정해진 제2폭을 가지고 제1메탈층 위에 제공되며, 상기 제2폭보다 더 긴 전체 길이에 상기 메탈층에 설치된 제1돌출부와 교대로 상기 제1 메탈층으로 향하도록 돌출 되는 제2돌출부를 가지는 제2메탈층과; 상기 제1메탈층 및 제2메탈층의 사이에 제공되는 절연중간층을 구비하는 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체 장치.
- 제10항에 있어서, 상기 제1돌출부 및 제2돌출부는 복수개가 일 열로 배치되는 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체 장치.
- 제10항에 있어서, 상기 제2메탈측의 제2폭은 상기 제1메탈층의 제1폭 보다 큰 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체 장치.
- 반도체 디바이스가 제공되는 반도체 기판과; 상기의 반도체 디바이스로 전력을 공급하기 위해 상기 반도체 기판의 주변부 영역 위에 제공되는 복수 개의 전력 공급 배선으로서, 각각은, 정해진 제1폭을 가지며 상기 영역으로 향하도록 돌출된 복수 개의 제1돌출부를 가지는 제1메탈층과; 정해진 제2폭을 가지고 제1메탈층 위에 제공되며, 상기 제2폭보다 더 긴 전체 길이에 대해 상기 제1메탈층에 설치된 제1돌출부와 교대로 상기 제1메탈층으로 향하도록 돌출 되는 제2돌출부를 가지는 제2메탈층을 포함하는 복수개의 전력 공급 배선을 구비하는 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체 장치.
- 제13항에 있어서, 반도체 기판 위에 제공되는 절연층과, 상기 제1 및 제2메탈층 사이에 제공되는 절연 중간층을 추가로 포함하는 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체 장치.
- 제13항에 있어서, 상기의 제1돌출부 및 제2돌출부는 복수 개가 일렬로 교대로 제공되는 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체 장치.
- 제13항에 있어서, 상기 제2메탈층의 제2폭은 상기 제1메탈층의 제1폭 보다 큰 것을 특징으로 하는 주변부에 메탈배선을 가진 반도체.
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