JP7127413B2

JP7127413B2 - 抵抗素子及びその製造方法

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Publication number: JP7127413B2
Application number: JP2018146880A
Authority: JP
Inventors: 俊斉藤; 将晴山路; 修佐々木; 仁志澄田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2018-08-03
Filing date: 2018-08-03
Publication date: 2022-08-30
Anticipated expiration: 2038-08-03
Also published as: CN110797326A; JP2020021909A; DE102019117711A1; US11189685B2; US20200044011A1

Description

本発明は、抵抗素子及びその製造方法に関する。

半導体集積回路（ＩＣ）等の半導体装置用の抵抗素子として、シリコン基板上に第１の絶縁層が設けられ、その第１の絶縁層上に薄膜の抵抗層が設けられ、その抵抗層上に、抵抗層の相対向する側辺が露出するように第２絶縁膜が設けられた抵抗素子が知られている（例えば、特許文献１参照。）。特許文献１に記載された抵抗素子では、第２絶縁膜上に延在するように２つの電極が設けられ、２つの電極にボンディングワイヤが接続される。
しかしながら、特許文献１に記載された抵抗素子では、ワイヤボンディング時に、第２絶縁膜にクラックが発生すると、電極と抵抗層とが短絡する可能性がある。

特開平８－３０６８６１号公報

上記課題に鑑み、本発明は、電極と抵抗層との短絡を防止可能な抵抗素子及びその製造方法を提供することを目的とする。

本発明の一態様は、（ａ）半導体基板と、（ｂ）半導体基板上に設けられた第１絶縁膜と、（ｃ）第１絶縁膜上に選択的に設けられた抵抗層と、（ｄ）抵抗層から離間した第１補助膜と、（ｅ）第１補助膜とは異なる方向において、抵抗層から離間した第２補助膜と、（ｆ）抵抗層、並びに第１及び第２補助膜を被覆するように、第１絶縁膜上に設けられた第２絶縁膜と、（ｇ）抵抗層に接続され、第１補助膜の上方となる第２絶縁膜上に配置された第１電極と、（ｈ）第１電極と離間して抵抗層に接続され、第１補助膜の上方となる第２絶縁膜上に配置された第２電極と、を備える抵抗素子であることを要旨とする。

本発明の他の態様は、（ａ）半導体基板上に第１絶縁膜を形成する工程と、（ｂ）抵抗層、抵抗層から離間した第１補助膜、第１補助膜とは異なる方向において、抵抗層から離間した第２補助膜を、それぞれ第１絶縁膜上に選択的に形成する工程と、（ｃ）抵抗層、並びに第１及び第２補助膜を被覆するように、第１絶縁膜上に第２絶縁膜を堆積する工程と、（ｄ）抵抗層の第１補助膜側の一部を露出する第１コンタクトホール、抵抗層の第２補助膜側の一部を露出する第２コンタクトホールを、第２絶縁膜にそれぞれ開孔する工程と、（ｅ）第１コンタクトホールを介して抵抗層に接続する第１電極を第１補助膜の上方に、第２コンタクトホールを介して抵抗層に接続する第２電極を第２補助膜の上方に、それぞれ形成する工程と、を含む抵抗素子の製造方法であることを要旨とする。

本発明によれば、電極と抵抗層との短絡を防止可能な抵抗素子及びその製造方法を提供することができる。

本発明の実施形態に係る抵抗素子の一例を示す断面図である。本発明の実施形態に係る抵抗素子の一例を示す平面図である。ドープド・ポリシリコンの温度係数とドーズ量との関係を表すグラフである。本発明の実施形態に係る抵抗素子の効果を示す断面図である。本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための工程断面図である。本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図５に引き続く工程断面図である。本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図６に引き続く工程断面図である。本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図７に引き続く工程断面図である。本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図８に引き続く工程断面図である。本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図９に引き続く工程断面図である。本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１０に引き続く工程断面図である。本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１１に引き続く工程断面図である。本発明の実施形態に係る抵抗素子の製造方法の一例を説明するための図１２に引き続く工程断面図である。

以下、図面を参照して、本発明の実施形態に係る抵抗素子及びその製造方法を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれる場合がある。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。

（抵抗素子の構成）
本発明の実施形態に係る抵抗素子は、図１に示すように、半導体基板１の一方の面１ａ上に設けられた第１絶縁膜２と、第１絶縁膜２上にそれぞれ形成された抵抗層３ａ、第１補助膜３ｂ及び第２補助膜３ｃのパターンとを基礎としている。図２に示すように、第１補助膜３ｂは、抵抗層３ａから離間した平面パターンであり、第２補助膜３ｃは、第１補助膜３ｂとは異なる方向において、抵抗層３ａから離間した平面パターンである。図１に示すように、抵抗層３ａ、第１補助膜３ｂ、第２補助膜３ｃの上には、第２絶縁膜４（層間絶縁膜）、第１電極５ａ（表面電極）及び第２電極５ｂ（表面電極）、並びに保護膜６がこの順に積層されている。図２のＡ－Ａ方向から見た断面図が図１に対応する。本発明の実施形態に係る抵抗素子は、図２に示すように、例えば、第１電極５ａ及び第２電極５ｂが並んでいる方向を長手方向とする矩形形状の平面パターンを有している。本発明の実施形態に係る抵抗素子のチップサイズは、例えば２．８ｍｍ×２．５ｍｍ程度である。

半導体基板１の厚さは、例えば、２５０～４５０μｍ程度である。半導体基板１としては、例えば、ｎ型不純物を高濃度で添加したシリコン基板が使用可能である。また、例えば、ｐ型不純物を高濃度で添加したシリコン基板、ｎ型不純物やｐ型不純物を高濃度で添加していないシリコン基板、シリコン以外の半導体基板であってもよい。

第１絶縁膜２の厚さは、例えば、６００～１０００ｎｍ程度である。第１絶縁膜２としては、例えば、シリコン酸化膜（ＳｉＯ_２膜）、シリコン窒化膜（Ｓｉ_３Ｎ_４膜）又はこれらの複合膜が使用可能である。また、例えば、有機ケイ素系化合物のテトラエトキシシラン（ＴＥＯＳ）ガスを用いた化学気相成長（ＣＶＤ）法による絶縁膜（ＴＥＯＳ膜）であってもよい。

抵抗層３ａは、図２に示すように、抵抗素子の短手方向を長手方向とする矩形形状の平面パターンを有している。また、抵抗層３ａの厚さは、例えば、４００～６００ｎｍ程度である。さらに、抵抗層３ａのシート抵抗は、例えば、１００～２００Ω／□程度である。抵抗層３ａの抵抗値は、抵抗層３ａの幅及び長さを調整すること等で制御可能である。抵抗層３ａとしては、例えば、ｎ型のドープド・ポリシリコンが使用可能である。ｎ型のドープド・ポリシリコンは、多結晶シリコン（ポリシリコン）への燐（Ｐ）等のｎ型不純物のイオン注入や、ＣＶＤ装置で多結晶シリコンを堆積中におけるｎ型不純物の添加で形成可能である。

抵抗層３ａの温度係数は、０であるか、又は抵抗層３ａが負の温度係数を有することが好ましい。これにより、高温動作時の抵抗値の上昇を抑制できる。例えば、本発明の実施形態に係る抵抗素子をＩＧＢＴのゲート抵抗に適用した場合には、ＩＧＢＴのオン時のロスを抑制することができる。ｎ型のドープド・ポリシリコンの温度係数は、ポリシリコンにｎ型不純物をイオン注入するときのドーズ量を調整すること等で制御可能である。図３は、燐（Ｐ）をイオン注入することで形成されたｎ型のドープド・ポリシリコンの温度係数とドーズ量の関係を示す。例えば、ドーズ量を７．０×１０^１５ｃｍ^－２以下程度とすれば、ドープド・ポリシリコンの温度係数を０ｐｐｍ／℃以下程度にできる。なお、抵抗層３ａの温度係数は、０ｐｐｍ／℃以下に必ずしも限定されず、抵抗層３ａが正の温度係数を有していてもよい。

また、抵抗層３ａとしては、例えば、ｐ型のドープド・ポリシリコンであってもよい。ｐ型のドープド・ポリシリコンも、多結晶シリコン（ポリシリコン）にホウ素（Ｂ）等のｐ型不純物をポリシリコンにイオン注入する等の手法で形成可能である。また、抵抗層３ａは、ドープド・ポリシリコンに限定されず、窒化タンタル（ＴａＮ_x）等の遷移金属の窒化物の膜、クロム（Ｃｒ）－ニッケル（Ｎｉ）－マンガン（Ｍｎ）の順に積層された高融点金属膜の積層膜であってもよい。また、銀パラジウム（ＡｇＰｄ）や酸化ルテニウム（ＲｕＯ_２）等の薄膜を使用してもよい。なお、図１に示した構造とは変わるが抵抗層３ａを半導体基板１表面に形成したｐ型拡散層やｎ型拡散層で実現することも可能である。

第１補助膜３ｂ及び第２補助膜３ｃは、図２に示すように、抵抗素子の短手方向を長手方向とする矩形形状の平面パターンを有している。図２では、第１補助膜３ｂと第２補助膜３ｃの平面パターンが、相似形をなす対象構造である場合を例示的に示している。第１補助膜３ｂ及び第２補助膜３ｃは、抵抗層３ａを間に挟み、さらに、抵抗層３ａと離間して１次元方向に配列されている。即ち、第１補助膜３ｂ及び抵抗層３ａ、抵抗層３ａ及び第２補助膜３ｃは、所定間隔を隔てて互いに平行に配置されている。第１補助膜３ｂ及び第２補助膜３ｃとしては、例えば、抵抗層３ａと同じ材料が使用可能である。第１補助膜３ｂ及び第２補助膜３ｃの厚さは、例えば、抵抗層３ａと同程度である。

第２絶縁膜４は、図１に示すように、第１絶縁膜２上に、抵抗層３ａを被覆するように配置されている。第２絶縁膜４は、抵抗層３ａの無い箇所に露出した第１絶縁膜２をも被覆している。第２絶縁膜４の厚さは、例えば、抵抗層３ａが配置されていないところで、１０００～２０００ｎｍ程度である。第２絶縁膜４としては、例えば、所謂「ＮＳＧ膜」と称される燐（Ｐ）やホウ素（Ｂ）を含まないシリコン酸化膜（ＳｉＯ_２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）、シリコン窒化膜（Ｓｉ_３Ｎ_４膜）の単層膜又はこれらの複合膜が使用可能である。また、例えば、５００～８００ｎｍ程度のＮＳＧ膜と、４００～８００ｎｍ程度のＰＳＧ膜とを積層した複合膜であってもよい。ＮＳＧ膜は抵抗バラツキを抑制する機能を有する。またＰＳＧ膜はワイヤボンディングの強度を確保する機能を有する。

また、第２絶縁膜４のうちの、抵抗層３ａの第１補助膜３ｂ側の端部上に位置する部分には、抵抗素子の厚さ方向に貫通している第１コンタクトホール４ａ,４ｂが開孔されている。さらに、第２絶縁膜４のうちの、抵抗層３ａの第２補助膜３ｃ側の端部上に位置する部分には、抵抗素子の厚さ方向に貫通している第２コンタクトホール４ｃ,４ｄが開孔されている。

第１電極５ａは、第１電極５ａの第２電極５ｂ側の端部の下面が抵抗層３ａの第１補助膜３ｂ側の端部と対向するように、第１補助膜３ｂの上方の位置に配置されている。第１電極５ａの第２電極５ｂ側の端部の下面は、第１コンタクトホール４ａ、４ｂ内を通って抵抗層３ａの上面まで延びている第１コンタクト領域５ｃ,５ｄを突出部として有している。また、第２電極５ｂは、第２電極５ｂの第１電極５ａ側の端部の下面が抵抗層３ａの第２補助膜３ｃ側の端部と対向するように、第２補助膜３ｃの上方の位置に、第１電極５ａと離間されて配置されている。第２電極５ｂの第１電極５ａ側の端部の下面は、第２コンタクトホール４ｃ、４ｄ内を通って抵抗層３ａの上面まで延びている第２コンタクト領域５ｅ,５ｆを突出部として有している。電気的には、第１電極５ａ、抵抗層３ａ及び第２電極５ｂは直列接続されて、段差状の立体構造をなす抵抗素子を実現している。

第１電極５ａ及び第２電極５ｂは、図２に示すように、抵抗素子の短手方向を長手方向とする矩形形状の平面パターンを有している。第１電極５ａ及び第２電極５ｂの厚さは、例えば、３μｍ程度である。第１電極５ａ及び第２電極５ｂは、例えば、１００～１３０ｎｍ程度のバリアメタルとしてのチタン／窒化チタン（Ｔｉ／ＴｉＮ）、３μｍ程度のアルミニウム－シリコン（Ａｌ－Ｓｉ）、３５～５５ｎｍ程度の反射防止膜としてのＴｉＮ／Ｔｉの積層膜が使用可能である。また、例えば、Ａｌ－Ｓｉの代わりに、Ａｌ、Ａｌ－Ｃｕ－Ｓｉ、Ａｌ－Ｃｕ等のＡｌ合金等であってもよい。第１電極５ａ及び第２電極５ｂは、電極パッドを構成している。そして、第１電極５ａ及び第２電極５ｂには、Ａｌ等の金属からなる直径２００～４００μｍ程度の、図４に示したボンディングワイヤ７ａ，７ｂが接続される。

保護膜６としては、例えば、ＴＥＯＳ膜、Ｓｉ_３Ｎ_４膜、ポリイミド膜を積層した複合膜が使用可能である。保護膜６には、第１電極５ａ中央部及び第２電極５ｂ中央部と対向する位置に開口部６ａ，６ｂが設けられている。開口部６ａ，６ｂから露出している第１電極５ａ及び第２電極５ｂの部分が、図４に示したボンディングワイヤ７ａ，７ｂを接続可能なパッド領域となる。

以上説明したように、本発明の実施形態に係る抵抗素子は、第１絶縁膜２上の第１電極５ａの下方及び第２電極５ｂの下方のそれぞれに、抵抗層３ａと離間した第１補助膜３ｂ及び第２補助膜３ｃを備えるようにした。それゆえ、例えば、図５に示すように、第１電極５ａや第２電極５ｂへのボンディングワイヤ７ａ，７ｂの接続時に、第１電極５ａや第２電極５ｂから第２絶縁膜４にクラック８ａ，８ｂが発生した場合に、第１補助膜３ｂ及び第２補助膜３ｃ、つまり、抵抗層３ａと離間（絶縁分離）された部材をクラック８ａ，８ｂの進展を止める受け皿とすることができる。そのため、例えば、第１電極５ａの下方や第２電極５ｂの下方に抵抗層３ａを延長させてクラック８ａ，８ｂの受け皿とするものと異なり、第１電極５ａと抵抗層３ａとの短絡や、第２電極５ｂと抵抗層３ａとの短絡を防止可能な抵抗素子を提供できる。

なお、引用文献１に記載された抵抗素子では、パッド領域の下方に、抵抗膜を備えている。それゆえ、パッド領域と抵抗膜との間の絶縁膜にクラックが発生すると、パッド領域と抵抗膜とが短絡するため、実行的抵抗値が変化する等の特性不良の原因となりうる。
また、本発明の実施形態に係る抵抗素子は、パッド領域の下方に、クラック８ａ，８ｂの受け皿を備えるため、クラック８ａ，８ｂの発生や進展を止めるために第１電極５ａや第２電極５ｂ、第２絶縁膜４、第１絶縁膜２を厚膜化する必要がなく、製造コストを低減できる。また、クラック発生をリジェクトする、スクリーニング試験の必要がなくなる。
ちなみに、例えば、半導体基板の一方の面側に抵抗層及び第１電極をこの順に設け、他方の面側に第２電極を設けた縦型の抵抗素子では、互いに対向する第１電極及び第２電極（パッド領域）からなる並行平板が容量成分となりうる。それゆえ、これらのパッド領域が、高周波動作環境において、寄生容量成分として抵抗動作特性を阻害する要因になる可能性がある。

これに対し、本発明の実施形態に係る抵抗素子では、抵抗層３ａ、第１電極５ａ及び第２電極５ｂを半導体基板１の一方の面１ａ側に備えるため、第１電極５ａ及び第２電極５ｂ（パッド領域）が互いに対向する並行平板構造にならず、大きな容量成分として寄与することがないので、寄生容量成分を抑制できる。そのため、より高周波領域での抵抗動作が可能となり、適用範囲が広がる。
また、抵抗層３ａの厚み方向に電圧が印加されない構造となる点でも、第２絶縁膜４や第１絶縁膜２の厚膜化を必要としなくなり、製造コストを低減できる。さらに、半導体基板１の電気特性が抵抗値に影響しないので、半導体基板１の仕様が不問になり、材料コストを低減できる。したがって、本発明の実施形態に係る抵抗素子によれば、縦型の抵抗素子に比べ、高周波動作に優れ、製造コストが低い薄膜抵抗体を実現することができる。

以下に説明するように、本発明の実施形態に係る抵抗素子を構成する第１補助膜３ｂ及び第２補助膜３ｃは、抵抗層３ａと同じ材料で同時に形成できる。それゆえ、第１補助膜３ｂ及び第２補助膜３ｃの形成の手間を軽減できる。

（抵抗素子の製造方法）
次に、図５～図１３を参照して、本発明の実施形態に係る抵抗素子の製造方法を説明する。なお、以下に述べる抵抗素子の製造方法や例示的に示した数値や材料等は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、これ以外の種々の製造方法により実現可能であることは勿論である。

まず、ｎ型不純物を高濃度で添加したシリコン基板等の半導体基板１を用意する。そして、半導体基板１の表面や内部に半導体装置の活性領域を構成するｐ型半導体領域やｎ型半導体領域等を形成する。引き続き、図５に示すように、活性領域（図示省略。）が構成された半導体基板１上に、ＴＥＯＳ膜等の第１絶縁膜２を堆積する。第１絶縁膜２の堆積方法としては、例えば、低圧ＣＶＤ法（減圧ＣＶＤ法）等が使用可能である。なお、第１絶縁膜２は、熱酸化法により熱酸化膜を形成した後、ＣＶＤ法等により、熱酸化膜上に絶縁膜を堆積して、熱酸化膜及び堆積した絶縁膜を積層した複合膜で形成してもよい。

次に、半導体基板１及び第１絶縁膜２上に、ノンドープのポリシリコン層を形成する。ポリシリコン層の形成方法としては、例えば、ＣＶＤ法等が使用可能であり、第１絶縁膜２上全面に堆積させて形成できる。そして、ポリシリコン層に、燐（Ｐ）等のｎ型不純物をイオン注入する。例えば、燐（Ｐ）を加速電圧８０ｋｅＶ程度、ドーズ量６．０×１０^１５ｃｍ^－２以下程度でイオン注入する。その後、熱処理により、注入されたイオンを活性化させ、図６に示すように、ｎ型不純物が高濃度に添加されたドープド・ポリシリコン層３を形成する。イオン注入で不純物添加する代わりにＣＶＤ法で堆積する際に気相中から不純物元素を添加してドープド・ポリシリコン層３を形成してもよい。引き続き、ドープド・ポリシリコン層３上に、フォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等により、ドープド・ポリシリコン層３の一部を選択的に除去して、ドープド・ポリシリコン層３をパターニングする。その後、フォトレジスト膜を除去する。この結果、図７に示すように、第１絶縁膜２上に、第１補助膜３ｂ、抵抗層３ａ、第２補助膜３ｃのそれぞれが互いに離間して形成される。対応する図２では、第１補助膜３ｂが抵抗層３ａから離間した平面パターンであり、第２補助膜３ｃが第１補助膜３ｂとは反対方向（異なる方向）において、抵抗層３ａから離間した平面パターンであることが示されている。なお、第１補助膜３ｂ、抵抗層３ａ、第２補助膜３ｃの不純物濃度はほぼ同じであり、シート抵抗はほぼ同じとなる。

次に、図８に示すように、第１絶縁膜２、抵抗層３ａ、第１補助膜３ｂ，第２補助膜３ｃを被覆するように、第２絶縁膜４を堆積する。例えば、ＣＶＤ法等によりＮＳＧ膜及びＰＳＧ膜を順に堆積し、ＮＳＧ膜及びＰＳＧ膜を積層した複合膜で第２絶縁膜４を形成することができる。引き続き、第２絶縁膜４上に、フォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等により、第２絶縁膜４の一部を選択的に除去して、第２絶縁膜４の一部に開孔パターンを形成する。その後、フォトレジスト膜を除去する。この結果、図９に示すように、第２絶縁膜４を、第１コンタクトホール４ａ、４ｂ、第２コンタクトホール４ｃ、４ｄが貫通する。

次に、図１０に示すように、真空蒸着法又はスパッタリング法等により、コンタクトホール４ａ～４ｄのそれぞれの内部を埋め込むように、第２絶縁膜４上に金属膜５を堆積する。例えば、ＣＶＤ法等により、Ｔｉ／ＴｉＮ、Ａｌ－Ｓｉ及びＴｉＮ／Ｔｉを順に堆積し、Ｔｉ／ＴｉＮ、Ａｌ－Ｓｉ及びＴｉＮ／Ｔｉを積層した複合膜で金属膜５を形成することができる。引き続き、金属膜５上に、フォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等により、金属膜５の一部を選択的に除去して、金属膜５をパターニングする。その後、フォトレジスト膜を除去する。この結果、図１１に示すように、第２絶縁膜４上に、第１電極５ａ及び第２の電極が形成される。このとき同時に、第１コンタクトホール４ａ、４ｂを介して第１電極５ａの第１コンタクト領域５ｃ、５ｄが形成され、第２コンタクトホール４ｃ、４ｄを介して第２電極５ｂの第２コンタクト領域５ｅ、５ｆが形成される。即ち、第１コンタクトホール４ａ、４ｂを介して抵抗層３ａの一方の端部に接続する第１電極５ａのパターンが第１補助膜３ｂの上方に形成される。同時に、第２コンタクトホール４ｃ、４ｄを介して抵抗層３ａの他方の端部に接続する第２電極５ｂのパターンが第２補助膜３ｃの上方に形成される。

次に、図１２に示すように、第１電極５ａと第２電極５ｂとの間の隙間等を埋め込むように、第１電極５ａ、第２電極５ｂ及び第２絶縁膜４上に保護膜６を形成する。例えば、プラズマＣＶＤ法等により、ＴＥＯＳ膜及びＳｉ_３Ｎ_４膜を順次堆積した後、Ｓｉ_３Ｎ_４膜にポリイミド膜を塗布することで、ＴＥＯＳ膜、Ｓｉ_３Ｎ_４膜及びポリイミド膜を積層した複合膜で保護膜６を形成することができる。引き続き、保護膜６上に、フォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等により、保護膜６の一部を選択的に除去して、保護膜６の一部に窓部を形成する。その後、フォトレジスト膜を除去する。この結果、図１３に示すように、保護膜６に開口部６ａ，６ｂが形成され、開口部６ａ，６ｂから露出している第１電極５ａ及び第２電極５ｂの中央部分によってパッド領域が形成される。

次に、化学的機械研磨（ＣＭＰ）等により、半導体基板１の下面を研磨し、半導体基板１の厚さを３５０μｍ程度に薄くする。この結果、図１に示すように、本発明の実施形態に係る抵抗素子が製造される。なお、実際の製造工程では、図１に示した抵抗素子と同様の素子が１枚のウェハにマトリクス状のチップ領域として多数形成される。そして、ダイシングにより、これらのチップ領域は、図１に示した抵抗素子のチップに分離される。なお、冒頭で述べた半導体装置の活性領域は必ずしも図１に示した抵抗素子の下方に存在する必要は無く、抵抗素子のチップと半導体装置の活性領域のチップを別のチップとして切り出すようなチップ領域のレイアウトを半導体基板１上に設定しても構わない。

本発明の実施形態に係る抵抗素子の製造方法によれば、第１電極５ａと抵抗層３ａとの短絡、第２電極５ｂと抵抗層３ａの短絡を防止可能な抵抗素子を容易に実現可能となる。
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなるであろう。

１…半導体基板、１ａ…一方の面、２…第１絶縁膜、３…ポリシリコン層、３ａ…抵抗層、３ｂ…第１補助膜、３ｃ…第２補助膜、４…第２絶縁膜、４ａ，４ｂ…第１コンタクトホール、４ｃ，４ｄ…第２コンタクトホール、５…金属膜、５ａ…第１電極、５ｂ…第２電極、５ｃ，５ｄ…第１コンタクト領域、５ｅ，５ｆ…第２コンタクト領域、６…保護膜、６ａ…開口部、６ｂ…開口部、７ａ，７ｂ…ボンディングワイヤ、８ａ，８ｂ…クラック

Claims

半導体基板と、
前記半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に選択的に設けられた抵抗層と、
前記抵抗層から離間した第１補助膜と、
前記第１補助膜とは異なる方向において、前記抵抗層から離間した第２補助膜と、
前記抵抗層、並びに前記第１及び第２補助膜を被覆するように、前記第１絶縁膜上に設けられた第２絶縁膜と、
前記抵抗層に接続され、前記第１補助膜の上方となる前記第２絶縁膜上に配置された第１電極と、
前記第１電極と離間して前記抵抗層に接続され、前記第２補助膜の上方となる前記第２絶縁膜上に配置された第２電極と、
を備えることを特徴とする抵抗素子。
前記第１及び第２補助膜は、前記抵抗層と同じ材料からなることを特徴とする請求項１に記載の抵抗素子。
半導体基板上に第１絶縁膜を形成する工程と、
抵抗層、前記抵抗層から離間した第１補助膜、前記第１補助膜とは異なる方向において、前記抵抗層から離間した第２補助膜を、それぞれ前記第１絶縁膜上に選択的に形成する工程と、
前記抵抗層、並びに前記第１及び第２補助膜を被覆するように、前記第１絶縁膜上に第２絶縁膜を堆積する工程と、
前記抵抗層の前記第１補助膜側の一部を露出する第１コンタクトホール、前記抵抗層の前記第２補助膜側の一部を露出する第２コンタクトホールを、前記第２絶縁膜にそれぞれ開孔する工程と、
前記第１コンタクトホールを介して前記抵抗層に接続する第１電極を前記第１補助膜の上方に、前記第２コンタクトホールを介して前記抵抗層に接続する第２電極を前記第２補助膜の上方に、それぞれ形成する工程と
を含むことを特徴とする抵抗素子の製造方法。
前記第１及び第２補助膜は、前記抵抗層と同じ材料からなることを特徴とする請求項３に記載の抵抗素子の製造方法。
抵抗層、前記抵抗層から離間した第１補助膜、前記第１補助膜とは異なる方向において、前記抵抗層から離間した第２補助膜を、それぞれ前記第１絶縁膜上に選択的に形成する工程は、
前記第１絶縁膜上にポリシリコン層を形成する工程と、
前記ポリシリコン層をパターニングすることにより、前記抵抗層、前記第１補助膜および前記第２補助膜を形成する工程と、
を備えることを特徴とする請求項４に記載の抵抗素子の製造方法。