JPH0391188A - Fifoメモリ - Google Patents
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- JPH0391188A JPH0391188A JP1228509A JP22850989A JPH0391188A JP H0391188 A JPH0391188 A JP H0391188A JP 1228509 A JP1228509 A JP 1228509A JP 22850989 A JP22850989 A JP 22850989A JP H0391188 A JPH0391188 A JP H0391188A
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- 230000000630 rising effect Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 239000012141 concentrate Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル通信機器等に使用するFIFO(
ファーストインファーストアウト)メモリに関する。
ファーストインファーストアウト)メモリに関する。
従来の技術
第6図は、従来のFIFOメモリの構成を示している。
第6図において、61.62.63はそれぞれ、図示破
線で示す各段に設けられ、1ビツト又は複数ビットの入
カデータYを記憶し、次段に出力するDラッチ回路であ
る。
線で示す各段に設けられ、1ビツト又は複数ビットの入
カデータYを記憶し、次段に出力するDラッチ回路であ
る。
64.67.610はそれぞれ、各段のNAND回路、
65.68.611はそれぞれ、各段のDフリップフロ
ラプ回路、66.69.612はそれぞれ、各段のR−
Sフリップフロップ回路であり、図示破線で示すように
3段のDラッチ回路61.62.63の書き込み、読み
出しを制御する回路を構成している。
65.68.611はそれぞれ、各段のDフリップフロ
ラプ回路、66.69.612はそれぞれ、各段のR−
Sフリップフロップ回路であり、図示破線で示すように
3段のDラッチ回路61.62.63の書き込み、読み
出しを制御する回路を構成している。
第6図において、初期状態、すなわちDラッチ回路61
.62.63の全てにデータが格納されていない状態で
は、R−Sフリップフロップ回路66.69.612は
全てリセット状態(Q端子の出力信号はロウレベル)で
ある。
.62.63の全てにデータが格納されていない状態で
は、R−Sフリップフロップ回路66.69.612は
全てリセット状態(Q端子の出力信号はロウレベル)で
ある。
また、Dフリップフロップ回路65.68.611は全
てセット状態(Q端子の出力信号は/%イレベル)であ
り、入力信号Xはロウレベル、入力信号2はハイレベル
であり、外部クロックCKは連続パルスであって、デー
タYを後段にシフトさせるための同期クロックとして用
いられる。尚、データYが外部クロックCKに同期して
シフトするので、書き込み及び読み出しに比べて、外部
クロックCKは、データYより十分速いことが必要であ
る。
てセット状態(Q端子の出力信号は/%イレベル)であ
り、入力信号Xはロウレベル、入力信号2はハイレベル
であり、外部クロックCKは連続パルスであって、デー
タYを後段にシフトさせるための同期クロックとして用
いられる。尚、データYが外部クロックCKに同期して
シフトするので、書き込み及び読み出しに比べて、外部
クロックCKは、データYより十分速いことが必要であ
る。
先ず、上記従来例の書き込み動作を説明する。
入力信号Xがハイレベルになると、初段のNAND回路
64の全入力信号がハイレベルになるので、NAND回
路64の出力信号がロウレベルになり、そこで、クロッ
クCKが立ち上がるとその立ち上がりエツジでDフリッ
プフロップ回路65のQ端子の出力信号がロウレベルに
なる。
64の全入力信号がハイレベルになるので、NAND回
路64の出力信号がロウレベルになり、そこで、クロッ
クCKが立ち上がるとその立ち上がりエツジでDフリッ
プフロップ回路65のQ端子の出力信号がロウレベルに
なる。
Dフリップフロップ回路65のQ端子の出力信号がロウ
レベルになると、同時にR−Sフリップフロップ66が
セットされるとともに、Dラッチ回路61がイネーブル
状態になる。
レベルになると、同時にR−Sフリップフロップ66が
セットされるとともに、Dラッチ回路61がイネーブル
状態になる。
また、R−Sフリップフロップ66がセットされると、
同時にQ端子の出力信号がロウレベルになるので、NA
ND回路64の出力信号がハイレベルに戻る。
同時にQ端子の出力信号がロウレベルになるので、NA
ND回路64の出力信号がハイレベルに戻る。
そして、2番目のクロックでDフリップフロップ回路6
5のQ端子の出力信号がハイレベルになり、したがって
、Dラッチ回路61がディスエーブル状態になる。尚、
Dラッチ回路61に対するデータYの2重書き込みを防
止するために、入力信号Xは、3番目のクロックの立ち
上がりエツジの時点までにロウレベルに戻っている必要
がある。
5のQ端子の出力信号がハイレベルになり、したがって
、Dラッチ回路61がディスエーブル状態になる。尚、
Dラッチ回路61に対するデータYの2重書き込みを防
止するために、入力信号Xは、3番目のクロックの立ち
上がりエツジの時点までにロウレベルに戻っている必要
がある。
上記書き込み動作における初段のDラッチ回路61の動
作を説明する。
作を説明する。
前述したように、Dラッチ回路61は、最初のクロック
CKの立ち上がりエツジでイネーブル状態になり、2番
目のクロックCKの立ち上がりエツジでディスエーブル
状態になるので、入カデータYがDラッチ回路61に取
り込まれる。
CKの立ち上がりエツジでイネーブル状態になり、2番
目のクロックCKの立ち上がりエツジでディスエーブル
状態になるので、入カデータYがDラッチ回路61に取
り込まれる。
以下、初段のR−Sプリップフロップ66がセットされ
ると、第2段のNANDゲート67の全入力信号がハイ
レベルになるので、第2段の各回路は初段の各回路と同
一の動作を行う。
ると、第2段のNANDゲート67の全入力信号がハイ
レベルになるので、第2段の各回路は初段の各回路と同
一の動作を行う。
ここで、第2段のDラッチ回路68のQ端子(ラッチ回
路62のイネーブル信号)が初段のR−Sフリップフロ
ップ回路66のリセット端子Rに接続されているので、
R−Sフリップフロップ回路66は、初段のDラッチ回
路61により保持されたデータが第2段のDラッチ回路
62に取り込まれたときにリセットされ、初段のDラッ
チ回路61は、新データを記憶可能な状態になる。
路62のイネーブル信号)が初段のR−Sフリップフロ
ップ回路66のリセット端子Rに接続されているので、
R−Sフリップフロップ回路66は、初段のDラッチ回
路61により保持されたデータが第2段のDラッチ回路
62に取り込まれたときにリセットされ、初段のDラッ
チ回路61は、新データを記憶可能な状態になる。
したがって、各段の回路が同一の回路で構成されている
ので、入力信号Yは、順次後段にシフトされる。
ので、入力信号Yは、順次後段にシフトされる。
次に、上記従来例の読み出し動作を説明する。
尚、Dラッチ回路61.62.63の全てにデータが格
納され、R−Sフリップフロップ回路66.69.61
2は全てセット状態であるものとする。
納され、R−Sフリップフロップ回路66.69.61
2は全てセット状態であるものとする。
第6図において、最終段のDラッチ回路63により保持
されたデータが読み出されて入力信号Zがロウレベルに
なると、最終段のR−Sフリップフロップ回路612が
リセットされ、次いで、入力信号Zがハイレベルに戻る
と、最初のクロックCKの立ち上がりエツジでDフリッ
プフロラフ回路611のQ端子の出力信号がロウレベル
になる。
されたデータが読み出されて入力信号Zがロウレベルに
なると、最終段のR−Sフリップフロップ回路612が
リセットされ、次いで、入力信号Zがハイレベルに戻る
と、最初のクロックCKの立ち上がりエツジでDフリッ
プフロラフ回路611のQ端子の出力信号がロウレベル
になる。
したがって、R−Sフリップフロップ回路612がセッ
トされるとともに、Dラッチ回路63がイネーブル状態
になり、また、R−Sフリップフロップ回路612がセ
ットされると、NAND回路610の出力信号がハイレ
ベルに戻るので、次のクロックCKの立ち上がりエツジ
でDフリップ7oツブ611のQ端子の出力信号がハイ
レベルになり、Dラッチ回路63がディスエーブル状態
になる。
トされるとともに、Dラッチ回路63がイネーブル状態
になり、また、R−Sフリップフロップ回路612がセ
ットされると、NAND回路610の出力信号がハイレ
ベルに戻るので、次のクロックCKの立ち上がりエツジ
でDフリップ7oツブ611のQ端子の出力信号がハイ
レベルになり、Dラッチ回路63がディスエーブル状態
になる。
上記読み出し動作における最終段のDラッチ回路63の
動作を説明する。
動作を説明する。
前述したように、Dラッチ回路63は、入力信号Zがハ
イレベルになった後最初のクロックCKの立ち上がりエ
ツジでイネーブル状態になり、2番目のクロックCKの
立ち上がりエツジでディスエーブル状態になるので、前
段のDラッチ回路62により保持されたデータが最終段
のDラッチ回路63に取り込まれ、次のデータの読み出
し可能な状態になる。
イレベルになった後最初のクロックCKの立ち上がりエ
ツジでイネーブル状態になり、2番目のクロックCKの
立ち上がりエツジでディスエーブル状態になるので、前
段のDラッチ回路62により保持されたデータが最終段
のDラッチ回路63に取り込まれ、次のデータの読み出
し可能な状態になる。
ここで、最終段のDフリッププロップ回路611のQ端
子(Dラッチ回路63のイネーブル信号)が前段のR−
Sフリップフロップ回路69のリセット端子Rに接続さ
れているので、前段のR−Sフリップフロップ回路69
は、前段のDラッチ回路62により保持されたデータが
最終段のDラッチ回路63に取り込まれたときにリセッ
トされる。したがって、各段の回路が同一の回路で構成
されているので、同様な動作が順次前段に引き継がれ、
データが後段にシフトされる。
子(Dラッチ回路63のイネーブル信号)が前段のR−
Sフリップフロップ回路69のリセット端子Rに接続さ
れているので、前段のR−Sフリップフロップ回路69
は、前段のDラッチ回路62により保持されたデータが
最終段のDラッチ回路63に取り込まれたときにリセッ
トされる。したがって、各段の回路が同一の回路で構成
されているので、同様な動作が順次前段に引き継がれ、
データが後段にシフトされる。
発明が解決しようとする課題
しかしながら、上記従来のFIFOメモリでは、書き込
み時、読み出し時においてデータYを1段シフトするた
めにはそれぞれ1周期、2周期の外部クロックCKを必
要とするので、データが全く格納されていない場合に、
データの書き込み開始後そのデータを読み出し可能な状
態にな′るまで、およそ「(外部クロックCKの1周期
)×(段数)」の時間を要し、また、データが全段に格
納されている場合に1つのデータを読み出した後新しい
データを書き込み可能な状態になるまで、「(外部クロ
ックCKの1周期)×(段数)×2」の時間を要する。
み時、読み出し時においてデータYを1段シフトするた
めにはそれぞれ1周期、2周期の外部クロックCKを必
要とするので、データが全く格納されていない場合に、
データの書き込み開始後そのデータを読み出し可能な状
態にな′るまで、およそ「(外部クロックCKの1周期
)×(段数)」の時間を要し、また、データが全段に格
納されている場合に1つのデータを読み出した後新しい
データを書き込み可能な状態になるまで、「(外部クロ
ックCKの1周期)×(段数)×2」の時間を要する。
したがって、段数が多くなると、書き込みから読み出し
可能になるまでの時間や、読み出しから新しいデータを
再び書き込み可能になるまでの時間が長くなるという問
題点がある。
可能になるまでの時間や、読み出しから新しいデータを
再び書き込み可能になるまでの時間が長くなるという問
題点がある。
本発明は上記従来の問題点に鑑み、書き込み時間と読み
出し時間を短縮することができるFIFOメモリを提供
することを目的とする。
出し時間を短縮することができるFIFOメモリを提供
することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、入カデータ、又は
当該段の記憶手段に格納されたデータを選択して次段の
記憶手段に出力する複数の選択手段を設け、データが書
き込まれていない記憶手段を検出した場合に、データが
書き込まれていない・最後段の記憶手段に入カデータを
転送して書き込むように選択手段を制御し、データが書
き込まれている記憶手段を検出した場合に、データが当
該段の記憶手段から次段の記憶手段に1クロック毎にシ
フトするように選択手段を制御するようにしたものであ
る。
当該段の記憶手段に格納されたデータを選択して次段の
記憶手段に出力する複数の選択手段を設け、データが書
き込まれていない記憶手段を検出した場合に、データが
書き込まれていない・最後段の記憶手段に入カデータを
転送して書き込むように選択手段を制御し、データが書
き込まれている記憶手段を検出した場合に、データが当
該段の記憶手段から次段の記憶手段に1クロック毎にシ
フトするように選択手段を制御するようにしたものであ
る。
作用
本発明は上記構成により、記憶手段にデータが書き込ま
れていない場合には、最後段の記憶手段に入カデータを
書き込むので、1クロックで1つの入カデータを最後段
の記憶手段に書き込んで読み出し可能となる。
れていない場合には、最後段の記憶手段に入カデータを
書き込むので、1クロックで1つの入カデータを最後段
の記憶手段に書き込んで読み出し可能となる。
また、記憶手段にデータが書き込まれている場合には、
1クロック毎にデータを転送するので、読み出しから新
しいデータを再び書き込み可能になるまでの時間は、ク
ロックの周期×段数となる。
1クロック毎にデータを転送するので、読み出しから新
しいデータを再び書き込み可能になるまでの時間は、ク
ロックの周期×段数となる。
実施例
以下、図面を参照して本発明の詳細な説明する。第1図
は、本発明に係るFIFOメモリの一実施例を示すブロ
ック図、第2図は、第1図の1段の回路の詳細な構成を
示すブロック図、第3図は、第2図の組合せ回路におけ
る入出力信号の真理値を示す説明図である。
は、本発明に係るFIFOメモリの一実施例を示すブロ
ック図、第2図は、第1図の1段の回路の詳細な構成を
示すブロック図、第3図は、第2図の組合せ回路におけ
る入出力信号の真理値を示す説明図である。
第1図において、11〜15はそれぞれ、各段(本実施
例では5段)に設けられ、1ビツト又は複数ビットの入
カデータDATAを記憶するロード端子LD付きDフリ
ップフロップ回路であり、Dフリップフロラプ回路11
〜15はそれぞれ、ロード端子LDの入力信号がハイレ
ベルのときにクロックCLKの立ち上がりエツジで、D
端子の入カデータを取り込むように構成されている。
例では5段)に設けられ、1ビツト又は複数ビットの入
カデータDATAを記憶するロード端子LD付きDフリ
ップフロップ回路であり、Dフリップフロラプ回路11
〜15はそれぞれ、ロード端子LDの入力信号がハイレ
ベルのときにクロックCLKの立ち上がりエツジで、D
端子の入カデータを取り込むように構成されている。
最終段のDフリッププロップ回路15を除くDフリップ
フロラプ回路11〜14はそれぞれ、Q端子からセレク
タ16〜19の一方の入力端子に出力するように接続さ
れ、セレクタ16〜19はそれぞれ、セレクト信号SL
に応じて入カデータDATA、前段のセレクタ16〜1
8の出力信号、又はDフリップフロップ回路11〜14
の出力信号を選択し、次段のDフリップフロップ回路1
2〜15のD端子とセレクタ17〜19に出力するよう
に構成されている。すなわち、最後段にはセレクタは用
いられていない。
フロラプ回路11〜14はそれぞれ、Q端子からセレク
タ16〜19の一方の入力端子に出力するように接続さ
れ、セレクタ16〜19はそれぞれ、セレクト信号SL
に応じて入カデータDATA、前段のセレクタ16〜1
8の出力信号、又はDフリップフロップ回路11〜14
の出力信号を選択し、次段のDフリップフロップ回路1
2〜15のD端子とセレクタ17〜19に出力するよう
に構成されている。すなわち、最後段にはセレクタは用
いられていない。
110〜114はそれぞれ、各段に設けられ、Dフリッ
プフロップ回路11〜15の書き込み、読み出しを制御
する制御回路であり、制御回路110〜114はそれぞ
れ、第2図及び第3図に示すように書き込み信号WR,
読み出し信号RD。
プフロップ回路11〜15の書き込み、読み出しを制御
する制御回路であり、制御回路110〜114はそれぞ
れ、第2図及び第3図に示すように書き込み信号WR,
読み出し信号RD。
入力信号Sll、前段からの入力信号511−1、後段
からの入力信号S n+1 により、Dフリップフロッ
プ回路21にロード信号LDを出力する組合せ回路23
と、クロックCLKにより組合せ回路23の出力信号り
を遅延して信号S。を当該段の組合せ回路23の入力信
号S。として帰還するとともに、当該段のセレクタ22
のセレクト信号SLと次段の組合せ回路23の入力信号
S。−1と前段の組合せ回路23の入力信号S。+1と
して出力するDフリップフロラプ回路24より構成され
ている。
からの入力信号S n+1 により、Dフリップフロッ
プ回路21にロード信号LDを出力する組合せ回路23
と、クロックCLKにより組合せ回路23の出力信号り
を遅延して信号S。を当該段の組合せ回路23の入力信
号S。として帰還するとともに、当該段のセレクタ22
のセレクト信号SLと次段の組合せ回路23の入力信号
S。−1と前段の組合せ回路23の入力信号S。+1と
して出力するDフリップフロラプ回路24より構成され
ている。
尚、第1図に示すように、第1段の組合せ回路23の入
力信号S。−1はロウレベルに固定され、第5段の組合
せ回路23の入力信号S0.! は/Sイレベルに固定
され、また、初期状態、すなわちデータが格納されてい
ない状態では、制御回路110〜114の各Dフリップ
フロラプ回路24は全てリセット状態(Q端子の出力信
号S。はロウレベル)である。
力信号S。−1はロウレベルに固定され、第5段の組合
せ回路23の入力信号S0.! は/Sイレベルに固定
され、また、初期状態、すなわちデータが格納されてい
ない状態では、制御回路110〜114の各Dフリップ
フロラプ回路24は全てリセット状態(Q端子の出力信
号S。はロウレベル)である。
したがって、セレクタ16〜19に入力するセレクト信
号SLは全てロウレベルであり、セレクタ16〜19は
それぞれ、入カデータDATA1前段のセレクタ16〜
18の出力信号をそのまま出力する。
号SLは全てロウレベルであり、セレクタ16〜19は
それぞれ、入カデータDATA1前段のセレクタ16〜
18の出力信号をそのまま出力する。
(1)次に、上記実施例の書き込み動作を説明する。
第1図において、書き込み信号WRがハイレベルになる
と、第3図(a)に示すように、第5段の制御回路11
4の組合せ回路23のロード信号LDがハイレベルにな
り、第5段のDフリップフロラプ回路15が次のクロッ
クCLKの立ち上がりエツジで入カデータDATAを直
接取り込む。
と、第3図(a)に示すように、第5段の制御回路11
4の組合せ回路23のロード信号LDがハイレベルにな
り、第5段のDフリップフロラプ回路15が次のクロッ
クCLKの立ち上がりエツジで入カデータDATAを直
接取り込む。
したがって、1周期のクロックCLKで1つの入カデー
タDATAを最後段のDフリップフロラプ回路15に格
納することができ、この格納されたデータDATAは、
直ちに読み出し可能となる。
タDATAを最後段のDフリップフロラプ回路15に格
納することができ、この格納されたデータDATAは、
直ちに読み出し可能となる。
また、第5段のDフリップフロラプ回路15が入カデー
タDATAを直接取り込むと同時に、第5段の制御回路
114のDフリップフロラプ回路24の出力信号S。が
ハイレベルになり、データが第5段に格納されているこ
とを示す。したがって、第4段の制御回路113の組合
せ回路23の入力信号S nilがハイレベルになる。
タDATAを直接取り込むと同時に、第5段の制御回路
114のDフリップフロラプ回路24の出力信号S。が
ハイレベルになり、データが第5段に格納されているこ
とを示す。したがって、第4段の制御回路113の組合
せ回路23の入力信号S nilがハイレベルになる。
尚、引き続いてデータを書き込まない場合には、次のク
ロックCLKの立ち上がりエツジの前に書き込み信号W
Rがロウレベルに戻される。
ロックCLKの立ち上がりエツジの前に書き込み信号W
Rがロウレベルに戻される。
書き込み信号WRが再度ハイレベルになると、同様に、
第3図(a)に示すように第4段の制御回路113のロ
ード信号LDがハイレベルになり、第4段のDフリップ
フロラプ回路14が次のクロックの立ち上がりエツジで
入カデータDATAを直接取り込む。
第3図(a)に示すように第4段の制御回路113のロ
ード信号LDがハイレベルになり、第4段のDフリップ
フロラプ回路14が次のクロックの立ち上がりエツジで
入カデータDATAを直接取り込む。
同時に、第4段の制御回路113のDフリップフロラプ
回路24の出力信号S0がハイレベルになり、データが
第4段に格納されていることを示す。また、第4段の制
御回路113のセレクト信号SLがハイレベルになり、
第4段のセレクタ19は、Dフリップフロラプ回路14
の出力信号を選択して次段のDフリップフロラプ回路1
5に出力する。
回路24の出力信号S0がハイレベルになり、データが
第4段に格納されていることを示す。また、第4段の制
御回路113のセレクト信号SLがハイレベルになり、
第4段のセレクタ19は、Dフリップフロラプ回路14
の出力信号を選択して次段のDフリップフロラプ回路1
5に出力する。
同様に、書き込み信号WRが再度ハイレベルになると、
第3段のDフリップフロップ回路13が入カデータDA
TAを取り込み、第3段のセレクタ18は、Dフリップ
フロップ回路13の出力信号を選択して次段のDフリッ
プフロップ回路14に出力する。
第3段のDフリップフロップ回路13が入カデータDA
TAを取り込み、第3段のセレクタ18は、Dフリップ
フロップ回路13の出力信号を選択して次段のDフリッ
プフロップ回路14に出力する。
(2)次に、上記実施例の読み出し動作を説明する。尚
、Dフリップフロップ11〜15の全てにデータが書き
込まれているものとし、この場合、制御回路110〜1
14のDフリップフロップ回路24の出力信号S。は全
でハイレベルである。
、Dフリップフロップ11〜15の全てにデータが書き
込まれているものとし、この場合、制御回路110〜1
14のDフリップフロップ回路24の出力信号S。は全
でハイレベルである。
したがって、セレクタ16〜19に対するセレクト信号
SLは全てハイレベルであり、セレクタ16〜19はそ
れぞれ、Dフリップフロップ回路11〜14の出力信号
を選択する。
SLは全てハイレベルであり、セレクタ16〜19はそ
れぞれ、Dフリップフロップ回路11〜14の出力信号
を選択する。
第1図において、読み出し信号RDがハイレベルになる
と、第3図(b)に示すように、制御回路110〜11
4の組合せ回路23のロード信号LDが全てハイレベル
になり、次のクロックの立ち上がりエツジでDフリップ
フロップ11〜15がそれぞれデータを出力することに
よりシフト動作を行う。
と、第3図(b)に示すように、制御回路110〜11
4の組合せ回路23のロード信号LDが全てハイレベル
になり、次のクロックの立ち上がりエツジでDフリップ
フロップ11〜15がそれぞれデータを出力することに
よりシフト動作を行う。
同時に、第1段の制御回路110のDフリップフロップ
回路24の出力信号S。は、ロウレベルになり、第1段
のDフリップフロップ回路11にデータが格納されてい
ないことを示す。尚、データを引き続いて読み出さない
場合には、次のクロックの立ち上がりエツジの前に読み
出し信号をロウレベルに戻す。
回路24の出力信号S。は、ロウレベルになり、第1段
のDフリップフロップ回路11にデータが格納されてい
ないことを示す。尚、データを引き続いて読み出さない
場合には、次のクロックの立ち上がりエツジの前に読み
出し信号をロウレベルに戻す。
読み出し信号RDが再度ハイレベルになると、次のクロ
ックの立ち上がりエツジでDフリップフロップ12〜1
5がそれぞれデータを出力することによりシフト動作を
行い、第2段の制御回路111のDフリップフロップ回
路24の出力信号S。
ックの立ち上がりエツジでDフリップフロップ12〜1
5がそれぞれデータを出力することによりシフト動作を
行い、第2段の制御回路111のDフリップフロップ回
路24の出力信号S。
がロウレベルになり、第2段のDフリップフロップ回路
12にデータが格納されていないことを示す。
12にデータが格納されていないことを示す。
したがって、上記実施例によれば、1周期のクロックで
データを次段にシフトすることができ、5つのクロック
で全てのデータを読み出すことができる。
データを次段にシフトすることができ、5つのクロック
で全てのデータを読み出すことができる。
(3)次に、書き込み信号WRと読み出し信号RDが同
時にハイレベルになったときの動作を説明する。尚、上
記読み出し動作(2)の場合と同様に、Dフリップフロ
ップ11〜15の全てにデータが書き込まれているもの
とする。
時にハイレベルになったときの動作を説明する。尚、上
記読み出し動作(2)の場合と同様に、Dフリップフロ
ップ11〜15の全てにデータが書き込まれているもの
とする。
第1図において、書き込み信号WRと読み出し信号RD
が同時にハイレベルになると、第3図(c)に示すよう
に全制御回路110〜114のロード信号がハイレベル
になり、したがって、次のクロックの立ち上がりエツジ
でDフリップフロップ11〜15がそれぞれデータを出
力することによりシフト動作を行う。すなわち、第1段
のDフリップフロップ回路11には、新しい入カデータ
が取り込まれ、第5段のDフリップフロップ回路15か
らは、データが読み出される。
が同時にハイレベルになると、第3図(c)に示すよう
に全制御回路110〜114のロード信号がハイレベル
になり、したがって、次のクロックの立ち上がりエツジ
でDフリップフロップ11〜15がそれぞれデータを出
力することによりシフト動作を行う。すなわち、第1段
のDフリップフロップ回路11には、新しい入カデータ
が取り込まれ、第5段のDフリップフロップ回路15か
らは、データが読み出される。
したがって、上記実施例によれば、書き込み信号WRと
読み出し信号RDが同時にハイレ゛ベルにすることによ
り、1周期のクロックで書き込みと読み出しを同時に行
うことができる。
読み出し信号RDが同時にハイレ゛ベルにすることによ
り、1周期のクロックで書き込みと読み出しを同時に行
うことができる。
また、上記実施例によれば、各段の回路構成がほぼ同一
であるので、段数を簡単に増減することlができる。
であるので、段数を簡単に増減することlができる。
尚。上記実施例では、制御回路110〜114のDフリ
ップフロップ回路24をS−Rフリップフロップ等の他
のフリップフロップ回路で置換してもよい。
ップフロップ回路24をS−Rフリップフロップ等の他
のフリップフロップ回路で置換してもよい。
第4図は、本発明の第2の実施例を示し、第1図の回路
と同一のものには同一の参照符号を附す。
と同一のものには同一の参照符号を附す。
第1の実施例では、セレクタ16〜19がそれぞれ入カ
データDATA、前段のセレクタ16〜18の出力信号
、又はDフリップフロップ回路11〜14の出力信号を
選択するように接続されているが、この実施例では、セ
レクタ16〜19がそれぞれ入カデータDATA、又は
Dフリップフロップ回路11〜14の出力信号を選択す
るように接続されている。また、この実施例では、1つ
の制御回路410が集中してDフリップフロラプ回路1
1〜15、セレクタ16〜19を制御するように構成さ
れている。
データDATA、前段のセレクタ16〜18の出力信号
、又はDフリップフロップ回路11〜14の出力信号を
選択するように接続されているが、この実施例では、セ
レクタ16〜19がそれぞれ入カデータDATA、又は
Dフリップフロップ回路11〜14の出力信号を選択す
るように接続されている。また、この実施例では、1つ
の制御回路410が集中してDフリップフロラプ回路1
1〜15、セレクタ16〜19を制御するように構成さ
れている。
したがって、初期状態、すなわちデータが格納されてい
ない状態から入カデータDATAを最後段のDフリップ
フロップ回路15に書き込む場合、入カデータDATA
がセレクタ19のみを通遇するので、第1の実施例に比
べて遅延時間が少なくなり、段数が書き込み速度に影響
を与えないという効果がある。
ない状態から入カデータDATAを最後段のDフリップ
フロップ回路15に書き込む場合、入カデータDATA
がセレクタ19のみを通遇するので、第1の実施例に比
べて遅延時間が少なくなり、段数が書き込み速度に影響
を与えないという効果がある。
また、1つの制御回路410が集中して制御するので、
回路構成が簡単になるという効果があるが、第1の実施
例と同様に、分散した回路で構成してもよい。
回路構成が簡単になるという効果があるが、第1の実施
例と同様に、分散した回路で構成してもよい。
第5図は、本発明に係る第3の実施例を示し、この実施
例では、第2の実施例と同様に、セレクタ16〜19が
それぞれ入カデータDATA、又はDフリップフロ11
回路11〜14の出力信号を選択するように接続されて
いる。
例では、第2の実施例と同様に、セレクタ16〜19が
それぞれ入カデータDATA、又はDフリップフロ11
回路11〜14の出力信号を選択するように接続されて
いる。
また、この実施例では、ロード端子付きDフリップフロ
ラプ回路11〜15の代わりに、通常のDフリップクロ
ッ1回路51〜55を用い、1つの制御回路510がD
フリップフロラプ回路51〜55のクロックを制御する
ことにより、書き込み制御と読み出し制御を行うように
構成されている。
ラプ回路11〜15の代わりに、通常のDフリップクロ
ッ1回路51〜55を用い、1つの制御回路510がD
フリップフロラプ回路51〜55のクロックを制御する
ことにより、書き込み制御と読み出し制御を行うように
構成されている。
したがって、本実施例では、通常のDフリップフロラプ
回路51〜55を用いるので、安価に構成することがで
き、また、1つの制御回路510が制御するので回路構
成が簡単になる。
回路51〜55を用いるので、安価に構成することがで
き、また、1つの制御回路510が制御するので回路構
成が簡単になる。
尚、制御回路510を第1の実施例と同様に、分散した
回路で構成してもよく、また、書き込み信号WRとクロ
ックCLKを1つの入力信号にしたり、読み出し信号R
DとクロックCLKを1つの入力信号にしたり、クロッ
クCLKを省略してもよい。
回路で構成してもよく、また、書き込み信号WRとクロ
ックCLKを1つの入力信号にしたり、読み出し信号R
DとクロックCLKを1つの入力信号にしたり、クロッ
クCLKを省略してもよい。
発明の詳細
な説明したように、本発明は、入カデータ、又は当該段
の記憶手段に格納されたデータを選択して次段の記憶手
段に出力する複数の選択手段を設け、データが書き込ま
れていない記憶手段を検出した場合に、データが書き込
まれていない最後段の記憶手段に入カデータを転送して
書き込むように選択手段を制御し、データが書き込まれ
ている記憶手段を検出した場合に、データが当該段の記
憶手段から次段の記憶手段に1クロック毎にシフトする
ように選択手段を制御するようにしたので、記憶手段に
データが書き込まれていない場合には、最後段の記憶手
段に入カデータを書き込むので、1クロックで1つの入
カデータを最後段の記憶手段に書き込んで読み出し可能
となり、他方、記憶手段にデータが書き込まれている場
合には、1クロック毎にデータを転送するので、読み出
しから新しいデータを再び書き込み可能になるまでの時
間は、クロックの周期0段数となる。
の記憶手段に格納されたデータを選択して次段の記憶手
段に出力する複数の選択手段を設け、データが書き込ま
れていない記憶手段を検出した場合に、データが書き込
まれていない最後段の記憶手段に入カデータを転送して
書き込むように選択手段を制御し、データが書き込まれ
ている記憶手段を検出した場合に、データが当該段の記
憶手段から次段の記憶手段に1クロック毎にシフトする
ように選択手段を制御するようにしたので、記憶手段に
データが書き込まれていない場合には、最後段の記憶手
段に入カデータを書き込むので、1クロックで1つの入
カデータを最後段の記憶手段に書き込んで読み出し可能
となり、他方、記憶手段にデータが書き込まれている場
合には、1クロック毎にデータを転送するので、読み出
しから新しいデータを再び書き込み可能になるまでの時
間は、クロックの周期0段数となる。
第1図は、本発明に係るFIFOメモリの一実施例を示
すブロック図、第2図は、第1図の1段の回路の詳細な
構成を示すブロック図、第3図は、第2図の組合せ゛回
路における入出力信号の真理値を示す説明図、第4図は
、本発明に係るFIFOメモリの第2の実施例を示すブ
ロック図、第5図は、本発明に係るFIFOメモリの第
3の実施例を示すブロック図、第6図は、従来のFIF
Oメモリを示すブロック図である。 11〜15.21・・・ロード端子付きDフリップフロ
ラプ回路、16〜19.22・・・セレクタ、23・・
・組合せ回路、 24゜ 51〜55・・・Dフ リ プ フロップ回路、 10〜1 14゜ 10゜ ・・・制御回路。
すブロック図、第2図は、第1図の1段の回路の詳細な
構成を示すブロック図、第3図は、第2図の組合せ゛回
路における入出力信号の真理値を示す説明図、第4図は
、本発明に係るFIFOメモリの第2の実施例を示すブ
ロック図、第5図は、本発明に係るFIFOメモリの第
3の実施例を示すブロック図、第6図は、従来のFIF
Oメモリを示すブロック図である。 11〜15.21・・・ロード端子付きDフリップフロ
ラプ回路、16〜19.22・・・セレクタ、23・・
・組合せ回路、 24゜ 51〜55・・・Dフ リ プ フロップ回路、 10〜1 14゜ 10゜ ・・・制御回路。
Claims (1)
- 【特許請求の範囲】 入力データを順に記憶するために直列に接続された複数
の記憶手段と、 入力データ、又は当該段の記憶手段に格納されたデータ
を選択して次段の記憶手段に出力する複数の選択手段と
、 データが前記記憶手段に書き込まれているか否かを検出
する手段と、 データが書き込まれていない記憶手段を検出した場合に
、データが書き込まれていない最後段の記憶手段に入カ
データを転送して書き込むように前記選択手段を制御し
、データが書き込まれている記憶手段を検出した場合に
、データが当該段の記憶手段から次段の記憶手段に1ク
ロック毎にシフトするように前記選択手段を制御する手
段とを有するFIFOメモリ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1228509A JPH0391188A (ja) | 1989-09-04 | 1989-09-04 | Fifoメモリ |
US07/575,364 US5157633A (en) | 1989-09-04 | 1990-08-30 | Fifo memory device |
DE69032035T DE69032035T2 (de) | 1989-09-04 | 1990-09-03 | FIFO-Speicher |
EP90116907A EP0416513B1 (en) | 1989-09-04 | 1990-09-03 | Fifo memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1228509A JPH0391188A (ja) | 1989-09-04 | 1989-09-04 | Fifoメモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0391188A true JPH0391188A (ja) | 1991-04-16 |
Family
ID=16877551
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1228509A Pending JPH0391188A (ja) | 1989-09-04 | 1989-09-04 | Fifoメモリ |
Country Status (4)
Country | Link |
---|---|
US (1) | US5157633A (ja) |
EP (1) | EP0416513B1 (ja) |
JP (1) | JPH0391188A (ja) |
DE (1) | DE69032035T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7979605B2 (en) | 2006-08-16 | 2011-07-12 | Samsung Electronics Co., Ltd. | Latency control circuit and method using queuing design method |
Families Citing this family (14)
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US5262997A (en) * | 1991-11-25 | 1993-11-16 | Industrial Technology Research Institute | Extendable FIFO |
JP2974476B2 (ja) * | 1991-12-09 | 1999-11-10 | 三田工業株式会社 | メモリ制御装置 |
US5550780A (en) * | 1994-12-19 | 1996-08-27 | Cirrus Logic, Inc. | Two cycle asynchronous FIFO queue |
US5673234A (en) * | 1995-12-13 | 1997-09-30 | Cypress Semiconductor Corp. | Read bitline writer for fallthru in FIFO's |
US5805617A (en) * | 1996-02-28 | 1998-09-08 | Daewoo Electronics Co., Ltd. | Apparatus for computing error correction syndromes |
KR100192795B1 (ko) * | 1996-05-14 | 1999-06-15 | 전주범 | 리드 솔로몬 복호기의 에러 위치 다항식 계산 장치 |
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US6275476B1 (en) * | 1998-02-19 | 2001-08-14 | Micron Technology, Inc. | Method of addressing messages and communications system |
US6097655A (en) * | 1998-04-03 | 2000-08-01 | International Business Machines Corporation | Pull through FIFO memory device |
NL1015247C2 (nl) | 2000-05-19 | 2001-11-20 | Case Packing Sales Europ Bv | Inrichting voor het in houders verpakken van met producten gevulde zakken. |
GB2363498B (en) * | 2000-06-16 | 2005-06-01 | Marconi Caswell Ltd | Transponder device for generating a data bearing output |
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US9081514B2 (en) | 2010-12-14 | 2015-07-14 | Stmicroelectronics S.R.L. | Method for controlling operation of a memory using a single write location and an associated memory |
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-
1989
- 1989-09-04 JP JP1228509A patent/JPH0391188A/ja active Pending
-
1990
- 1990-08-30 US US07/575,364 patent/US5157633A/en not_active Expired - Lifetime
- 1990-09-03 DE DE69032035T patent/DE69032035T2/de not_active Expired - Fee Related
- 1990-09-03 EP EP90116907A patent/EP0416513B1/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH01232420A (ja) * | 1988-03-14 | 1989-09-18 | Fujitsu Ltd | データのスタック装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US7979605B2 (en) | 2006-08-16 | 2011-07-12 | Samsung Electronics Co., Ltd. | Latency control circuit and method using queuing design method |
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Also Published As
Publication number | Publication date |
---|---|
EP0416513A2 (en) | 1991-03-13 |
EP0416513B1 (en) | 1998-02-11 |
DE69032035D1 (de) | 1998-03-19 |
DE69032035T2 (de) | 1998-08-27 |
EP0416513A3 (en) | 1992-08-19 |
US5157633A (en) | 1992-10-20 |
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