JPH0391188A - Ｆｉｆｏメモリ - Google Patents
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- JPH0391188A JPH0391188A JP1228509A JP22850989A JPH0391188A JP H0391188 A JPH0391188 A JP H0391188A JP 1228509 A JP1228509 A JP 1228509A JP 22850989 A JP22850989 A JP 22850989A JP H0391188 A JPH0391188 A JP H0391188A
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- stage
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- 238000013500 data storage Methods 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 239000012141 concentrate Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
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- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル通信機器等に使用するＦＩＦＯ（
ファーストインファーストアウト）メモリに関する。
ファーストインファーストアウト）メモリに関する。
従来の技術
第６図は、従来のＦＩＦＯメモリの構成を示している。
第６図において、６１．６２．６３はそれぞれ、図示破
線で示す各段に設けられ、１ビツト又は複数ビットの入
カデータＹを記憶し、次段に出力するＤラッチ回路であ
る。
線で示す各段に設けられ、１ビツト又は複数ビットの入
カデータＹを記憶し、次段に出力するＤラッチ回路であ
る。
６４．６７．６１０はそれぞれ、各段のＮＡＮＤ回路、
６５．６８．６１１はそれぞれ、各段のＤフリップフロ
ラプ回路、６６．６９．６１２はそれぞれ、各段のＲ−
Ｓフリップフロップ回路であり、図示破線で示すように
３段のＤラッチ回路６１．６２．６３の書き込み、読み
出しを制御する回路を構成している。
６５．６８．６１１はそれぞれ、各段のＤフリップフロ
ラプ回路、６６．６９．６１２はそれぞれ、各段のＲ−
Ｓフリップフロップ回路であり、図示破線で示すように
３段のＤラッチ回路６１．６２．６３の書き込み、読み
出しを制御する回路を構成している。
第６図において、初期状態、すなわちＤラッチ回路６１
．６２．６３の全てにデータが格納されていない状態で
は、Ｒ−Ｓフリップフロップ回路６６．６９．６１２は
全てリセット状態（Ｑ端子の出力信号はロウレベル）で
ある。
．６２．６３の全てにデータが格納されていない状態で
は、Ｒ−Ｓフリップフロップ回路６６．６９．６１２は
全てリセット状態（Ｑ端子の出力信号はロウレベル）で
ある。
また、Ｄフリップフロップ回路６５．６８．６１１は全
てセット状態（Ｑ端子の出力信号は／％イレベル）であ
り、入力信号Ｘはロウレベル、入力信号２はハイレベル
であり、外部クロックＣＫは連続パルスであって、デー
タＹを後段にシフトさせるための同期クロックとして用
いられる。尚、データＹが外部クロックＣＫに同期して
シフトするので、書き込み及び読み出しに比べて、外部
クロックＣＫは、データＹより十分速いことが必要であ
る。
てセット状態（Ｑ端子の出力信号は／％イレベル）であ
り、入力信号Ｘはロウレベル、入力信号２はハイレベル
であり、外部クロックＣＫは連続パルスであって、デー
タＹを後段にシフトさせるための同期クロックとして用
いられる。尚、データＹが外部クロックＣＫに同期して
シフトするので、書き込み及び読み出しに比べて、外部
クロックＣＫは、データＹより十分速いことが必要であ
る。
先ず、上記従来例の書き込み動作を説明する。
入力信号Ｘがハイレベルになると、初段のＮＡＮＤ回路
６４の全入力信号がハイレベルになるので、ＮＡＮＤ回
路６４の出力信号がロウレベルになり、そこで、クロッ
クＣＫが立ち上がるとその立ち上がりエツジでＤフリッ
プフロップ回路６５のＱ端子の出力信号がロウレベルに
なる。
６４の全入力信号がハイレベルになるので、ＮＡＮＤ回
路６４の出力信号がロウレベルになり、そこで、クロッ
クＣＫが立ち上がるとその立ち上がりエツジでＤフリッ
プフロップ回路６５のＱ端子の出力信号がロウレベルに
なる。
Ｄフリップフロップ回路６５のＱ端子の出力信号がロウ
レベルになると、同時にＲ−Ｓフリップフロップ６６が
セットされるとともに、Ｄラッチ回路６１がイネーブル
状態になる。
レベルになると、同時にＲ−Ｓフリップフロップ６６が
セットされるとともに、Ｄラッチ回路６１がイネーブル
状態になる。
また、Ｒ−Ｓフリップフロップ６６がセットされると、
同時にＱ端子の出力信号がロウレベルになるので、ＮＡ
ＮＤ回路６４の出力信号がハイレベルに戻る。
同時にＱ端子の出力信号がロウレベルになるので、ＮＡ
ＮＤ回路６４の出力信号がハイレベルに戻る。
そして、２番目のクロックでＤフリップフロップ回路６
５のＱ端子の出力信号がハイレベルになり、したがって
、Ｄラッチ回路６１がディスエーブル状態になる。尚、
Ｄラッチ回路６１に対するデータＹの２重書き込みを防
止するために、入力信号Ｘは、３番目のクロックの立ち
上がりエツジの時点までにロウレベルに戻っている必要
がある。
５のＱ端子の出力信号がハイレベルになり、したがって
、Ｄラッチ回路６１がディスエーブル状態になる。尚、
Ｄラッチ回路６１に対するデータＹの２重書き込みを防
止するために、入力信号Ｘは、３番目のクロックの立ち
上がりエツジの時点までにロウレベルに戻っている必要
がある。
上記書き込み動作における初段のＤラッチ回路６１の動
作を説明する。
作を説明する。
前述したように、Ｄラッチ回路６１は、最初のクロック
ＣＫの立ち上がりエツジでイネーブル状態になり、２番
目のクロックＣＫの立ち上がりエツジでディスエーブル
状態になるので、入カデータＹがＤラッチ回路６１に取
り込まれる。
ＣＫの立ち上がりエツジでイネーブル状態になり、２番
目のクロックＣＫの立ち上がりエツジでディスエーブル
状態になるので、入カデータＹがＤラッチ回路６１に取
り込まれる。
以下、初段のＲ−Ｓプリップフロップ６６がセットされ
ると、第２段のＮＡＮＤゲート６７の全入力信号がハイ
レベルになるので、第２段の各回路は初段の各回路と同
一の動作を行う。
ると、第２段のＮＡＮＤゲート６７の全入力信号がハイ
レベルになるので、第２段の各回路は初段の各回路と同
一の動作を行う。
ここで、第２段のＤラッチ回路６８のＱ端子（ラッチ回
路６２のイネーブル信号）が初段のＲ−Ｓフリップフロ
ップ回路６６のリセット端子Ｒに接続されているので、
Ｒ−Ｓフリップフロップ回路６６は、初段のＤラッチ回
路６１により保持されたデータが第２段のＤラッチ回路
６２に取り込まれたときにリセットされ、初段のＤラッ
チ回路６１は、新データを記憶可能な状態になる。
路６２のイネーブル信号）が初段のＲ−Ｓフリップフロ
ップ回路６６のリセット端子Ｒに接続されているので、
Ｒ−Ｓフリップフロップ回路６６は、初段のＤラッチ回
路６１により保持されたデータが第２段のＤラッチ回路
６２に取り込まれたときにリセットされ、初段のＤラッ
チ回路６１は、新データを記憶可能な状態になる。
したがって、各段の回路が同一の回路で構成されている
ので、入力信号Ｙは、順次後段にシフトされる。
ので、入力信号Ｙは、順次後段にシフトされる。
次に、上記従来例の読み出し動作を説明する。
尚、Ｄラッチ回路６１．６２．６３の全てにデータが格
納され、Ｒ−Ｓフリップフロップ回路６６．６９．６１
２は全てセット状態であるものとする。
納され、Ｒ−Ｓフリップフロップ回路６６．６９．６１
２は全てセット状態であるものとする。
第６図において、最終段のＤラッチ回路６３により保持
されたデータが読み出されて入力信号Ｚがロウレベルに
なると、最終段のＲ−Ｓフリップフロップ回路６１２が
リセットされ、次いで、入力信号Ｚがハイレベルに戻る
と、最初のクロックＣＫの立ち上がりエツジでＤフリッ
プフロラフ回路６１１のＱ端子の出力信号がロウレベル
になる。
されたデータが読み出されて入力信号Ｚがロウレベルに
なると、最終段のＲ−Ｓフリップフロップ回路６１２が
リセットされ、次いで、入力信号Ｚがハイレベルに戻る
と、最初のクロックＣＫの立ち上がりエツジでＤフリッ
プフロラフ回路６１１のＱ端子の出力信号がロウレベル
になる。
したがって、Ｒ−Ｓフリップフロップ回路６１２がセッ
トされるとともに、Ｄラッチ回路６３がイネーブル状態
になり、また、Ｒ−Ｓフリップフロップ回路６１２がセ
ットされると、ＮＡＮＤ回路６１０の出力信号がハイレ
ベルに戻るので、次のクロックＣＫの立ち上がりエツジ
でＤフリップ７ｏツブ６１１のＱ端子の出力信号がハイ
レベルになり、Ｄラッチ回路６３がディスエーブル状態
になる。
トされるとともに、Ｄラッチ回路６３がイネーブル状態
になり、また、Ｒ−Ｓフリップフロップ回路６１２がセ
ットされると、ＮＡＮＤ回路６１０の出力信号がハイレ
ベルに戻るので、次のクロックＣＫの立ち上がりエツジ
でＤフリップ７ｏツブ６１１のＱ端子の出力信号がハイ
レベルになり、Ｄラッチ回路６３がディスエーブル状態
になる。
上記読み出し動作における最終段のＤラッチ回路６３の
動作を説明する。
動作を説明する。
前述したように、Ｄラッチ回路６３は、入力信号Ｚがハ
イレベルになった後最初のクロックＣＫの立ち上がりエ
ツジでイネーブル状態になり、２番目のクロックＣＫの
立ち上がりエツジでディスエーブル状態になるので、前
段のＤラッチ回路６２により保持されたデータが最終段
のＤラッチ回路６３に取り込まれ、次のデータの読み出
し可能な状態になる。
イレベルになった後最初のクロックＣＫの立ち上がりエ
ツジでイネーブル状態になり、２番目のクロックＣＫの
立ち上がりエツジでディスエーブル状態になるので、前
段のＤラッチ回路６２により保持されたデータが最終段
のＤラッチ回路６３に取り込まれ、次のデータの読み出
し可能な状態になる。
ここで、最終段のＤフリッププロップ回路６１１のＱ端
子（Ｄラッチ回路６３のイネーブル信号）が前段のＲ−
Ｓフリップフロップ回路６９のリセット端子Ｒに接続さ
れているので、前段のＲ−Ｓフリップフロップ回路６９
は、前段のＤラッチ回路６２により保持されたデータが
最終段のＤラッチ回路６３に取り込まれたときにリセッ
トされる。したがって、各段の回路が同一の回路で構成
されているので、同様な動作が順次前段に引き継がれ、
データが後段にシフトされる。
子（Ｄラッチ回路６３のイネーブル信号）が前段のＲ−
Ｓフリップフロップ回路６９のリセット端子Ｒに接続さ
れているので、前段のＲ−Ｓフリップフロップ回路６９
は、前段のＤラッチ回路６２により保持されたデータが
最終段のＤラッチ回路６３に取り込まれたときにリセッ
トされる。したがって、各段の回路が同一の回路で構成
されているので、同様な動作が順次前段に引き継がれ、
データが後段にシフトされる。
発明が解決しようとする課題
しかしながら、上記従来のＦＩＦＯメモリでは、書き込
み時、読み出し時においてデータＹを１段シフトするた
めにはそれぞれ１周期、２周期の外部クロックＣＫを必
要とするので、データが全く格納されていない場合に、
データの書き込み開始後そのデータを読み出し可能な状
態にな′るまで、およそ「（外部クロックＣＫの１周期
）×（段数）」の時間を要し、また、データが全段に格
納されている場合に１つのデータを読み出した後新しい
データを書き込み可能な状態になるまで、「（外部クロ
ックＣＫの１周期）×（段数）×２」の時間を要する。
み時、読み出し時においてデータＹを１段シフトするた
めにはそれぞれ１周期、２周期の外部クロックＣＫを必
要とするので、データが全く格納されていない場合に、
データの書き込み開始後そのデータを読み出し可能な状
態にな′るまで、およそ「（外部クロックＣＫの１周期
）×（段数）」の時間を要し、また、データが全段に格
納されている場合に１つのデータを読み出した後新しい
データを書き込み可能な状態になるまで、「（外部クロ
ックＣＫの１周期）×（段数）×２」の時間を要する。
したがって、段数が多くなると、書き込みから読み出し
可能になるまでの時間や、読み出しから新しいデータを
再び書き込み可能になるまでの時間が長くなるという問
題点がある。
可能になるまでの時間や、読み出しから新しいデータを
再び書き込み可能になるまでの時間が長くなるという問
題点がある。
本発明は上記従来の問題点に鑑み、書き込み時間と読み
出し時間を短縮することができるＦＩＦＯメモリを提供
することを目的とする。
出し時間を短縮することができるＦＩＦＯメモリを提供
することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、入カデータ、又は
当該段の記憶手段に格納されたデータを選択して次段の
記憶手段に出力する複数の選択手段を設け、データが書
き込まれていない記憶手段を検出した場合に、データが
書き込まれていない・最後段の記憶手段に入カデータを
転送して書き込むように選択手段を制御し、データが書
き込まれている記憶手段を検出した場合に、データが当
該段の記憶手段から次段の記憶手段に１クロック毎にシ
フトするように選択手段を制御するようにしたものであ
る。
当該段の記憶手段に格納されたデータを選択して次段の
記憶手段に出力する複数の選択手段を設け、データが書
き込まれていない記憶手段を検出した場合に、データが
書き込まれていない・最後段の記憶手段に入カデータを
転送して書き込むように選択手段を制御し、データが書
き込まれている記憶手段を検出した場合に、データが当
該段の記憶手段から次段の記憶手段に１クロック毎にシ
フトするように選択手段を制御するようにしたものであ
る。
作用
本発明は上記構成により、記憶手段にデータが書き込ま
れていない場合には、最後段の記憶手段に入カデータを
書き込むので、１クロックで１つの入カデータを最後段
の記憶手段に書き込んで読み出し可能となる。
れていない場合には、最後段の記憶手段に入カデータを
書き込むので、１クロックで１つの入カデータを最後段
の記憶手段に書き込んで読み出し可能となる。
また、記憶手段にデータが書き込まれている場合には、
１クロック毎にデータを転送するので、読み出しから新
しいデータを再び書き込み可能になるまでの時間は、ク
ロックの周期×段数となる。
１クロック毎にデータを転送するので、読み出しから新
しいデータを再び書き込み可能になるまでの時間は、ク
ロックの周期×段数となる。
実施例
以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るＦＩＦＯメモリの一実施例を示すブロ
ック図、第２図は、第１図の１段の回路の詳細な構成を
示すブロック図、第３図は、第２図の組合せ回路におけ
る入出力信号の真理値を示す説明図である。
は、本発明に係るＦＩＦＯメモリの一実施例を示すブロ
ック図、第２図は、第１図の１段の回路の詳細な構成を
示すブロック図、第３図は、第２図の組合せ回路におけ
る入出力信号の真理値を示す説明図である。
第１図において、１１〜１５はそれぞれ、各段（本実施
例では５段）に設けられ、１ビツト又は複数ビットの入
カデータＤＡＴＡを記憶するロード端子ＬＤ付きＤフリ
ップフロップ回路であり、Ｄフリップフロラプ回路１１
〜１５はそれぞれ、ロード端子ＬＤの入力信号がハイレ
ベルのときにクロックＣＬＫの立ち上がりエツジで、Ｄ
端子の入カデータを取り込むように構成されている。
例では５段）に設けられ、１ビツト又は複数ビットの入
カデータＤＡＴＡを記憶するロード端子ＬＤ付きＤフリ
ップフロップ回路であり、Ｄフリップフロラプ回路１１
〜１５はそれぞれ、ロード端子ＬＤの入力信号がハイレ
ベルのときにクロックＣＬＫの立ち上がりエツジで、Ｄ
端子の入カデータを取り込むように構成されている。
最終段のＤフリッププロップ回路１５を除くＤフリップ
フロラプ回路１１〜１４はそれぞれ、Ｑ端子からセレク
タ１６〜１９の一方の入力端子に出力するように接続さ
れ、セレクタ１６〜１９はそれぞれ、セレクト信号ＳＬ
に応じて入カデータＤＡＴＡ、前段のセレクタ１６〜１
８の出力信号、又はＤフリップフロップ回路１１〜１４
の出力信号を選択し、次段のＤフリップフロップ回路１
２〜１５のＤ端子とセレクタ１７〜１９に出力するよう
に構成されている。すなわち、最後段にはセレクタは用
いられていない。
フロラプ回路１１〜１４はそれぞれ、Ｑ端子からセレク
タ１６〜１９の一方の入力端子に出力するように接続さ
れ、セレクタ１６〜１９はそれぞれ、セレクト信号ＳＬ
に応じて入カデータＤＡＴＡ、前段のセレクタ１６〜１
８の出力信号、又はＤフリップフロップ回路１１〜１４
の出力信号を選択し、次段のＤフリップフロップ回路１
２〜１５のＤ端子とセレクタ１７〜１９に出力するよう
に構成されている。すなわち、最後段にはセレクタは用
いられていない。
１１０〜１１４はそれぞれ、各段に設けられ、Ｄフリッ
プフロップ回路１１〜１５の書き込み、読み出しを制御
する制御回路であり、制御回路１１０〜１１４はそれぞ
れ、第２図及び第３図に示すように書き込み信号ＷＲ，
読み出し信号ＲＤ。
プフロップ回路１１〜１５の書き込み、読み出しを制御
する制御回路であり、制御回路１１０〜１１４はそれぞ
れ、第２図及び第３図に示すように書き込み信号ＷＲ，
読み出し信号ＲＤ。
入力信号Ｓｌｌ、前段からの入力信号５１１−１、後段
からの入力信号Ｓ ｎ＋１ により、Ｄフリップフロッ
プ回路２１にロード信号ＬＤを出力する組合せ回路２３
と、クロックＣＬＫにより組合せ回路２３の出力信号り
を遅延して信号Ｓ。を当該段の組合せ回路２３の入力信
号Ｓ。として帰還するとともに、当該段のセレクタ２２
のセレクト信号ＳＬと次段の組合せ回路２３の入力信号
Ｓ。−１と前段の組合せ回路２３の入力信号Ｓ。＋１と
して出力するＤフリップフロラプ回路２４より構成され
ている。
からの入力信号Ｓ ｎ＋１ により、Ｄフリップフロッ
プ回路２１にロード信号ＬＤを出力する組合せ回路２３
と、クロックＣＬＫにより組合せ回路２３の出力信号り
を遅延して信号Ｓ。を当該段の組合せ回路２３の入力信
号Ｓ。として帰還するとともに、当該段のセレクタ２２
のセレクト信号ＳＬと次段の組合せ回路２３の入力信号
Ｓ。−１と前段の組合せ回路２３の入力信号Ｓ。＋１と
して出力するＤフリップフロラプ回路２４より構成され
ている。
尚、第１図に示すように、第１段の組合せ回路２３の入
力信号Ｓ。−１はロウレベルに固定され、第５段の組合
せ回路２３の入力信号Ｓ０．！ は／Ｓイレベルに固定
され、また、初期状態、すなわちデータが格納されてい
ない状態では、制御回路１１０〜１１４の各Ｄフリップ
フロラプ回路２４は全てリセット状態（Ｑ端子の出力信
号Ｓ。はロウレベル）である。
力信号Ｓ。−１はロウレベルに固定され、第５段の組合
せ回路２３の入力信号Ｓ０．！ は／Ｓイレベルに固定
され、また、初期状態、すなわちデータが格納されてい
ない状態では、制御回路１１０〜１１４の各Ｄフリップ
フロラプ回路２４は全てリセット状態（Ｑ端子の出力信
号Ｓ。はロウレベル）である。
したがって、セレクタ１６〜１９に入力するセレクト信
号ＳＬは全てロウレベルであり、セレクタ１６〜１９は
それぞれ、入カデータＤＡＴＡ１前段のセレクタ１６〜
１８の出力信号をそのまま出力する。
号ＳＬは全てロウレベルであり、セレクタ１６〜１９は
それぞれ、入カデータＤＡＴＡ１前段のセレクタ１６〜
１８の出力信号をそのまま出力する。
（１）次に、上記実施例の書き込み動作を説明する。
第１図において、書き込み信号ＷＲがハイレベルになる
と、第３図（ａ）に示すように、第５段の制御回路１１
４の組合せ回路２３のロード信号ＬＤがハイレベルにな
り、第５段のＤフリップフロラプ回路１５が次のクロッ
クＣＬＫの立ち上がりエツジで入カデータＤＡＴＡを直
接取り込む。
と、第３図（ａ）に示すように、第５段の制御回路１１
４の組合せ回路２３のロード信号ＬＤがハイレベルにな
り、第５段のＤフリップフロラプ回路１５が次のクロッ
クＣＬＫの立ち上がりエツジで入カデータＤＡＴＡを直
接取り込む。
したがって、１周期のクロックＣＬＫで１つの入カデー
タＤＡＴＡを最後段のＤフリップフロラプ回路１５に格
納することができ、この格納されたデータＤＡＴＡは、
直ちに読み出し可能となる。
タＤＡＴＡを最後段のＤフリップフロラプ回路１５に格
納することができ、この格納されたデータＤＡＴＡは、
直ちに読み出し可能となる。
また、第５段のＤフリップフロラプ回路１５が入カデー
タＤＡＴＡを直接取り込むと同時に、第５段の制御回路
１１４のＤフリップフロラプ回路２４の出力信号Ｓ。が
ハイレベルになり、データが第５段に格納されているこ
とを示す。したがって、第４段の制御回路１１３の組合
せ回路２３の入力信号Ｓ ｎｉｌがハイレベルになる。
タＤＡＴＡを直接取り込むと同時に、第５段の制御回路
１１４のＤフリップフロラプ回路２４の出力信号Ｓ。が
ハイレベルになり、データが第５段に格納されているこ
とを示す。したがって、第４段の制御回路１１３の組合
せ回路２３の入力信号Ｓ ｎｉｌがハイレベルになる。
尚、引き続いてデータを書き込まない場合には、次のク
ロックＣＬＫの立ち上がりエツジの前に書き込み信号Ｗ
Ｒがロウレベルに戻される。
ロックＣＬＫの立ち上がりエツジの前に書き込み信号Ｗ
Ｒがロウレベルに戻される。
書き込み信号ＷＲが再度ハイレベルになると、同様に、
第３図（ａ）に示すように第４段の制御回路１１３のロ
ード信号ＬＤがハイレベルになり、第４段のＤフリップ
フロラプ回路１４が次のクロックの立ち上がりエツジで
入カデータＤＡＴＡを直接取り込む。
第３図（ａ）に示すように第４段の制御回路１１３のロ
ード信号ＬＤがハイレベルになり、第４段のＤフリップ
フロラプ回路１４が次のクロックの立ち上がりエツジで
入カデータＤＡＴＡを直接取り込む。
同時に、第４段の制御回路１１３のＤフリップフロラプ
回路２４の出力信号Ｓ０がハイレベルになり、データが
第４段に格納されていることを示す。また、第４段の制
御回路１１３のセレクト信号ＳＬがハイレベルになり、
第４段のセレクタ１９は、Ｄフリップフロラプ回路１４
の出力信号を選択して次段のＤフリップフロラプ回路１
５に出力する。
回路２４の出力信号Ｓ０がハイレベルになり、データが
第４段に格納されていることを示す。また、第４段の制
御回路１１３のセレクト信号ＳＬがハイレベルになり、
第４段のセレクタ１９は、Ｄフリップフロラプ回路１４
の出力信号を選択して次段のＤフリップフロラプ回路１
５に出力する。
同様に、書き込み信号ＷＲが再度ハイレベルになると、
第３段のＤフリップフロップ回路１３が入カデータＤＡ
ＴＡを取り込み、第３段のセレクタ１８は、Ｄフリップ
フロップ回路１３の出力信号を選択して次段のＤフリッ
プフロップ回路１４に出力する。
第３段のＤフリップフロップ回路１３が入カデータＤＡ
ＴＡを取り込み、第３段のセレクタ１８は、Ｄフリップ
フロップ回路１３の出力信号を選択して次段のＤフリッ
プフロップ回路１４に出力する。
（２）次に、上記実施例の読み出し動作を説明する。尚
、Ｄフリップフロップ１１〜１５の全てにデータが書き
込まれているものとし、この場合、制御回路１１０〜１
１４のＤフリップフロップ回路２４の出力信号Ｓ。は全
でハイレベルである。
、Ｄフリップフロップ１１〜１５の全てにデータが書き
込まれているものとし、この場合、制御回路１１０〜１
１４のＤフリップフロップ回路２４の出力信号Ｓ。は全
でハイレベルである。
したがって、セレクタ１６〜１９に対するセレクト信号
ＳＬは全てハイレベルであり、セレクタ１６〜１９はそ
れぞれ、Ｄフリップフロップ回路１１〜１４の出力信号
を選択する。
ＳＬは全てハイレベルであり、セレクタ１６〜１９はそ
れぞれ、Ｄフリップフロップ回路１１〜１４の出力信号
を選択する。
第１図において、読み出し信号ＲＤがハイレベルになる
と、第３図（ｂ）に示すように、制御回路１１０〜１１
４の組合せ回路２３のロード信号ＬＤが全てハイレベル
になり、次のクロックの立ち上がりエツジでＤフリップ
フロップ１１〜１５がそれぞれデータを出力することに
よりシフト動作を行う。
と、第３図（ｂ）に示すように、制御回路１１０〜１１
４の組合せ回路２３のロード信号ＬＤが全てハイレベル
になり、次のクロックの立ち上がりエツジでＤフリップ
フロップ１１〜１５がそれぞれデータを出力することに
よりシフト動作を行う。
同時に、第１段の制御回路１１０のＤフリップフロップ
回路２４の出力信号Ｓ。は、ロウレベルになり、第１段
のＤフリップフロップ回路１１にデータが格納されてい
ないことを示す。尚、データを引き続いて読み出さない
場合には、次のクロックの立ち上がりエツジの前に読み
出し信号をロウレベルに戻す。
回路２４の出力信号Ｓ。は、ロウレベルになり、第１段
のＤフリップフロップ回路１１にデータが格納されてい
ないことを示す。尚、データを引き続いて読み出さない
場合には、次のクロックの立ち上がりエツジの前に読み
出し信号をロウレベルに戻す。
読み出し信号ＲＤが再度ハイレベルになると、次のクロ
ックの立ち上がりエツジでＤフリップフロップ１２〜１
５がそれぞれデータを出力することによりシフト動作を
行い、第２段の制御回路１１１のＤフリップフロップ回
路２４の出力信号Ｓ。
ックの立ち上がりエツジでＤフリップフロップ１２〜１
５がそれぞれデータを出力することによりシフト動作を
行い、第２段の制御回路１１１のＤフリップフロップ回
路２４の出力信号Ｓ。
がロウレベルになり、第２段のＤフリップフロップ回路
１２にデータが格納されていないことを示す。
１２にデータが格納されていないことを示す。
したがって、上記実施例によれば、１周期のクロックで
データを次段にシフトすることができ、５つのクロック
で全てのデータを読み出すことができる。
データを次段にシフトすることができ、５つのクロック
で全てのデータを読み出すことができる。
（３）次に、書き込み信号ＷＲと読み出し信号ＲＤが同
時にハイレベルになったときの動作を説明する。尚、上
記読み出し動作（２）の場合と同様に、Ｄフリップフロ
ップ１１〜１５の全てにデータが書き込まれているもの
とする。
時にハイレベルになったときの動作を説明する。尚、上
記読み出し動作（２）の場合と同様に、Ｄフリップフロ
ップ１１〜１５の全てにデータが書き込まれているもの
とする。
第１図において、書き込み信号ＷＲと読み出し信号ＲＤ
が同時にハイレベルになると、第３図（ｃ）に示すよう
に全制御回路１１０〜１１４のロード信号がハイレベル
になり、したがって、次のクロックの立ち上がりエツジ
でＤフリップフロップ１１〜１５がそれぞれデータを出
力することによりシフト動作を行う。すなわち、第１段
のＤフリップフロップ回路１１には、新しい入カデータ
が取り込まれ、第５段のＤフリップフロップ回路１５か
らは、データが読み出される。
が同時にハイレベルになると、第３図（ｃ）に示すよう
に全制御回路１１０〜１１４のロード信号がハイレベル
になり、したがって、次のクロックの立ち上がりエツジ
でＤフリップフロップ１１〜１５がそれぞれデータを出
力することによりシフト動作を行う。すなわち、第１段
のＤフリップフロップ回路１１には、新しい入カデータ
が取り込まれ、第５段のＤフリップフロップ回路１５か
らは、データが読み出される。
したがって、上記実施例によれば、書き込み信号ＷＲと
読み出し信号ＲＤが同時にハイレ゛ベルにすることによ
り、１周期のクロックで書き込みと読み出しを同時に行
うことができる。
読み出し信号ＲＤが同時にハイレ゛ベルにすることによ
り、１周期のクロックで書き込みと読み出しを同時に行
うことができる。
また、上記実施例によれば、各段の回路構成がほぼ同一
であるので、段数を簡単に増減することｌができる。
であるので、段数を簡単に増減することｌができる。
尚。上記実施例では、制御回路１１０〜１１４のＤフリ
ップフロップ回路２４をＳ−Ｒフリップフロップ等の他
のフリップフロップ回路で置換してもよい。
ップフロップ回路２４をＳ−Ｒフリップフロップ等の他
のフリップフロップ回路で置換してもよい。
第４図は、本発明の第２の実施例を示し、第１図の回路
と同一のものには同一の参照符号を附す。
と同一のものには同一の参照符号を附す。
第１の実施例では、セレクタ１６〜１９がそれぞれ入カ
データＤＡＴＡ、前段のセレクタ１６〜１８の出力信号
、又はＤフリップフロップ回路１１〜１４の出力信号を
選択するように接続されているが、この実施例では、セ
レクタ１６〜１９がそれぞれ入カデータＤＡＴＡ、又は
Ｄフリップフロップ回路１１〜１４の出力信号を選択す
るように接続されている。また、この実施例では、１つ
の制御回路４１０が集中してＤフリップフロラプ回路１
１〜１５、セレクタ１６〜１９を制御するように構成さ
れている。
データＤＡＴＡ、前段のセレクタ１６〜１８の出力信号
、又はＤフリップフロップ回路１１〜１４の出力信号を
選択するように接続されているが、この実施例では、セ
レクタ１６〜１９がそれぞれ入カデータＤＡＴＡ、又は
Ｄフリップフロップ回路１１〜１４の出力信号を選択す
るように接続されている。また、この実施例では、１つ
の制御回路４１０が集中してＤフリップフロラプ回路１
１〜１５、セレクタ１６〜１９を制御するように構成さ
れている。
したがって、初期状態、すなわちデータが格納されてい
ない状態から入カデータＤＡＴＡを最後段のＤフリップ
フロップ回路１５に書き込む場合、入カデータＤＡＴＡ
がセレクタ１９のみを通遇するので、第１の実施例に比
べて遅延時間が少なくなり、段数が書き込み速度に影響
を与えないという効果がある。
ない状態から入カデータＤＡＴＡを最後段のＤフリップ
フロップ回路１５に書き込む場合、入カデータＤＡＴＡ
がセレクタ１９のみを通遇するので、第１の実施例に比
べて遅延時間が少なくなり、段数が書き込み速度に影響
を与えないという効果がある。
また、１つの制御回路４１０が集中して制御するので、
回路構成が簡単になるという効果があるが、第１の実施
例と同様に、分散した回路で構成してもよい。
回路構成が簡単になるという効果があるが、第１の実施
例と同様に、分散した回路で構成してもよい。
第５図は、本発明に係る第３の実施例を示し、この実施
例では、第２の実施例と同様に、セレクタ１６〜１９が
それぞれ入カデータＤＡＴＡ、又はＤフリップフロ１１
回路１１〜１４の出力信号を選択するように接続されて
いる。
例では、第２の実施例と同様に、セレクタ１６〜１９が
それぞれ入カデータＤＡＴＡ、又はＤフリップフロ１１
回路１１〜１４の出力信号を選択するように接続されて
いる。
また、この実施例では、ロード端子付きＤフリップフロ
ラプ回路１１〜１５の代わりに、通常のＤフリップクロ
ッ１回路５１〜５５を用い、１つの制御回路５１０がＤ
フリップフロラプ回路５１〜５５のクロックを制御する
ことにより、書き込み制御と読み出し制御を行うように
構成されている。
ラプ回路１１〜１５の代わりに、通常のＤフリップクロ
ッ１回路５１〜５５を用い、１つの制御回路５１０がＤ
フリップフロラプ回路５１〜５５のクロックを制御する
ことにより、書き込み制御と読み出し制御を行うように
構成されている。
したがって、本実施例では、通常のＤフリップフロラプ
回路５１〜５５を用いるので、安価に構成することがで
き、また、１つの制御回路５１０が制御するので回路構
成が簡単になる。
回路５１〜５５を用いるので、安価に構成することがで
き、また、１つの制御回路５１０が制御するので回路構
成が簡単になる。
尚、制御回路５１０を第１の実施例と同様に、分散した
回路で構成してもよく、また、書き込み信号ＷＲとクロ
ックＣＬＫを１つの入力信号にしたり、読み出し信号Ｒ
ＤとクロックＣＬＫを１つの入力信号にしたり、クロッ
クＣＬＫを省略してもよい。
回路で構成してもよく、また、書き込み信号ＷＲとクロ
ックＣＬＫを１つの入力信号にしたり、読み出し信号Ｒ
ＤとクロックＣＬＫを１つの入力信号にしたり、クロッ
クＣＬＫを省略してもよい。
発明の詳細
な説明したように、本発明は、入カデータ、又は当該段
の記憶手段に格納されたデータを選択して次段の記憶手
段に出力する複数の選択手段を設け、データが書き込ま
れていない記憶手段を検出した場合に、データが書き込
まれていない最後段の記憶手段に入カデータを転送して
書き込むように選択手段を制御し、データが書き込まれ
ている記憶手段を検出した場合に、データが当該段の記
憶手段から次段の記憶手段に１クロック毎にシフトする
ように選択手段を制御するようにしたので、記憶手段に
データが書き込まれていない場合には、最後段の記憶手
段に入カデータを書き込むので、１クロックで１つの入
カデータを最後段の記憶手段に書き込んで読み出し可能
となり、他方、記憶手段にデータが書き込まれている場
合には、１クロック毎にデータを転送するので、読み出
しから新しいデータを再び書き込み可能になるまでの時
間は、クロックの周期０段数となる。
の記憶手段に格納されたデータを選択して次段の記憶手
段に出力する複数の選択手段を設け、データが書き込ま
れていない記憶手段を検出した場合に、データが書き込
まれていない最後段の記憶手段に入カデータを転送して
書き込むように選択手段を制御し、データが書き込まれ
ている記憶手段を検出した場合に、データが当該段の記
憶手段から次段の記憶手段に１クロック毎にシフトする
ように選択手段を制御するようにしたので、記憶手段に
データが書き込まれていない場合には、最後段の記憶手
段に入カデータを書き込むので、１クロックで１つの入
カデータを最後段の記憶手段に書き込んで読み出し可能
となり、他方、記憶手段にデータが書き込まれている場
合には、１クロック毎にデータを転送するので、読み出
しから新しいデータを再び書き込み可能になるまでの時
間は、クロックの周期０段数となる。
第１図は、本発明に係るＦＩＦＯメモリの一実施例を示
すブロック図、第２図は、第１図の１段の回路の詳細な
構成を示すブロック図、第３図は、第２図の組合せ゛回
路における入出力信号の真理値を示す説明図、第４図は
、本発明に係るＦＩＦＯメモリの第２の実施例を示すブ
ロック図、第５図は、本発明に係るＦＩＦＯメモリの第
３の実施例を示すブロック図、第６図は、従来のＦＩＦ
Ｏメモリを示すブロック図である。 １１〜１５．２１・・・ロード端子付きＤフリップフロ
ラプ回路、１６〜１９．２２・・・セレクタ、２３・・
・組合せ回路、 ２４゜ ５１〜５５・・・Ｄフ リ プ フロップ回路、 １０〜１ １４゜ １０゜ ・・・制御回路。
すブロック図、第２図は、第１図の１段の回路の詳細な
構成を示すブロック図、第３図は、第２図の組合せ゛回
路における入出力信号の真理値を示す説明図、第４図は
、本発明に係るＦＩＦＯメモリの第２の実施例を示すブ
ロック図、第５図は、本発明に係るＦＩＦＯメモリの第
３の実施例を示すブロック図、第６図は、従来のＦＩＦ
Ｏメモリを示すブロック図である。 １１〜１５．２１・・・ロード端子付きＤフリップフロ
ラプ回路、１６〜１９．２２・・・セレクタ、２３・・
・組合せ回路、 ２４゜ ５１〜５５・・・Ｄフ リ プ フロップ回路、 １０〜１ １４゜ １０゜ ・・・制御回路。
Claims (1)
- 【特許請求の範囲】 入力データを順に記憶するために直列に接続された複数
の記憶手段と、 入力データ、又は当該段の記憶手段に格納されたデータ
を選択して次段の記憶手段に出力する複数の選択手段と
、 データが前記記憶手段に書き込まれているか否かを検出
する手段と、 データが書き込まれていない記憶手段を検出した場合に
、データが書き込まれていない最後段の記憶手段に入カ
データを転送して書き込むように前記選択手段を制御し
、データが書き込まれている記憶手段を検出した場合に
、データが当該段の記憶手段から次段の記憶手段に１ク
ロック毎にシフトするように前記選択手段を制御する手
段とを有するＦＩＦＯメモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228509A JPH0391188A (ja) | 1989-09-04 | 1989-09-04 | Ｆｉｆｏメモリ |
| US07/575,364 US5157633A (en) | 1989-09-04 | 1990-08-30 | Fifo memory device |
| DE69032035T DE69032035T2 (de) | 1989-09-04 | 1990-09-03 | FIFO-Speicher |
| EP90116907A EP0416513B1 (en) | 1989-09-04 | 1990-09-03 | Fifo memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1228509A JPH0391188A (ja) | 1989-09-04 | 1989-09-04 | Ｆｉｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0391188A true JPH0391188A (ja) | 1991-04-16 |
Family
ID=16877551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1228509A Pending JPH0391188A (ja) | 1989-09-04 | 1989-09-04 | Ｆｉｆｏメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5157633A (ja) |
| EP (1) | EP0416513B1 (ja) |
| JP (1) | JPH0391188A (ja) |
| DE (1) | DE69032035T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7979605B2 (en) | 2006-08-16 | 2011-07-12 | Samsung Electronics Co., Ltd. | Latency control circuit and method using queuing design method |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04301290A (ja) * | 1991-03-28 | 1992-10-23 | Nec Corp | 先入れ先出しメモリ回路 |
| US5262997A (en) * | 1991-11-25 | 1993-11-16 | Industrial Technology Research Institute | Extendable FIFO |
| JP2974476B2 (ja) * | 1991-12-09 | 1999-11-10 | 三田工業株式会社 | メモリ制御装置 |
| US5550780A (en) * | 1994-12-19 | 1996-08-27 | Cirrus Logic, Inc. | Two cycle asynchronous FIFO queue |
| US5673234A (en) * | 1995-12-13 | 1997-09-30 | Cypress Semiconductor Corp. | Read bitline writer for fallthru in FIFO's |
| US5805617A (en) * | 1996-02-28 | 1998-09-08 | Daewoo Electronics Co., Ltd. | Apparatus for computing error correction syndromes |
| KR100192795B1 (ko) * | 1996-05-14 | 1999-06-15 | 전주범 | 리드 솔로몬 복호기의 에러 위치 다항식 계산 장치 |
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| US6275476B1 (en) * | 1998-02-19 | 2001-08-14 | Micron Technology, Inc. | Method of addressing messages and communications system |
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| NL1015247C2 (nl) | 2000-05-19 | 2001-11-20 | Case Packing Sales Europ Bv | Inrichting voor het in houders verpakken van met producten gevulde zakken. |
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| US4672646A (en) * | 1986-09-16 | 1987-06-09 | Hewlett-Packard Company | Direct-injection FIFO shift register |
| NL8702672A (nl) * | 1987-11-09 | 1989-06-01 | Philips Nv | Serieel geheugen, alsmede beeldgeheugeninrichting en weergeeftoestel voorzien van een of meer seriele geheugens. |
| US4888741A (en) * | 1988-12-27 | 1989-12-19 | Harris Corporation | Memory with cache register interface structure |
| US5016221A (en) * | 1989-12-01 | 1991-05-14 | National Semiconductor Corporation | First-in, first-out (FIFO) memory with variable commit point |
| US5036489A (en) * | 1990-04-27 | 1991-07-30 | Codex Corp. | Compact expandable folded first-in-first-out queue |
-
1989
- 1989-09-04 JP JP1228509A patent/JPH0391188A/ja active Pending
-
1990
- 1990-08-30 US US07/575,364 patent/US5157633A/en not_active Expired - Lifetime
- 1990-09-03 DE DE69032035T patent/DE69032035T2/de not_active Expired - Fee Related
- 1990-09-03 EP EP90116907A patent/EP0416513B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01232420A (ja) * | 1988-03-14 | 1989-09-18 | Fujitsu Ltd | データのスタック装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7979605B2 (en) | 2006-08-16 | 2011-07-12 | Samsung Electronics Co., Ltd. | Latency control circuit and method using queuing design method |
| US8230140B2 (en) | 2006-08-16 | 2012-07-24 | Samsung Electronics Co., Ltd. | Latency control circuit and method using queuing design method |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0416513A2 (en) | 1991-03-13 |
| EP0416513B1 (en) | 1998-02-11 |
| DE69032035D1 (de) | 1998-03-19 |
| DE69032035T2 (de) | 1998-08-27 |
| EP0416513A3 (en) | 1992-08-19 |
| US5157633A (en) | 1992-10-20 |
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