JPH08237103A - 半導体集積回路の入力バッファ回路 - Google Patents
半導体集積回路の入力バッファ回路Info
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- JPH08237103A JPH08237103A JP7040187A JP4018795A JPH08237103A JP H08237103 A JPH08237103 A JP H08237103A JP 7040187 A JP7040187 A JP 7040187A JP 4018795 A JP4018795 A JP 4018795A JP H08237103 A JPH08237103 A JP H08237103A
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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Abstract
(57)【要約】
【目的】一つのチップで、幅広い入力基準電圧の仕様に
対応できるＭＯＳ差動アンプ型入力回路を提供する。 【構成】トランジスタＭＰ３，ＭＰ４からなる差動対
と、定電流源用のＭＯＳトランジスタＭＰ１と、負荷回
路とを含むＭＯＳ差動増幅器型入力バッファ回路に対
し、定電流源用ＭＯＳトランジスタＭＰ１に更に第２の
定電流源用ＭＯＳトランジスタＭＰ２を並列接続する。
ＭＯＳトランジスタＭＰ２のゲート電圧を、入力基準電
圧Ｖref を入力とする電圧変換回路１０で制御する。基
準電圧Ｖref が高くなると、トランジスタＭＰ２のゲー
ト電圧が高くなり導通抵抗が低下し、差動対トランジス
タのソース電位が高い方（基準電圧の変化と同一の方
向）に変化するので、ゲート・ソース間電圧が基準電圧
に応じて変化し動作点と基準電圧との一致が保たれる。
対応できるＭＯＳ差動アンプ型入力回路を提供する。 【構成】トランジスタＭＰ３，ＭＰ４からなる差動対
と、定電流源用のＭＯＳトランジスタＭＰ１と、負荷回
路とを含むＭＯＳ差動増幅器型入力バッファ回路に対
し、定電流源用ＭＯＳトランジスタＭＰ１に更に第２の
定電流源用ＭＯＳトランジスタＭＰ２を並列接続する。
ＭＯＳトランジスタＭＰ２のゲート電圧を、入力基準電
圧Ｖref を入力とする電圧変換回路１０で制御する。基
準電圧Ｖref が高くなると、トランジスタＭＰ２のゲー
ト電圧が高くなり導通抵抗が低下し、差動対トランジス
タのソース電位が高い方（基準電圧の変化と同一の方
向）に変化するので、ゲート・ソース間電圧が基準電圧
に応じて変化し動作点と基準電圧との一致が保たれる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の入力
バッファ回路に関し、特に、例えば３．３Ｖ以下のよう
な低電圧用で、ＴＴＬレベルより小振幅のインタフェー
スに対応する半導体集積回路のＭＯＳ差動アンプ型の入
力バッファ回路に関する。
バッファ回路に関し、特に、例えば３．３Ｖ以下のよう
な低電圧用で、ＴＴＬレベルより小振幅のインタフェー
スに対応する半導体集積回路のＭＯＳ差動アンプ型の入
力バッファ回路に関する。
【０００２】
【従来の技術】この種の小振幅インタフェースの諸規格
は、ＬＳＩを従来のＴＴＬより小さい振幅で高速に動作
させることを目的として定められたものであり、これに
対応するＬＳＩには、小振幅の入力信号に対して高速に
応答してその信号をチップ内部に伝えることのできる、
ＭＯＳ差動アンプ型入力バッファ回路を用いることを前
提としている。図３に、従来のＭＯＳ差動アンプ型入力
バッファ回路の一例の回路図を示す。
は、ＬＳＩを従来のＴＴＬより小さい振幅で高速に動作
させることを目的として定められたものであり、これに
対応するＬＳＩには、小振幅の入力信号に対して高速に
応答してその信号をチップ内部に伝えることのできる、
ＭＯＳ差動アンプ型入力バッファ回路を用いることを前
提としている。図３に、従来のＭＯＳ差動アンプ型入力
バッファ回路の一例の回路図を示す。
【０００３】図３を参照して、この入力バッファ回路
は、ソース電極を共通接続した２つのｐＭＯＳトランジ
スタＭＰ３，ＭＰ４で差動対を構成している。負荷は、
２つのｎＭＯＳトランジスタＭＮ１，ＭＮ２をカレント
ミラー接続した、アクティブ負荷である。すなわち、負
荷トランジスタＭＮ２のドレイン電極とゲート電極とを
共通接続して差動対トランジスタＭＰ４のドレイン電極
に接続すると共に、トランジスタＭＮ３のゲート電極に
接続している。一方、負荷トランジスタＭＮ１は、ドレ
イン電極を差動対トランジスタＭＰ３のドレイン電極に
接続している。負荷トランジスタＭＮ１，ＭＮ２それぞ
れのソース電極はグランドラインに接続されている。差
動対トランジスタＭＰ３，ＭＰ４それぞれはソース電極
が、定電流源用のｐＭＯＳトランジスタＭＰ１を介し
て、高位電源線（電圧＝ＶCC）に接続している。上記の
回路構成で、差動対トランジスタの一方であるトランジ
スタＭＰ４のゲート電極にこの回路の外部から基準電圧
Ｖref を加えておき、もう一方の差動対トランジスタＭ
Ｐ３に、外部から入力信号Ｉｎをゲート入力として与え
る。そして、この差動対トランジスタＭＰ３のドレイン
電極から出力信号Ｏｕｔを取り出し、チップ内部の回路
（ここでは、一例として、ＣＭＯＳインバータ回路のみ
を示す）３０に伝達する。
は、ソース電極を共通接続した２つのｐＭＯＳトランジ
スタＭＰ３，ＭＰ４で差動対を構成している。負荷は、
２つのｎＭＯＳトランジスタＭＮ１，ＭＮ２をカレント
ミラー接続した、アクティブ負荷である。すなわち、負
荷トランジスタＭＮ２のドレイン電極とゲート電極とを
共通接続して差動対トランジスタＭＰ４のドレイン電極
に接続すると共に、トランジスタＭＮ３のゲート電極に
接続している。一方、負荷トランジスタＭＮ１は、ドレ
イン電極を差動対トランジスタＭＰ３のドレイン電極に
接続している。負荷トランジスタＭＮ１，ＭＮ２それぞ
れのソース電極はグランドラインに接続されている。差
動対トランジスタＭＰ３，ＭＰ４それぞれはソース電極
が、定電流源用のｐＭＯＳトランジスタＭＰ１を介し
て、高位電源線（電圧＝ＶCC）に接続している。上記の
回路構成で、差動対トランジスタの一方であるトランジ
スタＭＰ４のゲート電極にこの回路の外部から基準電圧
Ｖref を加えておき、もう一方の差動対トランジスタＭ
Ｐ３に、外部から入力信号Ｉｎをゲート入力として与え
る。そして、この差動対トランジスタＭＰ３のドレイン
電極から出力信号Ｏｕｔを取り出し、チップ内部の回路
（ここでは、一例として、ＣＭＯＳインバータ回路のみ
を示す）３０に伝達する。
【０００４】図３において、いま、入力信号Ｉn の電圧
の方が基準電圧Ｖref より高いときは、差動対トランジ
スタＭＰ４のゲート・ソース間電圧の方が差動対トラン
ジスタＭＰ３のゲート・ソース間電圧より大きいので、
トランジスタＭＰ３はトランジスタＭＰ４より「弱い」
（電流駆動能力が小さい）状態となる。一方、負荷トラ
ンジスタＭＮ１，ＭＮ２はカレントミラー回路を構成し
ているので、電流駆動能力はどちらも同じである。従っ
て、トランジスタＭＰ３とトランジスタＭＰ４の電流駆
動能力を比べて、トランジスタＭＰ３の方が「弱い」分
だけトランジスタＭＰ３のドレイン電極、すなわち出力
信号ＯｕｔのレベルはトランジスタＭＰ４のドレイン電
極電圧よりも低くなる。反対に、入力信号Ｉｎの電圧の
方が基準電圧Ｖref よりも低いときは、トランジスタＭ
Ｐ３がトランジスタＭＰ４よりも「強い」状態となるの
で、出力信号Ｏｕｔのレベルは高くなる。
の方が基準電圧Ｖref より高いときは、差動対トランジ
スタＭＰ４のゲート・ソース間電圧の方が差動対トラン
ジスタＭＰ３のゲート・ソース間電圧より大きいので、
トランジスタＭＰ３はトランジスタＭＰ４より「弱い」
（電流駆動能力が小さい）状態となる。一方、負荷トラ
ンジスタＭＮ１，ＭＮ２はカレントミラー回路を構成し
ているので、電流駆動能力はどちらも同じである。従っ
て、トランジスタＭＰ３とトランジスタＭＰ４の電流駆
動能力を比べて、トランジスタＭＰ３の方が「弱い」分
だけトランジスタＭＰ３のドレイン電極、すなわち出力
信号ＯｕｔのレベルはトランジスタＭＰ４のドレイン電
極電圧よりも低くなる。反対に、入力信号Ｉｎの電圧の
方が基準電圧Ｖref よりも低いときは、トランジスタＭ
Ｐ３がトランジスタＭＰ４よりも「強い」状態となるの
で、出力信号Ｏｕｔのレベルは高くなる。
【０００５】ここで、上記の回路動作において、出力信
号Ｏｕｔは、入力信号Ｉｎが基準電圧Ｖref より高いと
きに下り、信号Ｉｎが電圧Ｖref より低いときに上る。
この出力信号Ｏｕｔの電圧変化が与えられた入力電圧、
すなわち基準電圧Ｖref を中心とした入力信号Ｉｎの電
圧変化に対して、最も大きくなるような入力電圧がこの
差動アンプ回路の動作点である。換言すれば、動作点で
は、入力電圧の変化に対する出力電圧の変化（すなわ
ち、感度）が最も大きくなる。つまり、差動アンプ回路
の動作点と入力基準電圧Ｖref とが一致していることが
回路の特性上、非常に重要である。ところでその場合、
「入力基準電圧」は「規格」として予め外部から与えら
れる値であるので、恣意的に変更できない。従って、差
動アンプ回路側で、「動作点」が与えられた「入力基準
電圧の規格」に一致するように、回路構成、素子特性、
定数などを決定しなければならない。通常、個々のトラ
ンジスタの電流供給能力、言い換えればＭＯＳトランジ
スタのチャネル長Ｌやチャネル幅Ｗを変えて、すなわち
Ｗ／Ｌ比を変えて動作点を入力基準電圧の規格値に合せ
込む。
号Ｏｕｔは、入力信号Ｉｎが基準電圧Ｖref より高いと
きに下り、信号Ｉｎが電圧Ｖref より低いときに上る。
この出力信号Ｏｕｔの電圧変化が与えられた入力電圧、
すなわち基準電圧Ｖref を中心とした入力信号Ｉｎの電
圧変化に対して、最も大きくなるような入力電圧がこの
差動アンプ回路の動作点である。換言すれば、動作点で
は、入力電圧の変化に対する出力電圧の変化（すなわ
ち、感度）が最も大きくなる。つまり、差動アンプ回路
の動作点と入力基準電圧Ｖref とが一致していることが
回路の特性上、非常に重要である。ところでその場合、
「入力基準電圧」は「規格」として予め外部から与えら
れる値であるので、恣意的に変更できない。従って、差
動アンプ回路側で、「動作点」が与えられた「入力基準
電圧の規格」に一致するように、回路構成、素子特性、
定数などを決定しなければならない。通常、個々のトラ
ンジスタの電流供給能力、言い換えればＭＯＳトランジ
スタのチャネル長Ｌやチャネル幅Ｗを変えて、すなわち
Ｗ／Ｌ比を変えて動作点を入力基準電圧の規格値に合せ
込む。
【０００６】例えば、図３において、定電流源トランジ
スタＭＰ１のチャネル長はそのままにしておいてチャネ
ル幅を大きくするとこのトランジスタのオン抵抗が下
り、差動対トランジスタＭＰ３，ＭＰ４の共通ソース電
圧が上るので、「動作点」が高くなる。又、負荷トラン
ジスタＭＮ１，ＭＮ２のチャネル幅を両方とも大きくす
ると、逆に「動作点」は下る。尚、差動対トランンジス
タＭＰ３，ＭＰ４のチャネル寸法は、動作速度に影響を
与える。
スタＭＰ１のチャネル長はそのままにしておいてチャネ
ル幅を大きくするとこのトランジスタのオン抵抗が下
り、差動対トランジスタＭＰ３，ＭＰ４の共通ソース電
圧が上るので、「動作点」が高くなる。又、負荷トラン
ジスタＭＮ１，ＭＮ２のチャネル幅を両方とも大きくす
ると、逆に「動作点」は下る。尚、差動対トランンジス
タＭＰ３，ＭＰ４のチャネル寸法は、動作速度に影響を
与える。
【０００７】一例として図３に示した従来の差動アンプ
型入力バッファ回路では、入力基準電圧の規格を例えば
０．６Ｖとし、回路の動作点がこの電圧０．６Ｖになる
ように、各トランジスタＭＰ１，ＭＮ１，ＭＮ２，ＭＰ
３，ＭＰ４のチャネルのＷ／Ｌ比を決定すると、入力基
準電圧が例えば１．０Ｖになったときは、入力信号Ｉｎ
の変化に対して出力信号Ｏｕｔの電圧が余り変化しない
ようになり、内部回路３０のインバータを反転させるこ
とができなくなる。入力バッファ回路としては、回路の
動作点を定めた後は、入力基準電圧が大きく変化したと
きでも、もとのままの感度を維持できることが望ましい
ことは勿論であるが、上に述べたように、対応できる変
化の大きさには限度がある。上の例の場合には、入力バ
ッファ回路が感度や速度などを大きく損うことなく対応
できる入力基準電圧は、例えば、０．５〜０．７Ｖ程度
である。
型入力バッファ回路では、入力基準電圧の規格を例えば
０．６Ｖとし、回路の動作点がこの電圧０．６Ｖになる
ように、各トランジスタＭＰ１，ＭＮ１，ＭＮ２，ＭＰ
３，ＭＰ４のチャネルのＷ／Ｌ比を決定すると、入力基
準電圧が例えば１．０Ｖになったときは、入力信号Ｉｎ
の変化に対して出力信号Ｏｕｔの電圧が余り変化しない
ようになり、内部回路３０のインバータを反転させるこ
とができなくなる。入力バッファ回路としては、回路の
動作点を定めた後は、入力基準電圧が大きく変化したと
きでも、もとのままの感度を維持できることが望ましい
ことは勿論であるが、上に述べたように、対応できる変
化の大きさには限度がある。上の例の場合には、入力バ
ッファ回路が感度や速度などを大きく損うことなく対応
できる入力基準電圧は、例えば、０．５〜０．７Ｖ程度
である。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
集積回路に用いられる差動アンプ型入力バッファ回路で
は、ある特定の仕様に基づく外部入力基準電圧に対し
て、回路を構成するトランジスタのサイズ（チャネルの
Ｗ／Ｌ比）の最適化を行って、回路の動作点がその入力
基準電圧に一致するようにしなければならない。すなわ
ち、入力基準電圧が変更されたときには、トランジスタ
のサイズをその変更後の入力基準電圧に合うように変更
する必要がある。ところがトランジスタのサイズは製造
段階で作り込まれてしまうものであり、集積回路の完成
後には変更できない。その結果、いったん最適化された
入力バッファ回路がそのままで有効に対応できる入力基
準電圧の幅はごく狭い範囲に限られてしまい、入力基準
電圧の仕様を変えるためには、変更後の仕様に合せて再
度トランジスタのサイズの最適化を行い、別の入力バッ
ファを作る必要がある。その結果、仕様ごとにチップを
作り分けなければならないことになる。
集積回路に用いられる差動アンプ型入力バッファ回路で
は、ある特定の仕様に基づく外部入力基準電圧に対し
て、回路を構成するトランジスタのサイズ（チャネルの
Ｗ／Ｌ比）の最適化を行って、回路の動作点がその入力
基準電圧に一致するようにしなければならない。すなわ
ち、入力基準電圧が変更されたときには、トランジスタ
のサイズをその変更後の入力基準電圧に合うように変更
する必要がある。ところがトランジスタのサイズは製造
段階で作り込まれてしまうものであり、集積回路の完成
後には変更できない。その結果、いったん最適化された
入力バッファ回路がそのままで有効に対応できる入力基
準電圧の幅はごく狭い範囲に限られてしまい、入力基準
電圧の仕様を変えるためには、変更後の仕様に合せて再
度トランジスタのサイズの最適化を行い、別の入力バッ
ファを作る必要がある。その結果、仕様ごとにチップを
作り分けなければならないことになる。
【０００９】従って本発明の目的は、一つの入力バッフ
ァ回路で、特性を損なうことなく、入力基準電圧仕様の
広い範囲に対応できる入力バッファ回路を提供すること
にある。
ァ回路で、特性を損なうことなく、入力基準電圧仕様の
広い範囲に対応できる入力バッファ回路を提供すること
にある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
の入力バッファ回路は、外部から与えられる基準電圧と
外部から与えられる入力信号とをそれぞれのゲート入力
とする２つのＭＯＳトランジスタのソース電極を共通接
続した差動対と、前記差動対に定電流を供給する第１の
定電流源用ＭＯＳトランジスタからなる定電流源と、前
記差動対の負荷回路とを含む半導体集積回路の入力バッ
ファ回路において、前記第１の定電流源用ＭＯＳトラン
ジスタに並列接続された第２の定電流源用ＭＯＳトラン
ジスタと、前記基準電圧の変化に応じて前記第２の定電
流源用ＭＯＳトランジスタのゲート電位を変化させその
ＭＯＳトランジスタの導通抵抗を変化させることによ
り、前記差動対トランジスタのソース電位を、前記基準
電圧の変化と同一の方向に変化させる基準電圧変換手段
とを設けたことを特徴とする。
の入力バッファ回路は、外部から与えられる基準電圧と
外部から与えられる入力信号とをそれぞれのゲート入力
とする２つのＭＯＳトランジスタのソース電極を共通接
続した差動対と、前記差動対に定電流を供給する第１の
定電流源用ＭＯＳトランジスタからなる定電流源と、前
記差動対の負荷回路とを含む半導体集積回路の入力バッ
ファ回路において、前記第１の定電流源用ＭＯＳトラン
ジスタに並列接続された第２の定電流源用ＭＯＳトラン
ジスタと、前記基準電圧の変化に応じて前記第２の定電
流源用ＭＯＳトランジスタのゲート電位を変化させその
ＭＯＳトランジスタの導通抵抗を変化させることによ
り、前記差動対トランジスタのソース電位を、前記基準
電圧の変化と同一の方向に変化させる基準電圧変換手段
とを設けたことを特徴とする。
【００１１】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１（ａ）は、本発明の第１の実
施例の回路図である。図１（ａ）と図３とを比較して、
本実施例は定電流源の構造が、従来の差動アンプ型入力
バッファ回路の構成と異っている。本実施例における定
電流源は、２つのｐＭＯＳトランジスタＭＰ１，ＭＰ２
の並列接続回路と、電圧変換回路１０とからなる。トラ
ンジスタＭＰ１のゲート電極には、従来の回路における
と同様に、グランド電位が与えられている。一方、新た
に追加したトランジスタＭＰ２のゲート電極には、電圧
変換回路１０の出力電圧Ｖo10 が与えられている。
を参照して説明する。図１（ａ）は、本発明の第１の実
施例の回路図である。図１（ａ）と図３とを比較して、
本実施例は定電流源の構造が、従来の差動アンプ型入力
バッファ回路の構成と異っている。本実施例における定
電流源は、２つのｐＭＯＳトランジスタＭＰ１，ＭＰ２
の並列接続回路と、電圧変換回路１０とからなる。トラ
ンジスタＭＰ１のゲート電極には、従来の回路における
と同様に、グランド電位が与えられている。一方、新た
に追加したトランジスタＭＰ２のゲート電極には、電圧
変換回路１０の出力電圧Ｖo10 が与えられている。
【００１２】電圧変換回路１０は、図１（ｂ）に示すよ
うに、高位電源線とグランドラインとの間にｐＭＯＳト
ランジスタＭＰ１１とｎＭＯＳトランジスタＭＮ１１と
を直列に接続した構成となっている。トランジスタＭＰ
１１は、ソース電極が高位電源線に接続されている。ゲ
ート電極は、ドレイン電極に接続されている。一方、ト
ランジスタＭＮ１１は、ドレイン電極がトランジスタＭ
Ｐ１１のドレイン電極に接続され、ソース電極がグラン
ドラインに接続されている。この回路で入力点は、トラ
ンジスタＭＮ１１のゲート電極であり、ここに入力電圧
Ｖi10 （＝基準電圧Ｖref ）が与えられる。一方、出力
点は、２つのトランジスタＭＰ１１，ＭＮ１１との接続
接点（互いのドレイン電極）であり、ここからの出力電
圧Ｖo10 が前述の定電流源トランジスタＭＰ２のゲート
電極に与えられる。
うに、高位電源線とグランドラインとの間にｐＭＯＳト
ランジスタＭＰ１１とｎＭＯＳトランジスタＭＮ１１と
を直列に接続した構成となっている。トランジスタＭＰ
１１は、ソース電極が高位電源線に接続されている。ゲ
ート電極は、ドレイン電極に接続されている。一方、ト
ランジスタＭＮ１１は、ドレイン電極がトランジスタＭ
Ｐ１１のドレイン電極に接続され、ソース電極がグラン
ドラインに接続されている。この回路で入力点は、トラ
ンジスタＭＮ１１のゲート電極であり、ここに入力電圧
Ｖi10 （＝基準電圧Ｖref ）が与えられる。一方、出力
点は、２つのトランジスタＭＰ１１，ＭＮ１１との接続
接点（互いのドレイン電極）であり、ここからの出力電
圧Ｖo10 が前述の定電流源トランジスタＭＰ２のゲート
電極に与えられる。
【００１３】電圧変換回路１０の入出力特性を、図１
（ｃ）に示す。いまこの回路で、入力電圧Ｖi10 がトラ
ンジスタＭＮ１１のしきい値電圧Ｖ1 より低いときはト
ランジスタＭＮ１１が遮断状態にあるので、出力電圧Ｖ
o10 は入力電圧Ｖi10 の値に拘りなく一定である。入力
電圧Ｖi10 が電圧Ｖ1 を超えるとトランジスタＭＮ１１
が導通状態になり、そのオン抵抗が入力電圧Ｖi10 の上
昇に応じて低下する０で、出力電圧o10 が低下して行
く。本実施例では、このような入出力特性を持つ電圧変
換回路１０に、入力電圧Ｖi10 として基準電圧Ｖref を
与え、出力電圧Ｖo10 で、定電流源トランジスタＭＰ２
の電流供給能力を変化させるようにしている。すなわ
ち、本実施例において、入力基準電圧Ｖref が変化し電
圧Ｖ1 以上になると、電圧変換回路１０の出力電圧Ｖ
o10 ＝定電流源トランジスタＭＰ２のゲート電圧が下
る。そして、その電圧がＶCC−｜ＶTP｜（ＶTPは、ｐＭ
ＯＳトランジスタＭＰ２のしきい値電圧）以下になると
トランジスタＭＰ２が導通状態になるので、それまで定
電流源として電流を供給していたトランジスタＭＰ１に
並列にトランジスタＭＰ２が加わることになり、定電流
源の電流供給能力が入力基準電圧Ｖref の増大に応じて
増大し、高位電源線と差動対との間の抵抗が減少する。
その結果、差動対トランジスタＭＰ３，ＭＰ４のソース
電圧が、高位電源電圧ＶCCの方向に上昇して行く。つま
り、入力基準電圧Ｖref が上昇するのに追随して、差動
対トランジスタＭＰ３，ＭＰ４のソース電圧が同じ方向
に上昇して行くので、両トランジスタのゲート・ソース
間電圧は入力基準電圧Ｖref の上昇にも拘らずその変化
に追随して行く。これにより、差動アンプ回路の動作点
と入力基準電圧Ｖref との一致が常に保たれ、一つのチ
ップで広い範囲の入力基準電圧Ｖref に対応できる。
（ｃ）に示す。いまこの回路で、入力電圧Ｖi10 がトラ
ンジスタＭＮ１１のしきい値電圧Ｖ1 より低いときはト
ランジスタＭＮ１１が遮断状態にあるので、出力電圧Ｖ
o10 は入力電圧Ｖi10 の値に拘りなく一定である。入力
電圧Ｖi10 が電圧Ｖ1 を超えるとトランジスタＭＮ１１
が導通状態になり、そのオン抵抗が入力電圧Ｖi10 の上
昇に応じて低下する０で、出力電圧o10 が低下して行
く。本実施例では、このような入出力特性を持つ電圧変
換回路１０に、入力電圧Ｖi10 として基準電圧Ｖref を
与え、出力電圧Ｖo10 で、定電流源トランジスタＭＰ２
の電流供給能力を変化させるようにしている。すなわ
ち、本実施例において、入力基準電圧Ｖref が変化し電
圧Ｖ1 以上になると、電圧変換回路１０の出力電圧Ｖ
o10 ＝定電流源トランジスタＭＰ２のゲート電圧が下
る。そして、その電圧がＶCC−｜ＶTP｜（ＶTPは、ｐＭ
ＯＳトランジスタＭＰ２のしきい値電圧）以下になると
トランジスタＭＰ２が導通状態になるので、それまで定
電流源として電流を供給していたトランジスタＭＰ１に
並列にトランジスタＭＰ２が加わることになり、定電流
源の電流供給能力が入力基準電圧Ｖref の増大に応じて
増大し、高位電源線と差動対との間の抵抗が減少する。
その結果、差動対トランジスタＭＰ３，ＭＰ４のソース
電圧が、高位電源電圧ＶCCの方向に上昇して行く。つま
り、入力基準電圧Ｖref が上昇するのに追随して、差動
対トランジスタＭＰ３，ＭＰ４のソース電圧が同じ方向
に上昇して行くので、両トランジスタのゲート・ソース
間電圧は入力基準電圧Ｖref の上昇にも拘らずその変化
に追随して行く。これにより、差動アンプ回路の動作点
と入力基準電圧Ｖref との一致が常に保たれ、一つのチ
ップで広い範囲の入力基準電圧Ｖref に対応できる。
【００１４】例えば、従来０．８〜１．０Ｖ程度しかな
かった動作範囲を、本実施例では、０．５〜１．５Ｖに
広げることができる。その結果、入力基準電圧がＶref
＝０．６ＶのＧＴＬ（Ｇｕｎｎｉｎｇ Ｔｒａｎｃｅｉ
ｖｅｒ Ｌｏｇｉｃ）と、入力基準電圧がＶref ＝Ｍａ
ｘ０．９ＶのＨＳＴＬ（Ｈｉｇｈ Ｓｐｅｅｄ Ｔｒａ
ｎｃｅｉｖｅｒ Ｌｏｇｉｃ）といった、異る規格の入
力基準電圧に対して同一のチップで対応することが可能
となる。
かった動作範囲を、本実施例では、０．５〜１．５Ｖに
広げることができる。その結果、入力基準電圧がＶref
＝０．６ＶのＧＴＬ（Ｇｕｎｎｉｎｇ Ｔｒａｎｃｅｉ
ｖｅｒ Ｌｏｇｉｃ）と、入力基準電圧がＶref ＝Ｍａ
ｘ０．９ＶのＨＳＴＬ（Ｈｉｇｈ Ｓｐｅｅｄ Ｔｒａ
ｎｃｅｉｖｅｒ Ｌｏｇｉｃ）といった、異る規格の入
力基準電圧に対して同一のチップで対応することが可能
となる。
【００１５】次に、図２（ａ）は、図１（ａ）に示す第
１の実施例に対し、対応するＭＯＳトランジスタの導通
型を入れ換えた構成の、第２の実施例の回路図である。
尚、定電流源は、ゲート電極に高位電源電圧ＶCCが与え
られるｎＭＯＳトランジスタＭＮ２１と、ゲート電極に
電圧変換回路２０の出力電圧Ｖo20 が与えられるｎＭＯ
ＳトランジスタＭＮ２２との並列接続回路からなってい
る。電圧変換回路２０は、図２（ｂ）に示すように、高
位電源線とグランドラインとの間に直列に接続された２
つのＭＯＳトランジスタＭＰ１２，ＭＮ１２で構成さ
れ、ｐＭＯＳトランジスタＭＰ１２のゲート電極に入力
基準電圧Ｖref が入力され、２つのトランジスタの接続
接点から出力電圧Ｖo20 が取り出される。この電圧変換
回路２０においては、図２（ｃ）に示す入出力特性のよ
うに、入力基準電圧Ｖref がＶ2 （＝ＶCC−｜ＶTP｜。
ＶTPは、ｐＭＯＳトランジスタＭＰ１２のしきい値電
圧）より高いときは、トランジスタＭＰ１２が遮断状態
にあるので、出力電圧Ｖo20 は一定値を保つ。入力基準
電圧Ｖref がＶ2 より下るとトランジスタＭＰ１２が導
通し始めるので、出力電圧Ｖo20 はその電圧Ｖref の低
下に応じて上昇して行く。
１の実施例に対し、対応するＭＯＳトランジスタの導通
型を入れ換えた構成の、第２の実施例の回路図である。
尚、定電流源は、ゲート電極に高位電源電圧ＶCCが与え
られるｎＭＯＳトランジスタＭＮ２１と、ゲート電極に
電圧変換回路２０の出力電圧Ｖo20 が与えられるｎＭＯ
ＳトランジスタＭＮ２２との並列接続回路からなってい
る。電圧変換回路２０は、図２（ｂ）に示すように、高
位電源線とグランドラインとの間に直列に接続された２
つのＭＯＳトランジスタＭＰ１２，ＭＮ１２で構成さ
れ、ｐＭＯＳトランジスタＭＰ１２のゲート電極に入力
基準電圧Ｖref が入力され、２つのトランジスタの接続
接点から出力電圧Ｖo20 が取り出される。この電圧変換
回路２０においては、図２（ｃ）に示す入出力特性のよ
うに、入力基準電圧Ｖref がＶ2 （＝ＶCC−｜ＶTP｜。
ＶTPは、ｐＭＯＳトランジスタＭＰ１２のしきい値電
圧）より高いときは、トランジスタＭＰ１２が遮断状態
にあるので、出力電圧Ｖo20 は一定値を保つ。入力基準
電圧Ｖref がＶ2 より下るとトランジスタＭＰ１２が導
通し始めるので、出力電圧Ｖo20 はその電圧Ｖref の低
下に応じて上昇して行く。
【００１６】本実施例では、入力基準電圧Ｖref が低下
すると、定電流源トランジスタＭＮ２２が導通状態とな
り定電流源の電流供給能力が増大するので、差動対トラ
ンジスタＭＮ２３，２４のソース電圧が低下する。つま
り、入力基準電圧Ｖref の低下に追随して差動対トラン
ジスタＭＮ２３，２４のソース電圧が同じ方向に低下す
るので、ゲート・ソース間電圧と入力基準電圧Ｖref と
は、常に一致する。
すると、定電流源トランジスタＭＮ２２が導通状態とな
り定電流源の電流供給能力が増大するので、差動対トラ
ンジスタＭＮ２３，２４のソース電圧が低下する。つま
り、入力基準電圧Ｖref の低下に追随して差動対トラン
ジスタＭＮ２３，２４のソース電圧が同じ方向に低下す
るので、ゲート・ソース間電圧と入力基準電圧Ｖref と
は、常に一致する。
【００１７】本実施例では、第１の実施例よりも入力基
準電圧が高いレベルで広い動作範囲を得ることができ
る。例えば、第１の実施例においては動作範囲は０．５
〜１．５Ｖであったが、本実施例ではこれを１．５〜
２．５Ｖとすることができる。その結果、例えば、入力
基準電圧がＶref ＝１．５ＶのＣＴＴ（Ｃｅｎｔｅｒ
Ｔａｐｐｅｄ Ｔｅｒｍｉｎａｔｉｏｎ）と、入力基準
電圧がＶref ＝１．９５ＶのＰＥＣＬ（Ｐｏｓｉｔｉｖ
ｅ ＥＣＬ）といった、比較的高い入力基準電圧を持つ
規格に、一つのチップで対応することができる。
準電圧が高いレベルで広い動作範囲を得ることができ
る。例えば、第１の実施例においては動作範囲は０．５
〜１．５Ｖであったが、本実施例ではこれを１．５〜
２．５Ｖとすることができる。その結果、例えば、入力
基準電圧がＶref ＝１．５ＶのＣＴＴ（Ｃｅｎｔｅｒ
Ｔａｐｐｅｄ Ｔｅｒｍｉｎａｔｉｏｎ）と、入力基準
電圧がＶref ＝１．９５ＶのＰＥＣＬ（Ｐｏｓｉｔｉｖ
ｅ ＥＣＬ）といった、比較的高い入力基準電圧を持つ
規格に、一つのチップで対応することができる。
【００１８】
【発明の効果】以上説明したように、本発明は、差動対
と、定電流源としてのＭＯＳトランジスタと、負荷回路
とを含むＭＯＳ差動増幅器型入力バッファ回路に対し、
定電流源用ＭＯＳトランジスタに新たに第２の定電流源
用ＭＯＳトランジスタを並列接続し、その第２の定電流
源用ＭＯＳトランジスタのゲート電圧を基準電圧の変化
に応じて変化させ、そのＭＯＳトランジスタの導通抵抗
を変化させることにより、差動対トランジスタのソース
電位を基準電圧の変化と同一の方向に変化させるように
構成している。
と、定電流源としてのＭＯＳトランジスタと、負荷回路
とを含むＭＯＳ差動増幅器型入力バッファ回路に対し、
定電流源用ＭＯＳトランジスタに新たに第２の定電流源
用ＭＯＳトランジスタを並列接続し、その第２の定電流
源用ＭＯＳトランジスタのゲート電圧を基準電圧の変化
に応じて変化させ、そのＭＯＳトランジスタの導通抵抗
を変化させることにより、差動対トランジスタのソース
電位を基準電圧の変化と同一の方向に変化させるように
構成している。
【００１９】これにより本発明によれば、入力基準電圧
が変化したときでも差動対トランジスタのゲート・ソー
ス間電圧が常に入力基準電圧に一致しているので、一つ
のチップで広い範囲の変化に対応できる。従って、入力
レベルの異る各種の入力基準電圧の規格のそれぞれに対
して、チップを作り分ける必要がない。
が変化したときでも差動対トランジスタのゲート・ソー
ス間電圧が常に入力基準電圧に一致しているので、一つ
のチップで広い範囲の変化に対応できる。従って、入力
レベルの異る各種の入力基準電圧の規格のそれぞれに対
して、チップを作り分ける必要がない。
【図１】本発明の第１の実施例の回路図、この実施例に
用いる電圧変換回路の回路図及びその入出力特性を表す
図である。
用いる電圧変換回路の回路図及びその入出力特性を表す
図である。
【図２】本発明の第２の実施例の回路図、この実施例に
用いる電圧変換回路の回路図及びその入出力特性を表す
図である。
用いる電圧変換回路の回路図及びその入出力特性を表す
図である。
【図３】従来のＭＯＳ差動アンプ型入力バッファ回路の
一例の回路図である。
一例の回路図である。
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ１１ ｐＭＯ
Ｓトランジスタ ＭＮ１，ＭＮ２，ＭＮ１１ ｎＭＯＳトランジスタ
Ｓトランジスタ ＭＮ１，ＭＮ２，ＭＮ１１ ｎＭＯＳトランジスタ
Claims (4)
- 【請求項１】 外部から与えられる基準電圧と外部から
与えられる入力信号とをそれぞれのゲート入力とする２
つのＭＯＳトランジスタのソース電極を共通接続した差
動対と、前記差動対に定電流を供給する第１の定電流源
用ＭＯＳトランジスタからなる定電流源と、前記差動対
の負荷回路とを含む半導体集積回路の入力バッファ回路
において、 前記第１の定電流源用ＭＯＳトランジスタに並列接続さ
れた第２の定電流源用ＭＯＳトランジスタと、 前記基準電圧の変化に応じて前記第２の定電流源用ＭＯ
Ｓトランジスタのゲート電位を変化させそのＭＯＳトラ
ンジスタの導通抵抗を変化させることにより、前記差動
対トランジスタのソース電位を、前記基準電圧の変化と
同一の方向に変化させる基準電圧変換手段とを設けたこ
とを特徴とする、半導体集積回路の入力バッファ回路。 - 【請求項２】 ソース電極が共通接続された第１導電型
の２つのＭＯＳトランジスタから成り、外部から与えら
れる基準電圧を一方のトランジスタのゲート入力とし、
入力信号を他方のトランジスタのゲート入力とする差動
対と、 その差動対と第１電源端子との間に設けられた負荷回路
と、 前記差動対のトランジスタの共通ソース電極と第２の電
源端子との間に電流経路を成すように設けられ、ゲート
電極に一定電圧を与えられて前記差動対に一定電流を供
給する第１導電型の第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタに並列接続された第１導
電型の第２のＭＯＳトランジスタと、 前記基準電圧を入力とし、その基準電圧が変化したと
き、その電圧変化に応じて前記第２のＭＯＳトランジス
タのゲート電位を変化させ前記第２のＭＯＳトランジス
タの導通抵抗を変化させることにより、前記差動対のト
ランジスタのソース電圧を、前記基準電圧の変化の方向
と同一の方向に変化させる基準電圧変換手段とを含んで
成ることを特徴とする半導体集積回路の入力バッファ回
路。 - 【請求項３】 請求項２記載の半導体集積回路の入力バ
ッファ回路において、前記基準電圧変換手段を、 ソース電極が前記第２の電源端子に接続され、ゲート電
極とドレイン電極とが共通に出力点に接続された第１導
電型のＭＯＳトランジスタと、 ソース電極が前記第１の電源端子に接続され、ドレイン
電極が前記出力点に接続され、ゲート電極が前記基準電
圧の入力端子に接続された第２導電型のＭＯＳトランジ
スタとを含んで構成したことを特徴とする半導体集積回
路の入力バッファ回路。 - 【請求項４】 請求項２又は請求項３記載の半導体集積
回路の入力バッファ回路において、前記負荷回路を、 ソース電極が前記第１の電源端子に接続され、ドレイン
電極が前記差動対の前記入力信号をゲート入力とするト
ランジスタのドレイン電極に接続された第２導電型の第
３のＭＯＳトランジスタと、 ソース電極が前記第１の電源端子に接続され、ゲート電
極とドレイン電極とが共通にされて、前記差動対の前記
基準電圧をゲート入力とするトランジスタのドレイン電
極及び前記第３のＭＯＳトランジスタのゲート電極に接
続された第２導電型の第４のＭＯＳトランジスタとを含
ん構成したことを特徴とする半導体集積回路の入力バッ
ファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7040187A JP2666759B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路の入力バッファ回路 |
| US08/607,574 US5736871A (en) | 1995-02-28 | 1996-02-27 | Differential pair input buffer circuit with a variable current source |
| KR1019960005061A KR100210628B1 (ko) | 1995-02-28 | 1996-02-28 | 반도체 집적회로용 입력 버퍼 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7040187A JP2666759B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路の入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08237103A true JPH08237103A (ja) | 1996-09-13 |
| JP2666759B2 JP2666759B2 (ja) | 1997-10-22 |
Family
ID=12573785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7040187A Expired - Lifetime JP2666759B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路の入力バッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5736871A (ja) |
| JP (1) | JP2666759B2 (ja) |
| KR (1) | KR100210628B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6236243B1 (en) | 1998-04-28 | 2001-05-22 | Nec Corporation | Negative voltage level detection circuit |
| US6348815B1 (en) | 1999-05-19 | 2002-02-19 | Samsung Electronics Co., Ltd. | Input buffer circuit |
| KR100426990B1 (ko) * | 2001-06-27 | 2004-04-13 | 삼성전자주식회사 | 외부의 코드에 따라 프로그래머블하게 기준 전압을 발생시키는 기준 전압 발생 회로 |
| WO2014148372A1 (ja) * | 2013-03-21 | 2014-09-25 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE509882C2 (sv) * | 1995-11-10 | 1999-03-15 | Ericsson Telefon Ab L M | Mottagarkrets innefattande parallella ingångskretsar |
| US5990708A (en) * | 1997-02-03 | 1999-11-23 | Texas Instruments Incorporated | Differential input buffer using local reference voltage and method of construction |
| US5907249A (en) * | 1997-02-19 | 1999-05-25 | S3 Incorporated | Voltage tolerant input/output buffer |
| KR100297707B1 (ko) * | 1997-10-13 | 2001-08-07 | 윤종용 | 반도체메모리장치의입력버퍼 |
| US6144218A (en) * | 1998-01-23 | 2000-11-07 | Intel Corporation | High speed analog compensated input buffer |
| US7239198B1 (en) * | 1998-12-14 | 2007-07-03 | Ati International Srl | Single gate oxide differential receiver and method |
| US6414539B1 (en) * | 2001-03-29 | 2002-07-02 | Intel Corporation | AC timings at the input buffer of source synchronous and common clock designs by making the supply for differential amplifier track the reference voltage |
| JP3874247B2 (ja) * | 2001-12-25 | 2007-01-31 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP3667700B2 (ja) * | 2002-03-06 | 2005-07-06 | エルピーダメモリ株式会社 | 入力バッファ回路及び半導体記憶装置 |
| US20040263213A1 (en) * | 2003-06-26 | 2004-12-30 | Oliver Kiehl | Current source |
| US7230486B2 (en) * | 2004-12-23 | 2007-06-12 | Micron Technology, Inc. | Low voltage CMOS differential amplifier |
| DE102005007579A1 (de) * | 2005-02-18 | 2006-08-24 | Infineon Technologies Ag | Empfängerschaltung |
| KR100673900B1 (ko) * | 2005-03-21 | 2007-01-25 | 주식회사 하이닉스반도체 | 반도체 소자의 데이터 입력 버퍼 |
| US7352229B1 (en) * | 2006-07-10 | 2008-04-01 | Altera Corporation | Reference clock receiver compliant with LVPECL, LVDS and PCI-Express supporting both AC coupling and DC coupling |
| US7961007B2 (en) * | 2009-04-30 | 2011-06-14 | Apple Inc. | Receiver to match delay for single ended and differential signals |
| US8432185B2 (en) | 2011-05-25 | 2013-04-30 | Apple Inc. | Receiver circuits for differential and single-ended signals |
| US8410814B2 (en) | 2011-06-16 | 2013-04-02 | Apple Inc. | Receiver circuits for differential and single-ended signals |
| FI20150334A (fi) | 2015-01-14 | 2016-07-15 | Artto Mikael Aurola | Paranneltu puolijohdekokoonpano |
| CN105955390A (zh) * | 2016-07-01 | 2016-09-21 | 唯捷创芯(天津)电子技术股份有限公司 | 低压差线性稳压器模块、芯片及通信终端 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5175451A (en) * | 1990-10-08 | 1992-12-29 | Sharp Kabushiki Kaisha | Biasing circuit for sense amplifier |
| GB2262675A (en) * | 1991-12-20 | 1993-06-23 | Codex Corp | Comparator start-up arrangement |
| US5343086A (en) * | 1992-11-06 | 1994-08-30 | Intel Corporation | Automatic voltage detector control circuitry |
| US5317214A (en) * | 1993-03-09 | 1994-05-31 | Raytheon Company | Interface circuit having differential signal common mode shifting means |
| US5451898A (en) * | 1993-11-12 | 1995-09-19 | Rambus, Inc. | Bias circuit and differential amplifier having stabilized output swing |
-
1995
- 1995-02-28 JP JP7040187A patent/JP2666759B2/ja not_active Expired - Lifetime
-
1996
- 1996-02-27 US US08/607,574 patent/US5736871A/en not_active Expired - Fee Related
- 1996-02-28 KR KR1019960005061A patent/KR100210628B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6236243B1 (en) | 1998-04-28 | 2001-05-22 | Nec Corporation | Negative voltage level detection circuit |
| US6348815B1 (en) | 1999-05-19 | 2002-02-19 | Samsung Electronics Co., Ltd. | Input buffer circuit |
| KR100426990B1 (ko) * | 2001-06-27 | 2004-04-13 | 삼성전자주식회사 | 외부의 코드에 따라 프로그래머블하게 기준 전압을 발생시키는 기준 전압 발생 회로 |
| WO2014148372A1 (ja) * | 2013-03-21 | 2014-09-25 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2666759B2 (ja) | 1997-10-22 |
| KR960032900A (ko) | 1996-09-17 |
| KR100210628B1 (ko) | 1999-07-15 |
| US5736871A (en) | 1998-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970527 |