JPH08237103A - 半導体集積回路の入力バッファ回路 - Google Patents
半導体集積回路の入力バッファ回路Info
- Publication number
- JPH08237103A JPH08237103A JP7040187A JP4018795A JPH08237103A JP H08237103 A JPH08237103 A JP H08237103A JP 7040187 A JP7040187 A JP 7040187A JP 4018795 A JP4018795 A JP 4018795A JP H08237103 A JPH08237103 A JP H08237103A
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- transistor
- input
- voltage
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
- H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】一つのチップで、幅広い入力基準電圧の仕様に
対応できるMOS差動アンプ型入力回路を提供する。 【構成】トランジスタMP3,MP4からなる差動対
と、定電流源用のMOSトランジスタMP1と、負荷回
路とを含むMOS差動増幅器型入力バッファ回路に対
し、定電流源用MOSトランジスタMP1に更に第2の
定電流源用MOSトランジスタMP2を並列接続する。
MOSトランジスタMP2のゲート電圧を、入力基準電
圧Vref を入力とする電圧変換回路10で制御する。基
準電圧Vref が高くなると、トランジスタMP2のゲー
ト電圧が高くなり導通抵抗が低下し、差動対トランジス
タのソース電位が高い方(基準電圧の変化と同一の方
向)に変化するので、ゲート・ソース間電圧が基準電圧
に応じて変化し動作点と基準電圧との一致が保たれる。
対応できるMOS差動アンプ型入力回路を提供する。 【構成】トランジスタMP3,MP4からなる差動対
と、定電流源用のMOSトランジスタMP1と、負荷回
路とを含むMOS差動増幅器型入力バッファ回路に対
し、定電流源用MOSトランジスタMP1に更に第2の
定電流源用MOSトランジスタMP2を並列接続する。
MOSトランジスタMP2のゲート電圧を、入力基準電
圧Vref を入力とする電圧変換回路10で制御する。基
準電圧Vref が高くなると、トランジスタMP2のゲー
ト電圧が高くなり導通抵抗が低下し、差動対トランジス
タのソース電位が高い方(基準電圧の変化と同一の方
向)に変化するので、ゲート・ソース間電圧が基準電圧
に応じて変化し動作点と基準電圧との一致が保たれる。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路の入力
バッファ回路に関し、特に、例えば3.3V以下のよう
な低電圧用で、TTLレベルより小振幅のインタフェー
スに対応する半導体集積回路のMOS差動アンプ型の入
力バッファ回路に関する。
バッファ回路に関し、特に、例えば3.3V以下のよう
な低電圧用で、TTLレベルより小振幅のインタフェー
スに対応する半導体集積回路のMOS差動アンプ型の入
力バッファ回路に関する。
【0002】
【従来の技術】この種の小振幅インタフェースの諸規格
は、LSIを従来のTTLより小さい振幅で高速に動作
させることを目的として定められたものであり、これに
対応するLSIには、小振幅の入力信号に対して高速に
応答してその信号をチップ内部に伝えることのできる、
MOS差動アンプ型入力バッファ回路を用いることを前
提としている。図3に、従来のMOS差動アンプ型入力
バッファ回路の一例の回路図を示す。
は、LSIを従来のTTLより小さい振幅で高速に動作
させることを目的として定められたものであり、これに
対応するLSIには、小振幅の入力信号に対して高速に
応答してその信号をチップ内部に伝えることのできる、
MOS差動アンプ型入力バッファ回路を用いることを前
提としている。図3に、従来のMOS差動アンプ型入力
バッファ回路の一例の回路図を示す。
【0003】図3を参照して、この入力バッファ回路
は、ソース電極を共通接続した2つのpMOSトランジ
スタMP3,MP4で差動対を構成している。負荷は、
2つのnMOSトランジスタMN1,MN2をカレント
ミラー接続した、アクティブ負荷である。すなわち、負
荷トランジスタMN2のドレイン電極とゲート電極とを
共通接続して差動対トランジスタMP4のドレイン電極
に接続すると共に、トランジスタMN3のゲート電極に
接続している。一方、負荷トランジスタMN1は、ドレ
イン電極を差動対トランジスタMP3のドレイン電極に
接続している。負荷トランジスタMN1,MN2それぞ
れのソース電極はグランドラインに接続されている。差
動対トランジスタMP3,MP4それぞれはソース電極
が、定電流源用のpMOSトランジスタMP1を介し
て、高位電源線(電圧=VCC)に接続している。上記の
回路構成で、差動対トランジスタの一方であるトランジ
スタMP4のゲート電極にこの回路の外部から基準電圧
Vref を加えておき、もう一方の差動対トランジスタM
P3に、外部から入力信号Inをゲート入力として与え
る。そして、この差動対トランジスタMP3のドレイン
電極から出力信号Outを取り出し、チップ内部の回路
(ここでは、一例として、CMOSインバータ回路のみ
を示す)30に伝達する。
は、ソース電極を共通接続した2つのpMOSトランジ
スタMP3,MP4で差動対を構成している。負荷は、
2つのnMOSトランジスタMN1,MN2をカレント
ミラー接続した、アクティブ負荷である。すなわち、負
荷トランジスタMN2のドレイン電極とゲート電極とを
共通接続して差動対トランジスタMP4のドレイン電極
に接続すると共に、トランジスタMN3のゲート電極に
接続している。一方、負荷トランジスタMN1は、ドレ
イン電極を差動対トランジスタMP3のドレイン電極に
接続している。負荷トランジスタMN1,MN2それぞ
れのソース電極はグランドラインに接続されている。差
動対トランジスタMP3,MP4それぞれはソース電極
が、定電流源用のpMOSトランジスタMP1を介し
て、高位電源線(電圧=VCC)に接続している。上記の
回路構成で、差動対トランジスタの一方であるトランジ
スタMP4のゲート電極にこの回路の外部から基準電圧
Vref を加えておき、もう一方の差動対トランジスタM
P3に、外部から入力信号Inをゲート入力として与え
る。そして、この差動対トランジスタMP3のドレイン
電極から出力信号Outを取り出し、チップ内部の回路
(ここでは、一例として、CMOSインバータ回路のみ
を示す)30に伝達する。
【0004】図3において、いま、入力信号In の電圧
の方が基準電圧Vref より高いときは、差動対トランジ
スタMP4のゲート・ソース間電圧の方が差動対トラン
ジスタMP3のゲート・ソース間電圧より大きいので、
トランジスタMP3はトランジスタMP4より「弱い」
(電流駆動能力が小さい)状態となる。一方、負荷トラ
ンジスタMN1,MN2はカレントミラー回路を構成し
ているので、電流駆動能力はどちらも同じである。従っ
て、トランジスタMP3とトランジスタMP4の電流駆
動能力を比べて、トランジスタMP3の方が「弱い」分
だけトランジスタMP3のドレイン電極、すなわち出力
信号OutのレベルはトランジスタMP4のドレイン電
極電圧よりも低くなる。反対に、入力信号Inの電圧の
方が基準電圧Vref よりも低いときは、トランジスタM
P3がトランジスタMP4よりも「強い」状態となるの
で、出力信号Outのレベルは高くなる。
の方が基準電圧Vref より高いときは、差動対トランジ
スタMP4のゲート・ソース間電圧の方が差動対トラン
ジスタMP3のゲート・ソース間電圧より大きいので、
トランジスタMP3はトランジスタMP4より「弱い」
(電流駆動能力が小さい)状態となる。一方、負荷トラ
ンジスタMN1,MN2はカレントミラー回路を構成し
ているので、電流駆動能力はどちらも同じである。従っ
て、トランジスタMP3とトランジスタMP4の電流駆
動能力を比べて、トランジスタMP3の方が「弱い」分
だけトランジスタMP3のドレイン電極、すなわち出力
信号OutのレベルはトランジスタMP4のドレイン電
極電圧よりも低くなる。反対に、入力信号Inの電圧の
方が基準電圧Vref よりも低いときは、トランジスタM
P3がトランジスタMP4よりも「強い」状態となるの
で、出力信号Outのレベルは高くなる。
【0005】ここで、上記の回路動作において、出力信
号Outは、入力信号Inが基準電圧Vref より高いと
きに下り、信号Inが電圧Vref より低いときに上る。
この出力信号Outの電圧変化が与えられた入力電圧、
すなわち基準電圧Vref を中心とした入力信号Inの電
圧変化に対して、最も大きくなるような入力電圧がこの
差動アンプ回路の動作点である。換言すれば、動作点で
は、入力電圧の変化に対する出力電圧の変化(すなわ
ち、感度)が最も大きくなる。つまり、差動アンプ回路
の動作点と入力基準電圧Vref とが一致していることが
回路の特性上、非常に重要である。ところでその場合、
「入力基準電圧」は「規格」として予め外部から与えら
れる値であるので、恣意的に変更できない。従って、差
動アンプ回路側で、「動作点」が与えられた「入力基準
電圧の規格」に一致するように、回路構成、素子特性、
定数などを決定しなければならない。通常、個々のトラ
ンジスタの電流供給能力、言い換えればMOSトランジ
スタのチャネル長Lやチャネル幅Wを変えて、すなわち
W/L比を変えて動作点を入力基準電圧の規格値に合せ
込む。
号Outは、入力信号Inが基準電圧Vref より高いと
きに下り、信号Inが電圧Vref より低いときに上る。
この出力信号Outの電圧変化が与えられた入力電圧、
すなわち基準電圧Vref を中心とした入力信号Inの電
圧変化に対して、最も大きくなるような入力電圧がこの
差動アンプ回路の動作点である。換言すれば、動作点で
は、入力電圧の変化に対する出力電圧の変化(すなわ
ち、感度)が最も大きくなる。つまり、差動アンプ回路
の動作点と入力基準電圧Vref とが一致していることが
回路の特性上、非常に重要である。ところでその場合、
「入力基準電圧」は「規格」として予め外部から与えら
れる値であるので、恣意的に変更できない。従って、差
動アンプ回路側で、「動作点」が与えられた「入力基準
電圧の規格」に一致するように、回路構成、素子特性、
定数などを決定しなければならない。通常、個々のトラ
ンジスタの電流供給能力、言い換えればMOSトランジ
スタのチャネル長Lやチャネル幅Wを変えて、すなわち
W/L比を変えて動作点を入力基準電圧の規格値に合せ
込む。
【0006】例えば、図3において、定電流源トランジ
スタMP1のチャネル長はそのままにしておいてチャネ
ル幅を大きくするとこのトランジスタのオン抵抗が下
り、差動対トランジスタMP3,MP4の共通ソース電
圧が上るので、「動作点」が高くなる。又、負荷トラン
ジスタMN1,MN2のチャネル幅を両方とも大きくす
ると、逆に「動作点」は下る。尚、差動対トランンジス
タMP3,MP4のチャネル寸法は、動作速度に影響を
与える。
スタMP1のチャネル長はそのままにしておいてチャネ
ル幅を大きくするとこのトランジスタのオン抵抗が下
り、差動対トランジスタMP3,MP4の共通ソース電
圧が上るので、「動作点」が高くなる。又、負荷トラン
ジスタMN1,MN2のチャネル幅を両方とも大きくす
ると、逆に「動作点」は下る。尚、差動対トランンジス
タMP3,MP4のチャネル寸法は、動作速度に影響を
与える。
【0007】一例として図3に示した従来の差動アンプ
型入力バッファ回路では、入力基準電圧の規格を例えば
0.6Vとし、回路の動作点がこの電圧0.6Vになる
ように、各トランジスタMP1,MN1,MN2,MP
3,MP4のチャネルのW/L比を決定すると、入力基
準電圧が例えば1.0Vになったときは、入力信号In
の変化に対して出力信号Outの電圧が余り変化しない
ようになり、内部回路30のインバータを反転させるこ
とができなくなる。入力バッファ回路としては、回路の
動作点を定めた後は、入力基準電圧が大きく変化したと
きでも、もとのままの感度を維持できることが望ましい
ことは勿論であるが、上に述べたように、対応できる変
化の大きさには限度がある。上の例の場合には、入力バ
ッファ回路が感度や速度などを大きく損うことなく対応
できる入力基準電圧は、例えば、0.5〜0.7V程度
である。
型入力バッファ回路では、入力基準電圧の規格を例えば
0.6Vとし、回路の動作点がこの電圧0.6Vになる
ように、各トランジスタMP1,MN1,MN2,MP
3,MP4のチャネルのW/L比を決定すると、入力基
準電圧が例えば1.0Vになったときは、入力信号In
の変化に対して出力信号Outの電圧が余り変化しない
ようになり、内部回路30のインバータを反転させるこ
とができなくなる。入力バッファ回路としては、回路の
動作点を定めた後は、入力基準電圧が大きく変化したと
きでも、もとのままの感度を維持できることが望ましい
ことは勿論であるが、上に述べたように、対応できる変
化の大きさには限度がある。上の例の場合には、入力バ
ッファ回路が感度や速度などを大きく損うことなく対応
できる入力基準電圧は、例えば、0.5〜0.7V程度
である。
【0008】
【発明が解決しようとする課題】上述した従来の半導体
集積回路に用いられる差動アンプ型入力バッファ回路で
は、ある特定の仕様に基づく外部入力基準電圧に対し
て、回路を構成するトランジスタのサイズ(チャネルの
W/L比)の最適化を行って、回路の動作点がその入力
基準電圧に一致するようにしなければならない。すなわ
ち、入力基準電圧が変更されたときには、トランジスタ
のサイズをその変更後の入力基準電圧に合うように変更
する必要がある。ところがトランジスタのサイズは製造
段階で作り込まれてしまうものであり、集積回路の完成
後には変更できない。その結果、いったん最適化された
入力バッファ回路がそのままで有効に対応できる入力基
準電圧の幅はごく狭い範囲に限られてしまい、入力基準
電圧の仕様を変えるためには、変更後の仕様に合せて再
度トランジスタのサイズの最適化を行い、別の入力バッ
ファを作る必要がある。その結果、仕様ごとにチップを
作り分けなければならないことになる。
集積回路に用いられる差動アンプ型入力バッファ回路で
は、ある特定の仕様に基づく外部入力基準電圧に対し
て、回路を構成するトランジスタのサイズ(チャネルの
W/L比)の最適化を行って、回路の動作点がその入力
基準電圧に一致するようにしなければならない。すなわ
ち、入力基準電圧が変更されたときには、トランジスタ
のサイズをその変更後の入力基準電圧に合うように変更
する必要がある。ところがトランジスタのサイズは製造
段階で作り込まれてしまうものであり、集積回路の完成
後には変更できない。その結果、いったん最適化された
入力バッファ回路がそのままで有効に対応できる入力基
準電圧の幅はごく狭い範囲に限られてしまい、入力基準
電圧の仕様を変えるためには、変更後の仕様に合せて再
度トランジスタのサイズの最適化を行い、別の入力バッ
ファを作る必要がある。その結果、仕様ごとにチップを
作り分けなければならないことになる。
【0009】従って本発明の目的は、一つの入力バッフ
ァ回路で、特性を損なうことなく、入力基準電圧仕様の
広い範囲に対応できる入力バッファ回路を提供すること
にある。
ァ回路で、特性を損なうことなく、入力基準電圧仕様の
広い範囲に対応できる入力バッファ回路を提供すること
にある。
【0010】
【課題を解決するための手段】本発明の半導体集積回路
の入力バッファ回路は、外部から与えられる基準電圧と
外部から与えられる入力信号とをそれぞれのゲート入力
とする2つのMOSトランジスタのソース電極を共通接
続した差動対と、前記差動対に定電流を供給する第1の
定電流源用MOSトランジスタからなる定電流源と、前
記差動対の負荷回路とを含む半導体集積回路の入力バッ
ファ回路において、前記第1の定電流源用MOSトラン
ジスタに並列接続された第2の定電流源用MOSトラン
ジスタと、前記基準電圧の変化に応じて前記第2の定電
流源用MOSトランジスタのゲート電位を変化させその
MOSトランジスタの導通抵抗を変化させることによ
り、前記差動対トランジスタのソース電位を、前記基準
電圧の変化と同一の方向に変化させる基準電圧変換手段
とを設けたことを特徴とする。
の入力バッファ回路は、外部から与えられる基準電圧と
外部から与えられる入力信号とをそれぞれのゲート入力
とする2つのMOSトランジスタのソース電極を共通接
続した差動対と、前記差動対に定電流を供給する第1の
定電流源用MOSトランジスタからなる定電流源と、前
記差動対の負荷回路とを含む半導体集積回路の入力バッ
ファ回路において、前記第1の定電流源用MOSトラン
ジスタに並列接続された第2の定電流源用MOSトラン
ジスタと、前記基準電圧の変化に応じて前記第2の定電
流源用MOSトランジスタのゲート電位を変化させその
MOSトランジスタの導通抵抗を変化させることによ
り、前記差動対トランジスタのソース電位を、前記基準
電圧の変化と同一の方向に変化させる基準電圧変換手段
とを設けたことを特徴とする。
【0011】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図1(a)は、本発明の第1の実
施例の回路図である。図1(a)と図3とを比較して、
本実施例は定電流源の構造が、従来の差動アンプ型入力
バッファ回路の構成と異っている。本実施例における定
電流源は、2つのpMOSトランジスタMP1,MP2
の並列接続回路と、電圧変換回路10とからなる。トラ
ンジスタMP1のゲート電極には、従来の回路における
と同様に、グランド電位が与えられている。一方、新た
に追加したトランジスタMP2のゲート電極には、電圧
変換回路10の出力電圧Vo10 が与えられている。
を参照して説明する。図1(a)は、本発明の第1の実
施例の回路図である。図1(a)と図3とを比較して、
本実施例は定電流源の構造が、従来の差動アンプ型入力
バッファ回路の構成と異っている。本実施例における定
電流源は、2つのpMOSトランジスタMP1,MP2
の並列接続回路と、電圧変換回路10とからなる。トラ
ンジスタMP1のゲート電極には、従来の回路における
と同様に、グランド電位が与えられている。一方、新た
に追加したトランジスタMP2のゲート電極には、電圧
変換回路10の出力電圧Vo10 が与えられている。
【0012】電圧変換回路10は、図1(b)に示すよ
うに、高位電源線とグランドラインとの間にpMOSト
ランジスタMP11とnMOSトランジスタMN11と
を直列に接続した構成となっている。トランジスタMP
11は、ソース電極が高位電源線に接続されている。ゲ
ート電極は、ドレイン電極に接続されている。一方、ト
ランジスタMN11は、ドレイン電極がトランジスタM
P11のドレイン電極に接続され、ソース電極がグラン
ドラインに接続されている。この回路で入力点は、トラ
ンジスタMN11のゲート電極であり、ここに入力電圧
Vi10 (=基準電圧Vref )が与えられる。一方、出力
点は、2つのトランジスタMP11,MN11との接続
接点(互いのドレイン電極)であり、ここからの出力電
圧Vo10 が前述の定電流源トランジスタMP2のゲート
電極に与えられる。
うに、高位電源線とグランドラインとの間にpMOSト
ランジスタMP11とnMOSトランジスタMN11と
を直列に接続した構成となっている。トランジスタMP
11は、ソース電極が高位電源線に接続されている。ゲ
ート電極は、ドレイン電極に接続されている。一方、ト
ランジスタMN11は、ドレイン電極がトランジスタM
P11のドレイン電極に接続され、ソース電極がグラン
ドラインに接続されている。この回路で入力点は、トラ
ンジスタMN11のゲート電極であり、ここに入力電圧
Vi10 (=基準電圧Vref )が与えられる。一方、出力
点は、2つのトランジスタMP11,MN11との接続
接点(互いのドレイン電極)であり、ここからの出力電
圧Vo10 が前述の定電流源トランジスタMP2のゲート
電極に与えられる。
【0013】電圧変換回路10の入出力特性を、図1
(c)に示す。いまこの回路で、入力電圧Vi10 がトラ
ンジスタMN11のしきい値電圧V1 より低いときはト
ランジスタMN11が遮断状態にあるので、出力電圧V
o10 は入力電圧Vi10 の値に拘りなく一定である。入力
電圧Vi10 が電圧V1 を超えるとトランジスタMN11
が導通状態になり、そのオン抵抗が入力電圧Vi10 の上
昇に応じて低下する0で、出力電圧o10 が低下して行
く。本実施例では、このような入出力特性を持つ電圧変
換回路10に、入力電圧Vi10 として基準電圧Vref を
与え、出力電圧Vo10 で、定電流源トランジスタMP2
の電流供給能力を変化させるようにしている。すなわ
ち、本実施例において、入力基準電圧Vref が変化し電
圧V1 以上になると、電圧変換回路10の出力電圧V
o10 =定電流源トランジスタMP2のゲート電圧が下
る。そして、その電圧がVCC−|VTP|(VTPは、pM
OSトランジスタMP2のしきい値電圧)以下になると
トランジスタMP2が導通状態になるので、それまで定
電流源として電流を供給していたトランジスタMP1に
並列にトランジスタMP2が加わることになり、定電流
源の電流供給能力が入力基準電圧Vref の増大に応じて
増大し、高位電源線と差動対との間の抵抗が減少する。
その結果、差動対トランジスタMP3,MP4のソース
電圧が、高位電源電圧VCCの方向に上昇して行く。つま
り、入力基準電圧Vref が上昇するのに追随して、差動
対トランジスタMP3,MP4のソース電圧が同じ方向
に上昇して行くので、両トランジスタのゲート・ソース
間電圧は入力基準電圧Vref の上昇にも拘らずその変化
に追随して行く。これにより、差動アンプ回路の動作点
と入力基準電圧Vref との一致が常に保たれ、一つのチ
ップで広い範囲の入力基準電圧Vref に対応できる。
(c)に示す。いまこの回路で、入力電圧Vi10 がトラ
ンジスタMN11のしきい値電圧V1 より低いときはト
ランジスタMN11が遮断状態にあるので、出力電圧V
o10 は入力電圧Vi10 の値に拘りなく一定である。入力
電圧Vi10 が電圧V1 を超えるとトランジスタMN11
が導通状態になり、そのオン抵抗が入力電圧Vi10 の上
昇に応じて低下する0で、出力電圧o10 が低下して行
く。本実施例では、このような入出力特性を持つ電圧変
換回路10に、入力電圧Vi10 として基準電圧Vref を
与え、出力電圧Vo10 で、定電流源トランジスタMP2
の電流供給能力を変化させるようにしている。すなわ
ち、本実施例において、入力基準電圧Vref が変化し電
圧V1 以上になると、電圧変換回路10の出力電圧V
o10 =定電流源トランジスタMP2のゲート電圧が下
る。そして、その電圧がVCC−|VTP|(VTPは、pM
OSトランジスタMP2のしきい値電圧)以下になると
トランジスタMP2が導通状態になるので、それまで定
電流源として電流を供給していたトランジスタMP1に
並列にトランジスタMP2が加わることになり、定電流
源の電流供給能力が入力基準電圧Vref の増大に応じて
増大し、高位電源線と差動対との間の抵抗が減少する。
その結果、差動対トランジスタMP3,MP4のソース
電圧が、高位電源電圧VCCの方向に上昇して行く。つま
り、入力基準電圧Vref が上昇するのに追随して、差動
対トランジスタMP3,MP4のソース電圧が同じ方向
に上昇して行くので、両トランジスタのゲート・ソース
間電圧は入力基準電圧Vref の上昇にも拘らずその変化
に追随して行く。これにより、差動アンプ回路の動作点
と入力基準電圧Vref との一致が常に保たれ、一つのチ
ップで広い範囲の入力基準電圧Vref に対応できる。
【0014】例えば、従来0.8〜1.0V程度しかな
かった動作範囲を、本実施例では、0.5〜1.5Vに
広げることができる。その結果、入力基準電圧がVref
=0.6VのGTL(Gunning Trancei
ver Logic)と、入力基準電圧がVref =Ma
x0.9VのHSTL(High Speed Tra
nceiver Logic)といった、異る規格の入
力基準電圧に対して同一のチップで対応することが可能
となる。
かった動作範囲を、本実施例では、0.5〜1.5Vに
広げることができる。その結果、入力基準電圧がVref
=0.6VのGTL(Gunning Trancei
ver Logic)と、入力基準電圧がVref =Ma
x0.9VのHSTL(High Speed Tra
nceiver Logic)といった、異る規格の入
力基準電圧に対して同一のチップで対応することが可能
となる。
【0015】次に、図2(a)は、図1(a)に示す第
1の実施例に対し、対応するMOSトランジスタの導通
型を入れ換えた構成の、第2の実施例の回路図である。
尚、定電流源は、ゲート電極に高位電源電圧VCCが与え
られるnMOSトランジスタMN21と、ゲート電極に
電圧変換回路20の出力電圧Vo20 が与えられるnMO
SトランジスタMN22との並列接続回路からなってい
る。電圧変換回路20は、図2(b)に示すように、高
位電源線とグランドラインとの間に直列に接続された2
つのMOSトランジスタMP12,MN12で構成さ
れ、pMOSトランジスタMP12のゲート電極に入力
基準電圧Vref が入力され、2つのトランジスタの接続
接点から出力電圧Vo20 が取り出される。この電圧変換
回路20においては、図2(c)に示す入出力特性のよ
うに、入力基準電圧Vref がV2 (=VCC−|VTP|。
VTPは、pMOSトランジスタMP12のしきい値電
圧)より高いときは、トランジスタMP12が遮断状態
にあるので、出力電圧Vo20 は一定値を保つ。入力基準
電圧Vref がV2 より下るとトランジスタMP12が導
通し始めるので、出力電圧Vo20 はその電圧Vref の低
下に応じて上昇して行く。
1の実施例に対し、対応するMOSトランジスタの導通
型を入れ換えた構成の、第2の実施例の回路図である。
尚、定電流源は、ゲート電極に高位電源電圧VCCが与え
られるnMOSトランジスタMN21と、ゲート電極に
電圧変換回路20の出力電圧Vo20 が与えられるnMO
SトランジスタMN22との並列接続回路からなってい
る。電圧変換回路20は、図2(b)に示すように、高
位電源線とグランドラインとの間に直列に接続された2
つのMOSトランジスタMP12,MN12で構成さ
れ、pMOSトランジスタMP12のゲート電極に入力
基準電圧Vref が入力され、2つのトランジスタの接続
接点から出力電圧Vo20 が取り出される。この電圧変換
回路20においては、図2(c)に示す入出力特性のよ
うに、入力基準電圧Vref がV2 (=VCC−|VTP|。
VTPは、pMOSトランジスタMP12のしきい値電
圧)より高いときは、トランジスタMP12が遮断状態
にあるので、出力電圧Vo20 は一定値を保つ。入力基準
電圧Vref がV2 より下るとトランジスタMP12が導
通し始めるので、出力電圧Vo20 はその電圧Vref の低
下に応じて上昇して行く。
【0016】本実施例では、入力基準電圧Vref が低下
すると、定電流源トランジスタMN22が導通状態とな
り定電流源の電流供給能力が増大するので、差動対トラ
ンジスタMN23,24のソース電圧が低下する。つま
り、入力基準電圧Vref の低下に追随して差動対トラン
ジスタMN23,24のソース電圧が同じ方向に低下す
るので、ゲート・ソース間電圧と入力基準電圧Vref と
は、常に一致する。
すると、定電流源トランジスタMN22が導通状態とな
り定電流源の電流供給能力が増大するので、差動対トラ
ンジスタMN23,24のソース電圧が低下する。つま
り、入力基準電圧Vref の低下に追随して差動対トラン
ジスタMN23,24のソース電圧が同じ方向に低下す
るので、ゲート・ソース間電圧と入力基準電圧Vref と
は、常に一致する。
【0017】本実施例では、第1の実施例よりも入力基
準電圧が高いレベルで広い動作範囲を得ることができ
る。例えば、第1の実施例においては動作範囲は0.5
〜1.5Vであったが、本実施例ではこれを1.5〜
2.5Vとすることができる。その結果、例えば、入力
基準電圧がVref =1.5VのCTT(Center
Tapped Termination)と、入力基準
電圧がVref =1.95VのPECL(Positiv
e ECL)といった、比較的高い入力基準電圧を持つ
規格に、一つのチップで対応することができる。
準電圧が高いレベルで広い動作範囲を得ることができ
る。例えば、第1の実施例においては動作範囲は0.5
〜1.5Vであったが、本実施例ではこれを1.5〜
2.5Vとすることができる。その結果、例えば、入力
基準電圧がVref =1.5VのCTT(Center
Tapped Termination)と、入力基準
電圧がVref =1.95VのPECL(Positiv
e ECL)といった、比較的高い入力基準電圧を持つ
規格に、一つのチップで対応することができる。
【0018】
【発明の効果】以上説明したように、本発明は、差動対
と、定電流源としてのMOSトランジスタと、負荷回路
とを含むMOS差動増幅器型入力バッファ回路に対し、
定電流源用MOSトランジスタに新たに第2の定電流源
用MOSトランジスタを並列接続し、その第2の定電流
源用MOSトランジスタのゲート電圧を基準電圧の変化
に応じて変化させ、そのMOSトランジスタの導通抵抗
を変化させることにより、差動対トランジスタのソース
電位を基準電圧の変化と同一の方向に変化させるように
構成している。
と、定電流源としてのMOSトランジスタと、負荷回路
とを含むMOS差動増幅器型入力バッファ回路に対し、
定電流源用MOSトランジスタに新たに第2の定電流源
用MOSトランジスタを並列接続し、その第2の定電流
源用MOSトランジスタのゲート電圧を基準電圧の変化
に応じて変化させ、そのMOSトランジスタの導通抵抗
を変化させることにより、差動対トランジスタのソース
電位を基準電圧の変化と同一の方向に変化させるように
構成している。
【0019】これにより本発明によれば、入力基準電圧
が変化したときでも差動対トランジスタのゲート・ソー
ス間電圧が常に入力基準電圧に一致しているので、一つ
のチップで広い範囲の変化に対応できる。従って、入力
レベルの異る各種の入力基準電圧の規格のそれぞれに対
して、チップを作り分ける必要がない。
が変化したときでも差動対トランジスタのゲート・ソー
ス間電圧が常に入力基準電圧に一致しているので、一つ
のチップで広い範囲の変化に対応できる。従って、入力
レベルの異る各種の入力基準電圧の規格のそれぞれに対
して、チップを作り分ける必要がない。
【図1】本発明の第1の実施例の回路図、この実施例に
用いる電圧変換回路の回路図及びその入出力特性を表す
図である。
用いる電圧変換回路の回路図及びその入出力特性を表す
図である。
【図2】本発明の第2の実施例の回路図、この実施例に
用いる電圧変換回路の回路図及びその入出力特性を表す
図である。
用いる電圧変換回路の回路図及びその入出力特性を表す
図である。
【図3】従来のMOS差動アンプ型入力バッファ回路の
一例の回路図である。
一例の回路図である。
MP1,MP2,MP3,MP4,MP11 pMO
Sトランジスタ MN1,MN2,MN11 nMOSトランジスタ
Sトランジスタ MN1,MN2,MN11 nMOSトランジスタ
Claims (4)
- 【請求項1】 外部から与えられる基準電圧と外部から
与えられる入力信号とをそれぞれのゲート入力とする2
つのMOSトランジスタのソース電極を共通接続した差
動対と、前記差動対に定電流を供給する第1の定電流源
用MOSトランジスタからなる定電流源と、前記差動対
の負荷回路とを含む半導体集積回路の入力バッファ回路
において、 前記第1の定電流源用MOSトランジスタに並列接続さ
れた第2の定電流源用MOSトランジスタと、 前記基準電圧の変化に応じて前記第2の定電流源用MO
Sトランジスタのゲート電位を変化させそのMOSトラ
ンジスタの導通抵抗を変化させることにより、前記差動
対トランジスタのソース電位を、前記基準電圧の変化と
同一の方向に変化させる基準電圧変換手段とを設けたこ
とを特徴とする、半導体集積回路の入力バッファ回路。 - 【請求項2】 ソース電極が共通接続された第1導電型
の2つのMOSトランジスタから成り、外部から与えら
れる基準電圧を一方のトランジスタのゲート入力とし、
入力信号を他方のトランジスタのゲート入力とする差動
対と、 その差動対と第1電源端子との間に設けられた負荷回路
と、 前記差動対のトランジスタの共通ソース電極と第2の電
源端子との間に電流経路を成すように設けられ、ゲート
電極に一定電圧を与えられて前記差動対に一定電流を供
給する第1導電型の第1のMOSトランジスタと、 前記第1のMOSトランジスタに並列接続された第1導
電型の第2のMOSトランジスタと、 前記基準電圧を入力とし、その基準電圧が変化したと
き、その電圧変化に応じて前記第2のMOSトランジス
タのゲート電位を変化させ前記第2のMOSトランジス
タの導通抵抗を変化させることにより、前記差動対のト
ランジスタのソース電圧を、前記基準電圧の変化の方向
と同一の方向に変化させる基準電圧変換手段とを含んで
成ることを特徴とする半導体集積回路の入力バッファ回
路。 - 【請求項3】 請求項2記載の半導体集積回路の入力バ
ッファ回路において、前記基準電圧変換手段を、 ソース電極が前記第2の電源端子に接続され、ゲート電
極とドレイン電極とが共通に出力点に接続された第1導
電型のMOSトランジスタと、 ソース電極が前記第1の電源端子に接続され、ドレイン
電極が前記出力点に接続され、ゲート電極が前記基準電
圧の入力端子に接続された第2導電型のMOSトランジ
スタとを含んで構成したことを特徴とする半導体集積回
路の入力バッファ回路。 - 【請求項4】 請求項2又は請求項3記載の半導体集積
回路の入力バッファ回路において、前記負荷回路を、 ソース電極が前記第1の電源端子に接続され、ドレイン
電極が前記差動対の前記入力信号をゲート入力とするト
ランジスタのドレイン電極に接続された第2導電型の第
3のMOSトランジスタと、 ソース電極が前記第1の電源端子に接続され、ゲート電
極とドレイン電極とが共通にされて、前記差動対の前記
基準電圧をゲート入力とするトランジスタのドレイン電
極及び前記第3のMOSトランジスタのゲート電極に接
続された第2導電型の第4のMOSトランジスタとを含
ん構成したことを特徴とする半導体集積回路の入力バッ
ファ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7040187A JP2666759B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路の入力バッファ回路 |
US08/607,574 US5736871A (en) | 1995-02-28 | 1996-02-27 | Differential pair input buffer circuit with a variable current source |
KR1019960005061A KR100210628B1 (ko) | 1995-02-28 | 1996-02-28 | 반도체 집적회로용 입력 버퍼 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7040187A JP2666759B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路の入力バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08237103A true JPH08237103A (ja) | 1996-09-13 |
JP2666759B2 JP2666759B2 (ja) | 1997-10-22 |
Family
ID=12573785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7040187A Expired - Lifetime JP2666759B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路の入力バッファ回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5736871A (ja) |
JP (1) | JP2666759B2 (ja) |
KR (1) | KR100210628B1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6236243B1 (en) | 1998-04-28 | 2001-05-22 | Nec Corporation | Negative voltage level detection circuit |
US6348815B1 (en) | 1999-05-19 | 2002-02-19 | Samsung Electronics Co., Ltd. | Input buffer circuit |
KR100426990B1 (ko) * | 2001-06-27 | 2004-04-13 | 삼성전자주식회사 | 외부의 코드에 따라 프로그래머블하게 기준 전압을 발생시키는 기준 전압 발생 회로 |
WO2014148372A1 (ja) * | 2013-03-21 | 2014-09-25 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE509882C2 (sv) * | 1995-11-10 | 1999-03-15 | Ericsson Telefon Ab L M | Mottagarkrets innefattande parallella ingångskretsar |
US5990708A (en) * | 1997-02-03 | 1999-11-23 | Texas Instruments Incorporated | Differential input buffer using local reference voltage and method of construction |
US5907249A (en) * | 1997-02-19 | 1999-05-25 | S3 Incorporated | Voltage tolerant input/output buffer |
KR100297707B1 (ko) * | 1997-10-13 | 2001-08-07 | 윤종용 | 반도체메모리장치의입력버퍼 |
US6144218A (en) * | 1998-01-23 | 2000-11-07 | Intel Corporation | High speed analog compensated input buffer |
US7239198B1 (en) * | 1998-12-14 | 2007-07-03 | Ati International Srl | Single gate oxide differential receiver and method |
US6414539B1 (en) * | 2001-03-29 | 2002-07-02 | Intel Corporation | AC timings at the input buffer of source synchronous and common clock designs by making the supply for differential amplifier track the reference voltage |
JP3874247B2 (ja) * | 2001-12-25 | 2007-01-31 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP3667700B2 (ja) * | 2002-03-06 | 2005-07-06 | エルピーダメモリ株式会社 | 入力バッファ回路及び半導体記憶装置 |
US20040263213A1 (en) * | 2003-06-26 | 2004-12-30 | Oliver Kiehl | Current source |
US7230486B2 (en) * | 2004-12-23 | 2007-06-12 | Micron Technology, Inc. | Low voltage CMOS differential amplifier |
DE102005007579A1 (de) * | 2005-02-18 | 2006-08-24 | Infineon Technologies Ag | Empfängerschaltung |
KR100673900B1 (ko) * | 2005-03-21 | 2007-01-25 | 주식회사 하이닉스반도체 | 반도체 소자의 데이터 입력 버퍼 |
US7352229B1 (en) * | 2006-07-10 | 2008-04-01 | Altera Corporation | Reference clock receiver compliant with LVPECL, LVDS and PCI-Express supporting both AC coupling and DC coupling |
US7961007B2 (en) * | 2009-04-30 | 2011-06-14 | Apple Inc. | Receiver to match delay for single ended and differential signals |
US8432185B2 (en) | 2011-05-25 | 2013-04-30 | Apple Inc. | Receiver circuits for differential and single-ended signals |
US8410814B2 (en) | 2011-06-16 | 2013-04-02 | Apple Inc. | Receiver circuits for differential and single-ended signals |
FI20150334A (fi) | 2015-01-14 | 2016-07-15 | Artto Mikael Aurola | Paranneltu puolijohdekokoonpano |
CN105955390A (zh) * | 2016-07-01 | 2016-09-21 | 唯捷创芯(天津)电子技术股份有限公司 | 低压差线性稳压器模块、芯片及通信终端 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5175451A (en) * | 1990-10-08 | 1992-12-29 | Sharp Kabushiki Kaisha | Biasing circuit for sense amplifier |
GB2262675A (en) * | 1991-12-20 | 1993-06-23 | Codex Corp | Comparator start-up arrangement |
US5343086A (en) * | 1992-11-06 | 1994-08-30 | Intel Corporation | Automatic voltage detector control circuitry |
US5317214A (en) * | 1993-03-09 | 1994-05-31 | Raytheon Company | Interface circuit having differential signal common mode shifting means |
US5451898A (en) * | 1993-11-12 | 1995-09-19 | Rambus, Inc. | Bias circuit and differential amplifier having stabilized output swing |
-
1995
- 1995-02-28 JP JP7040187A patent/JP2666759B2/ja not_active Expired - Lifetime
-
1996
- 1996-02-27 US US08/607,574 patent/US5736871A/en not_active Expired - Fee Related
- 1996-02-28 KR KR1019960005061A patent/KR100210628B1/ko not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6236243B1 (en) | 1998-04-28 | 2001-05-22 | Nec Corporation | Negative voltage level detection circuit |
US6348815B1 (en) | 1999-05-19 | 2002-02-19 | Samsung Electronics Co., Ltd. | Input buffer circuit |
KR100426990B1 (ko) * | 2001-06-27 | 2004-04-13 | 삼성전자주식회사 | 외부의 코드에 따라 프로그래머블하게 기준 전압을 발생시키는 기준 전압 발생 회로 |
WO2014148372A1 (ja) * | 2013-03-21 | 2014-09-25 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2666759B2 (ja) | 1997-10-22 |
KR960032900A (ko) | 1996-09-17 |
KR100210628B1 (ko) | 1999-07-15 |
US5736871A (en) | 1998-04-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2666759B2 (ja) | 半導体集積回路の入力バッファ回路 | |
US11695412B2 (en) | Multi-voltage input output device | |
US6593795B2 (en) | Level adjustment circuit and data output circuit thereof | |
US8018264B2 (en) | Interface circuit | |
US20060097769A1 (en) | Level shift circuit and semiconductor circuit device including the level shift circuit | |
US6683445B2 (en) | Internal power voltage generator | |
JP4744999B2 (ja) | 出力バッファ回路 | |
US6078207A (en) | Output amplitude regulating circuit | |
KR20180028005A (ko) | 레벨 시프트 회로 및 반도체 장치 | |
US4267501A (en) | NMOS Voltage reference generator | |
JP2536965B2 (ja) | Eclコンパチブル論理レベルを発生する高速cmos論理デバイス | |
US6429743B2 (en) | Signal conversion circuit for stable differential amplification and semiconductor device provided with the same as input buffer | |
JP2872058B2 (ja) | 出力バッファ回路 | |
JPH07240679A (ja) | 半導体集積回路 | |
JP2001251176A (ja) | レベルシフト回路 | |
US20220131545A1 (en) | Oscillation circuit and clock generation circuit | |
KR20010062003A (ko) | 버퍼회로 | |
JP3287286B2 (ja) | 基準電圧発生回路 | |
US20020180479A1 (en) | Pull-up terminator | |
JPH04154207A (ja) | シュミットトリガー回路 | |
JP2680815B2 (ja) | 論理ゲート回路 | |
JPH01272230A (ja) | 半導体回路装置 | |
JPH0347012B2 (ja) | ||
JP2001016078A (ja) | 多結晶シリコン回路 | |
JPH0870238A (ja) | シュミットトリガー回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970527 |