JP4744999B2 - 出力バッファ回路 - Google Patents

Description

本発明は、出力バッファ回路に関し、特に、スルーレート制御型出力バッファ回路における出力遅延を低減するための技術に関する。

従来から、出力バッファ回路は、出力用ＰＭＯＳトランジスタ・出力用ＮＭＯＳトランジスタ間の出力ノードからドライバ信号を出力させるドライバ回路と、入力される制御信号に基づき出力用ＰＭＯＳトランジスタおよび出力用ＮＭＯＳトランジスタのゲートを制御するためのドライバ制御回路と、ドライバ回路・ドライバ制御回路間に介在しキャパシタを用いてスルーレートを制御するキャパシタ回路を備えて構成される。

ＡＴＡ／ＡＴＡＰＩなどの規格では、出力バッファ回路のスルーレートが定義される一方、ＵｌｔｒａＤＭＡ−ｍｏｄｅ６などのプロトコルでは３０ｎｓ周期のデータやストローブ信号が定義されている。このため、スルーレートを精度よく制御しつつ遅延の少ない出力バッファ回路が求められる。

従来の出力バッファ回路では、出力用ＰＭＯＳトランジスタ・出力用ＮＭＯＳトランジスタ間の出力ノードから出力されるドライバ信号を、キャパシタを介して出力用ＰＭＯＳトランジスタのゲートおよび出力用ＮＭＯＳトランジスタのゲートに帰還させることにより、所定のスルーレートを設定している。

しかしながら、従来の出力バッファ回路では、ドライバ制御回路に内蔵される定電流源のみを介して出力用ＰＭＯＳトランジスタのゲートおよび出力用ＮＭＯＳトランジスタのゲートを制御するので、定電流源の動作に時間がかかり遅延が大きくなってしまう場合があった。

特許文献１においては、その図６に示されるように、出力ノードｖｏから帰還するキャパシタＣＦを出力用ＰＭＯＳトランジスタＰ１のゲートおよび出力用ＮＭＯＳトランジスタＮ１のゲートに交互に接続することで、遅延を短縮している。

特表２００１−５０８６３５号公報（第６図）

特許文献１では、キャパシタＣＦを出力用ＰＭＯＳトランジスタＰ１のゲートに接続する前段階で、ゲートに接続するキャパシタＣＦの電位が、（出力用ＮＭＯＳトランジスタＮ１のゲート電位（電源電位）−ＮＭＯＳ閾値電圧Ｖｔｈｎ）であることを期待している。しかし、入力ノードｖｉに入力される制御信号が間欠などによりＬレベルの時間が長くなった場合には、キャパシタＣＦの電位は、トランジスタのリークなどにより、（出力用ＮＭＯＳトランジスタＮ１のゲート電位（電源電位）−ＮＭＯＳ閾値電圧Ｖｔｈｎ）にならない。すなわち、キャパシタＣＦの電位は、出力用ＮＭＯＳトランジスタＮ１のゲート電位（電源電位）となってしまうので、遅延をあまり短縮できないという問題点があった。

同様に、特許文献１では、キャパシタＣＦを出力用ＮＭＯＳトランジスタＮ１のゲートに接続する前段階で、ゲートに接続するキャパシタＣＦの電位が、（出力用ＰＭＯＳトランジスタＰ１のゲート電位（グランド電位）＋ＰＭＯＳ閾値電圧Ｖｔｈｐ）であることを期待している。しかし、入力ノードｖｉに入力される制御信号が間欠などによりＨレベルの時間が長くなった場合には、キャパシタＣＦの電位は、トランジスタのリークなどにより、出力用ＰＭＯＳトランジスタＰ１のゲート電位（グランド電位）となってしまうので、遅延をあまり短縮できないという問題点があった。また、”Ｌ”期間が長い信号や”Ｈ”期間が長い信号が入力ノードｖｉに入力されることによって、出力遅延が変わるという問題点があった。

本発明はこれらの問題点を解決するためになされたものであり、出力遅延を短縮できる出力バッファ回路を提供することを目的とするものである。

本発明に係る出力バッファ回路は、出力ノードを介して直列に接続され、出力ノードにドライバ信号を出力するための第一および第二トランジスタを有するドライバ回路と、制御信号に基づき第一および第二トランジスタを制御するためのドライバ制御回路と、出力ノードと第一および第二トランジスタの制御電極との間に介在するキャパシタ群を有しドライバ信号をスルーレート制御するためのキャパシタ回路とを備え、キャパシタ群は、出力ノードに接続される主キャパシタと、主キャパシタに接続され、制御信号に応じて印加電圧が変更されることにより、第一および第二トランジスタの制御電極への主キャパシタの接続ノードの電位を変化させる補助キャパシタとを有する。

本発明に係る出力バッファ回路は、出力ノードを介して直列に接続され、出力ノードにドライバ信号を出力するための第一および第二トランジスタを有するドライバ回路と、制御信号に基づき第一および第二トランジスタを制御するためのドライバ制御回路と、出力ノードと第一および第二トランジスタの制御電極との間に介在するキャパシタ群を有しドライバ信号をスルーレート制御するためのキャパシタ回路とを備え、キャパシタ群は、出力ノードに接続される主キャパシタと、主キャパシタに接続され、制御信号に応じて印加電圧が変更されることにより、第一および第二トランジスタの制御電極への主キャパシタの接続ノードの電位を変化させる補助キャパシタとを有する。従って、ドライバ信号の切り替え速度を上げ出力遅延を低減できる。

＜実施の形態１＞
図１は、実施の形態１に係るスルーレート制御型の出力バッファ回路１００の構成を示す回路図である。図１に示されるように、出力バッファ回路１００は、ドライバ回路１０と、ドライバ回路１０を制御するためのドライバ制御回路２０と、ドライバ回路１０・ドライバ制御回路２０間に介在しスルーレートを制御するためのキャパシタ回路３０とを備えている。また、図２は、図１に示されるドライバ制御回路２０の詳細な構成を示す回路図である。

図１に示されるように、ドライバ回路１０は、ＰＭＯＳトランジスタｍｐ１とＮＭＯＳトランジスタｍｎ１とを備えている。また、ドライバ制御回路２０は、定電流源Ｉｓ１，Ｉｓ２とＰＭＯＳトランジスタｍｐ２とＮＭＯＳトランジスタｍｎ２とインバータｉｎｖ１とを備えている。また、キャパシタ回路３０は、キャパシタＣ１，Ｃ２とインバータｉｎｖ３，ｉｎｖ４とＰＭＯＳトランジスタｍｐ４，ｍｐ５とＮＭＯＳトランジスタｍｎ４，ｍｎ５とを備えている。

図２に示されるように、定電流源Ｉｓ１は、ＰＭＯＳトランジスタｍｐ１０ａ，ｍｐ１１ａとＮＭＯＳトランジスタｍｎ１０ａ，ｍｎ１０ｂとインバータｉｎｖ２とを備えており、定電流源Ｉｓ２は、ＰＭＯＳトランジスタｍｐ２０ａ，ｍｐ２０ｂとＮＭＯＳトランジスタｍｎ２１ａ，ｍｎ２２ａとを備えている。

図１において、ＰＭＯＳトランジスタｍｐ１のソースは電源電位（第二電源電位）に接続されている。ＰＭＯＳトランジスタｍｐ１のドレインはノードＯＵＴでＮＭＯＳトランジスタｍｎ１のドレインおよびキャパシタＣ１の一端に接続されている。ＮＭＯＳトランジスタｍｎ１のソースはグランド電位（第一電源電位）に接続されている。

ＰＭＯＳトランジスタｍｐ２のソースは電源電位に接続されている。ＰＭＯＳトランジスタｍｐ２のドレインは、ノードＰで、定電流源Ｉｓ１（ＮＭＯＳトランジスタｍｎ１０ｂのドレイン）とキャパシタ回路３０（ＰＭＯＳトランジスタｍｐ４のソースおよびＮＭＯＳトランジスタｍｎ４のドレイン）とＰＭＯＳトランジスタｍｐ１のゲートとに接続されている。

信号Ｐｅｎは、ＰＭＯＳトランジスタｍｐ２のゲートと定電流源Ｉｓ１（インバータｉｎｖ２の入力部）とキャパシタ回路３０（インバータｉｎｖ３の入力部およびＮＭＯＳトランジスタｍｎ４のゲート）とに入力される。

信号Ｂｉａｓ１は、定電流源Ｉｓ１（ＰＭＯＳトランジスタｍｐ１０ａのゲート）に入力される。

ＮＭＯＳトランジスタｍｎ２のソースはグランド電位に接続されている。ＮＭＯＳトランジスタｍｎ２のドレインは、ノードＮで、定電流源Ｉｓ２（ＰＭＯＳトランジスタｍｐ２０ｂのドレイン）とキャパシタ回路３０（ＰＭＯＳトランジスタｍｐ５のドレインおよびＮＭＯＳトランジスタｍｎ５のソース）とＮＭＯＳトランジスタｍｎ１のゲートとに接続されている。

信号Ｎｅｎは、インバータｉｎｖ１の入力部と定電流源Ｉｓ２（ＮＭＯＳトランジスタｍｎ２１ａのゲート）とキャパシタ回路３０（インバータｉｎｖ４の入力部およびＮＭＯＳトランジスタｍｎ５のゲート）とに入力される。インバータｉｎｖ１の出力部はＮＭＯＳトランジスタｍｎ２のゲートに接続されている。

信号Ｂｉａｓ２は、定電流源Ｉｓ２（ＮＭＯＳトランジスタｍｎ２２ａのゲート）に入力される。

キャパシタＣ１の他端は、ノードＡで、キャパシタＣ２の一端とＰＭＯＳトランジスタｍｐ４のドレインとＰＭＯＳトランジスタｍｐ５のソースとＮＭＯＳトランジスタｍｎ４のソースとＮＭＯＳトランジスタｍｎ５のドレインとに接続されている。キャパシタＣ２の他端はインバータｉｎｖ３の出力部およびＰＭＯＳトランジスタｍｐ４のゲートに接続されている。インバータｉｎｖ４の出力部はＰＭＯＳトランジスタｍｐ５のゲートに接続されている。

図２において、ＰＭＯＳトランジスタｍｐ１０ａのソースは電源電位に接続されている。ＰＭＯＳトランジスタｍｐ１０ａのドレインはＰＭＯＳトランジスタｍｐ１１ａのソースに接続されている。ＰＭＯＳトランジスタｍｐ１１ａのゲートはインバータｉｎｖ２の出力部に接続されている。ＰＭＯＳトランジスタｍｐ１１ａのドレインはノード１１でＮＭＯＳトランジスタｍｎ１０ａのドレインとＮＭＯＳトランジスタｍｎ１０ａのゲートとＮＭＯＳトランジスタｍｎ１０ｂのゲートとに接続されている。ＮＭＯＳトランジスタｍｎ１０ａのソースおよびＮＭＯＳトランジスタｍｎ１０ｂのソースはグランド電位に接続されている。

また、ＮＭＯＳトランジスタｍｎ２２ａのソースはグランド電位に接続されている。ＮＭＯＳトランジスタｍｎ２２ａのドレインはＮＭＯＳトランジスタｍｎ２１ａのソースに接続されている。ＮＭＯＳトランジスタｍｎ２１ａのドレインはノード２１でＰＭＯＳトランジスタｍｐ２０ａのドレインとＰＭＯＳトランジスタｍｐ２０ａのゲートとＰＭＯＳトランジスタｍｐ２０ｂのゲートとに接続されている。ＰＭＯＳトランジスタｍｐ２０ａのソースおよびＰＭＯＳトランジスタｍｐ２０ｂのソースは電源電位に接続されている。

なお、図１においては示されていないが、ノードＯＵＴには、キャパシタ（容量性負荷）が接続されている。

図３は、図１において、キャパシタ回路３０に代えて、キャパシタＣＰ１，ＣＮ１のみからなるキャパシタ回路３０’を備えた出力バッファ回路１００’の構成を比較用に示す回路図である。キャパシタ回路３０’において、キャパシタＣＰ１，ＣＮ１それぞれの一端は、ノードＯＵＴで互いに接続されている。また、キャパシタＣＰ１の他端はノードＰでＰＭＯＳトランジスタｍｐ１のゲートとＰＭＯＳトランジスタｍｐ２のドレインとに接続されている。また、キャパシタＣＮ１の他端はノードＮでＮＭＯＳトランジスタｍｎ１のゲートとＮＭＯＳトランジスタｍｎ２のドレインとに接続されている。このような構成においては、ＰＭＯＳトランジスタｍｐ１のゲートおよびＮＭＯＳトランジスタｍｎ１のゲートは、それぞれ、定電流源Ｉｓ１，Ｉｓ２を介して制御されるが、定電流源の動作に時間がかかるので、遅延が大きくなってしまう場合がある。

一方、図１に示されるような構成においては、ＰＭＯＳトランジスタｍｐ１のゲートおよびＮＭＯＳトランジスタｍｎ１のゲートは、それぞれ、定電流源Ｉｓ１，Ｉｓ２に加えて、ＰＭＯＳトランジスタｍｐ４，ｍｐ５およびＮＭＯＳトランジスタｍｎ４，ｍｎ５を介して信号Ｐｅｎ，Ｎｅｎにより制御される。これにより、以下に説明するように、遅延を低減することが可能となる。

次に、出力バッファ回路１００の動作について説明する。最初に、出力バッファ回路１００において、ノードＰ，Ｎ，ＯＵＴの電位が安定した状態における動作について説明する。

まず、信号ＰｅｎがＬレベル且つ信号ＮｅｎがＨレベルになった場合について説明する。

信号ＰｅｎがＬレベルになると、ＰＭＯＳトランジスタｍｐ２が導通するので、ノードＰはＨレベルとなる。従って、ＰＭＯＳトランジスタｍｐ１が遮断する。このとき、ＰＭＯＳトランジスタｍｐ４およびＮＭＯＳトランジスタｍｎ４は遮断するので、ノードＰはノードＡと電気的に隔てられる。また、ＰＭＯＳトランジスタｍｐ１１ａが遮断するので、ＮＭＯＳトランジスタｍｎ１０ａ，ｍｎ１０ｂからなるミラー回路（Ｐ側ミラー回路）には電流は流れない（すなわち、定電流源Ｉｓ１は遮断する）。

信号ＮｅｎがＨレベルになると、ＮＭＯＳトランジスタｍｎ２１ａが導通するので、ＰＭＯＳトランジスタｍｐ２０ａ，ｍｐ２０ｂからなるミラー回路（Ｎ側ミラー回路）により、信号Ｂｉａｓ２に基づきＮＭＯＳトランジスタｍｎ２２ａを流れる電流に比例した電流がＰＭＯＳトランジスタｍｐ２０ｂに流される（すなわち定電流源Ｉｓ２は導通する）。従って、ノードＮがＨレベルとなるので、ＮＭＯＳトランジスタｍｎ１が導通する。よって、ノードＯＵＴがＬレベルとなる。このとき、ＮＭＯＳトランジスタｍｎ２は遮断するので、ノードＮがグランド電位に接続されることはない。また、このとき、ＰＭＯＳトランジスタｍｐ５およびＮＭＯＳトランジスタｍｎ５は導通するので、ノードＮはノードＡと電気的に結ばれる。これにより、ノードＡの電位はＨレベルとなる。すなわち、キャパシタＣ１は、一端がノードＯＵＴでＬレベルとなり、他端がノードＡでＨレベルとなるので、比較的に多くの電荷を蓄積する。また、キャパシタＣ２は、一端がノードＡでＨレベルとなり、他端がインバータｉｎｖ３の出力部でＨレベルとなるので、比較的に少ない電荷を蓄積する。

次に、信号ＰｅｎがＨレベル且つ信号ＮｅｎがＬレベルになった場合について説明する。

信号ＮｅｎがＬレベルになると、ＮＭＯＳトランジスタｍｎ２が導通するので、ノードＮはＬレベルとなる。従って、ＮＭＯＳトランジスタｍｎ１が遮断する。このとき、ＰＭＯＳトランジスタｍｐ５およびＮＭＯＳトランジスタｍｎ５は遮断するので、ノードＮはノードＡと電気的に隔てられる。また、ＮＭＯＳトランジスタｍｎ２１ａが遮断するので、ＰＭＯＳトランジスタｍｐ２０ａ，ｍｐ２０ｂからなるＮ側ミラー回路には電流は流れない（すなわち、定電流源Ｉｓ２は遮断する）。

信号ＰｅｎがＨレベルになると、ＰＭＯＳトランジスタｍｐ１１ａが導通するので、ＮＭＯＳトランジスタｍｎ１０ａ，ｍｎ１０ｂからなるＰ側ミラー回路により、信号Ｂｉａｓ１に基づきＰＭＯＳトランジスタｍｐ１０ａを流れる電流に比例した電流がＮＭＯＳトランジスタｍｎ１０ｂに流される（すなわち定電流源Ｉｓ１は導通する）。従って、ノードＰがＬレベルとなるので、ＰＭＯＳトランジスタｍｐ１が導通する。よって、ノードＯＵＴがＨレベルとなる。このとき、ＮＭＯＳトランジスタｍｐ２は遮断するので、ノードＰが電源電位に接続されることはない。また、このとき、ＰＭＯＳトランジスタｍｐ４およびＮＭＯＳトランジスタｍｎ４は導通するので、ノードＰはノードＡと電気的に結ばれる。これにより、ノードＡの電位はＬレベルとなる。すなわち、キャパシタＣ１は、一端がノードＯＵＴでＨレベルとなり、他端がノードＡでＬレベルとなるので、比較的に多くの電荷を蓄積する。また、キャパシタＣ２は、一端がノードＡでＬレベルとなり、他端がインバータｉｎｖ３の出力部でＬレベルとなるので、比較的に少ない電荷を蓄積する。

以上のように、図１に示される出力バッファ回路１００においては、互いに反転の関係にある信号Ｐｅｎ，Ｎｅｎを入力して、ノードＰ，Ｎの論理レベルを互いに等しくなるように設定し、このノードＰ，Ｎの電位を用いて、ドライバ回路１０におけるノードＯＵＴの電位を設定している。この動作は、図３に示される出力バッファ回路１００’においても同様であるが、図１は、図３に比較して、ノードＡを有しノードＡとノードＰ，Ｎとの導通を信号Ｐｅｎ，Ｎｅｎでそれぞれ制御する点が異なっている。

すなわち、図１においては、信号Ｐｅｎ，Ｎｅｎは、ＰＭＯＳトランジスタｍｐ２、ＮＭＯＳトランジスタｍｎ２、および定電流源Ｉｓ１，Ｉｓ２のみならず、キャパシタ回路３０にも入力される。従って、信号Ｐｅｎ，Ｎｅｎが切り替わった直後において、定電流源Ｉｓ１，Ｉｓ２が追従しきれず未だ切り替わっていない場合にも、以下に述べるようにキャパシタ回路３０を用いてノードＰ，Ｎの電位を切り替える。これにより、遷移状態におけるノードＰ，Ｎの切り替え速度（すなわノードＯＵＴの切り替え速度）を上げ、遅延を低減することが可能となる。

次に、出力バッファ回路１００において、信号Ｐｅｎ，Ｎｅｎが切り替わった直後の遷移状態における動作について説明する。

まず、信号ＰｅｎがＬレベルからＨレベルに切り替わり信号ＮｅｎがＨレベルからＬレベルに切り替わった直後の動作について説明する。

信号Ｐｅｎ，Ｎｅｎが切り替わった直後において、定電流源Ｉｓ１が追従しきれずまた切り替わっていない場合には、ノードＰは未だＨレベルのままであるので、ノードＯＵＴはＬレベルのままである。この状態で、信号Ｐｅｎ，Ｎｅｎの切り替えに追従して、インバータｉｎｖ３，ｉｎｖ４の出力部およびＰＭＯＳトランジスタｍｐ４，ｍｐ５およびＮＭＯＳトランジスタｍｎ４，ｍｎ５が切り替わった（すなわち、ＰＭＯＳトランジスタｍｐ４およびＮＭＯＳトランジスタｍｎ４が導通しＰＭＯＳトランジスタｍｐ５およびＮＭＯＳトランジスタｍｎ５が遮断した）とすると、切り替え前にＨレベルのノードＮに接続されていたノードＡは、切り替えによりＨレベルのノードＰへ接続される。これと同時に、インバータｉｎｖ３の出力部がＨレベルからＬレベルに切り替わっているので、キャパシタＣ２を介して、ノードＡもＨレベルからＬレベルに切り替えられる。このとき、キャパシタＣ１に蓄積されていた電荷の一部がキャパシタＣ２に移動するが、ノードＡにおける電圧降下値は、移動する電荷量に基づき定められる。また、上述したようにノードＡはノードＰへ接続されるので、ノードＰの電位はノードＡと等しくなるまで引き下げられ、Ｌレベルへ遷移する。同時に、ＰＭＯＳトランジスタｍｐ２が遮断するとともにＮＭＯＳトランジスタｍｎ２が導通するので、ノードＮはグランド電位に接続されＬレベルとなる。その後、定電流源Ｉｓ１が導通するとともに定電流源Ｉｓ２が遮断するので、ノードＰの電位は、定電流源Ｉｓ１によっても、Ｌレベルへ引き下げられる。

次に、信号ＰｅｎがＨレベルからＬレベルに切り替わり信号ＮｅｎがＬレベルからＨレベルに切り替わった直後の動作について説明する。

信号Ｐｅｎ，Ｎｅｎが切り替わった直後において、定電流源Ｉｓ２が追従しきれずまた切り替わっていない場合には、ノードＮは未だＬレベルのままであるので、ノードＯＵＴはＨレベルのままである。この状態で、信号Ｐｅｎ，Ｎｅｎの切り替えに追従して、インバータｉｎｖ３，ｉｎｖ４の出力部およびＰＭＯＳトランジスタｍｐ４，ｍｐ５およびＮＭＯＳトランジスタｍｎ４，ｍｎ５が切り替わった（すなわち、ＰＭＯＳトランジスタｍｐ４およびＮＭＯＳトランジスタｍｎ４が遮断しＰＭＯＳトランジスタｍｐ５およびＮＭＯＳトランジスタｍｎ５が導通した）とすると、切り替え前にＬレベルのノードＰに接続されていたノードＡは、切り替えによりＬレベルのノードＮへ接続される。これと同時に、インバータｉｎｖ３の出力部がＬレベルからＨレベルに切り替わっているので、キャパシタＣ２を介して、ノードＡもＬレベルからＨレベルに切り替えられる。このとき、キャパシタＣ１に蓄積されていた電荷の一部がキャパシタＣ２に移動するが、ノードＡにおける電圧上昇値は、移動する電荷量に基づき定められる。また、上述したようにノードＡはノードＮへ接続されるので、ノードＮの電位はノードＡと等しくなるまで引き上げられ、Ｈレベルへ遷移する。同時に、ＰＭＯＳトランジスタｍｐ２が導通するとともにＮＭＯＳトランジスタｍｎ２が遮断するので、ノードＰは電源電位に接続されＨレベルとなる。その後、定電流源Ｉｓ１が遮断するとともに定電流源Ｉｓ２が導通するので、ノードＮの電位は、定電流源Ｉｓ２によっても、Ｈレベルへ引き上げられる。

すなわち、ＰＭＯＳトランジスタｍｐ１、ＮＭＯＳトランジスタｍｎ１、キャパシタＣ１、キャパシタＣ２、信号Ｐｅｎ、信号Ｎｅｎ、およびノードＯＵＴは、それぞれ、本発明に係る、第一トランジスタ、第二トランジスタ、主キャパシタ、補助キャパシタ、第一制御信号、第二制御信号、および出力ノードとして機能する。また、キャパシタＣ１，Ｃ２は本発明に係るキャパシタ群を構成し、ノードＯＵＴから出力される信号は本発明に係るドライバ信号として機能する。

以上のように、信号Ｐｅｎ，Ｎｅｎが切り替えられると、ノードＰ，Ｎの電位はキャパシタＣ１，Ｃ２間で移動する電荷量に基づき変化する。従って、このノードＰ，Ｎの電位の変化がＰＭＯＳトランジスタｍｐ１およびＮＭＯＳトランジスタｍｎ１の閾値に相当するようにキャパシタＣ１，Ｃ２の容量比を定めることにより、信号Ｐｅｎ，Ｎｅｎが切り替わってからノードＯＵＴの電位が切り替わるまでの遅延を低減することが可能となる。

図４〜５は、図１に示される出力バッファ回路１００における各信号および各ノードの電位のシミュレーション波形を示すタイミングチャートである。このシミュレーションは、電源電位が３．３Ｖ、ＰＭＯＳトランジスタの閾値電圧（ＰＭＯＳ閾値電圧Ｖｔｈｐ）が−０．６５Ｖ、ＮＭＯＳトランジスタの閾値電圧（ＮＭＯＳ閾値電圧Ｖｔｈｎ）が０．６５Ｖ、ノードＯＵＴに接続される図示しないキャパシタの容量が５０ｐＦ、キャパシタＣ１，Ｃ２の容量比が１：２という条件で行った。この条件においては、信号ＰｅｎがＬレベルからＨレベルに切り替わった直後にノードＰは３．３Ｖから２Ｖ付近に高速に変化しており、信号ＮｅｎがＬレベルからＨレベルに切り替わった直後にノードＮは０Ｖから１．１Ｖ付近に高速に変化している。

このように、本実施の形態に係る出力バッファ回路１００においては、信号Ｐｅｎ，Ｎｅｎを、定電流源Ｉｓ１，Ｉｓ２のみならずキャパシタ回路３０にも直接に入力する。従って、図３に示されるように信号Ｐｅｎ，Ｎｅｎを定電流源Ｉｓ１，Ｉｓ２のみに入力させる場合に比べて、ノードＯＵＴから出力されるドライバ信号の切り替え速度を上げ出力遅延を低減できるという効果を奏する。

上述したように、特許文献１では、出力ノードｖｏから例えばＨレベルのドライブ信号を出力させる場合には、入力ノードｖｉに入力される制御信号においてＬレベルの時間が長くなると、遅延をあまり短縮できないという問題点があった。本実施の形態に係る出力バッファ回路１００では、ノードＯＵＴから例えばＨレベルのドライブ信号を出力させる場合には、ノードＡをノードＰに接続させる前段階において、ノードＡはノードＮに接続されＨレベルであり、キャパシタＣ１の一端はノードＯＵＴに接続されＬレベルであり、キャパシタＣ２の他端はインバータｉｎｖ３の出力部に接続されＨレベルである。従って、キャパシタＣ１，Ｃ２の電位はリーク等の影響を受けないので、ノードＡがノードＰに接続されたときのノードＰの電位は常に一定となる。従って、入力ノードＶｉに入力される制御信号の波形に拘わらず一定の出力遅延が実現できる。

また、本実施の形態に係る出力バッファ回路１００においては、ノードＯＵＴの電位をキャパシタＣ１，Ｃ２を介してノードＰ，Ｎに帰還するので、特許文献１と同様に、ノードＯＵＴに接続される図示しないキャパシタの負荷に依存しない所定のスルーレートを設定することができる。

なお、上述においては、図１を用いて、キャパシタＣ２の他端に信号Ｐｅｎの反転信号を入力させる場合について説明したが、これに限らず、キャパシタＣ２の他端には、信号Ｐｅｎの反転信号に限らず信号Ｎｅｎを入力させてもよい。

また、図１に示されるキャパシタＣ１，Ｃ２は、半導体基板上に形成できるものであれば、種類は問わない。従って、キャパシタＣ１，Ｃ２は、ゲート酸化膜を一端とし残る一端を拡散層で構成するものであってもよく、あるいはＭＯＳトランジスタのゲート（制御電極または一方制御電極）を一端とし残る一端をソース、ドレイン、バックゲート（他方制御電極）に接続した構造を有するものであってもよく、あるいは２枚の金属膜の間に薄いシリコン酸化膜を挟んだＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造を有するものであってもよい（後述するキャパシタＣＰ１，ＣＰ２，ＣＮ１，ＣＮ２についても同様）。

また、上述においては、図２に示されるような定電流源Ｉｓ１を用いる場合について説明したが、これに限らず、定電流源Ｉｓ１は、ＮＭＯＳトランジスタにおいてソースをグランド電位に接続しドレインをノードＰに接続しゲートに信号Ｐｅｎを入力するように構成してもよい。また、定電流源Ｉｓ２は、ＰＭＯＳトランジスタにおいてソースを電源電位に接続しドレインをノードＮに接続しゲートに信号Ｎｅｎの反転信号を入力するように構成してもよい（実施の形態２以降についても同様）。

＜実施の形態２＞
実施の形態１に係る図１の出力バッファ回路１００においては、キャパシタＣ１，Ｃ２は、常にノードＰまたはノードＮに接続されているわけではない。従って、例えば信号ＰｅｎがＬレベルからＨレベルに切り替わり信号ＮｅｎがＨレベルからＬレベルに切り替わるときには、ノードＮがＨレベルに確定している（すなわちノードＡがＨレベルに確定している）必要がある。従って、信号Ｐｅｎ，Ｎｅｎの周波数が高い場合には、ノードＮの電位が追従できずＨレベルに確定する前に信号Ｐｅｎ，Ｎｅｎが切り替わるので、遅延値が変動する場合がある。

図６は、実施の形態２に係るスルーレート制御型の出力バッファ回路１００ａの構成を示す回路図である。図６は、図１において、キャパシタ回路３０に代えてキャパシタ回路３０ａを設けたものである。キャパシタ回路３０ａは、キャパシタＣＰ１，ＣＰ２，ＣＮ１，ＣＮ２とインバータｉｎｖ５とからなる。

キャパシタ回路３０ａにおいて、キャパシタＣＰ１，ＣＮ１それぞれの一端は、ノードＯＵＴで互いに接続されている。また、キャパシタＣＰ１の他端はノードＰで、ＰＭＯＳトランジスタｍｐ１のゲートとＰＭＯＳトランジスタｍｐ２のドレインとキャパシタＣＰ２の一端とに接続されている。キャパシタＣＰ２の他端にはインバータｉｎｖ５の出力部が接続されており、インバータｉｎｖ５の入力部には信号Ｐｅｎが入力される。

また、キャパシタＣＮ１の他端はノードＮで、ＮＭＯＳトランジスタｍｎ１のゲートとＮＭＯＳトランジスタｍｎ２のドレインとキャパシタＣＮ２の一端とに接続されている。キャパシタＣＮ２の他端には信号Ｎｅｎが入力される。

すなわち、図６は、図３において、キャパシタＣＰ１の他端にキャパシタＣＰ２の一端を接続しキャパシタＣＰ２の他端に信号Ｐｅｎの反転信号を入力させるとともに、キャパシタＣＮ１の他端にキャパシタＣＮ２の一端を接続しキャパシタＣＮ２の他端に信号Ｎｅｎを入力させたものである。図６においては、図１，３と同様の機能を有する要素については同一符号を付しており、ここでの詳細な説明は省略する。

次に、出力バッファ回路１００ａの動作について説明する。なお、各ノードの電位が安定した状態においてキャパシタ回路３０ａ以外の回路は出力バッファ回路１００と同様の動作を行うので、ここでは詳細な説明は省略し、信号ＰｅｎがＬレベル且つ信号ＮｅｎがＨレベルになった場合における各ノードおよび各キャパシタの状態についてのみ説明する。このとき、キャパシタＣＰ１は、一端がノードＯＵＴでＬレベルとなり、他端がノードＰでＨレベルとなるので、比較的に多くの電荷を蓄積する。また、キャパシタＣＰ２は、一端がノードＰでＨレベルとなり、他端がインバータｉｎｖ５の出力部でＨレベルとなるので、比較的に少ない電荷を蓄積する。また、キャパシタＣＮ１は、一端がノードＯＵＴでＬレベルとなり、他端がノードＮでＨレベルとなるので、比較的に多くの電荷を蓄積する。また、キャパシタＣＮ２は、一端がノードＮでＨレベルとなり、他端が信号ＮｅｎでＨレベルとなるので、比較的に少ない電荷を蓄積する。

次に、出力バッファ回路１００ａにおいて、信号Ｐｅｎ，Ｎｅｎが切り替わった直後の遷移状態における動作について説明する。

まず、信号ＰｅｎがＬレベルからＨレベルに切り替わり信号ＮｅｎがＨレベルからＬレベルに切り替わった直後の動作について説明する。

信号Ｐｅｎ，Ｎｅｎが切り替わった直後において、定電流源Ｉｓ１が追従しきれずまた切り替わっていない場合には、ノードＰは未だＨレベルのままであるので、ノードＯＵＴはＬレベルのままである。この状態で、信号Ｐｅｎ，Ｎｅｎの切り替えに追従して、インバータｉｎｖ５の出力部がＨレベルからＬレベルに切り替わったとすると、キャパシタＣＰ１に蓄積されていた電荷の一部がキャパシタＣＰ２に移動する。これにより、ノードＰがＨレベルからＬレベルへ遷移する。ノードＰにおける電圧降下値は、移動する電荷量に基づき定められる。同時に、ＰＭＯＳトランジスタｍｐ２が遮断するとともにＮＭＯＳトランジスタｍｎ２が導通するので、ノードＮはグランド電位に接続されＬレベルとなる。その後、定電流源Ｉｓ１が導通するとともに定電流源Ｉｓ２が遮断するので、ノードＰの電位は、定電流源Ｉｓ１によっても、Ｌレベルへ引き下げられる。

次に、信号ＰｅｎがＨレベルからＬレベルに切り替わり信号ＮｅｎがＬレベルからＨレベルに切り替わった直後の動作について説明する。

信号Ｐｅｎ，Ｎｅｎが切り替わった直後において、定電流源Ｉｓ２が追従しきれずまた切り替わっていない場合には、ノードＮは未だＬレベルのままであるので、ノードＯＵＴはＨレベルのままである。この状態で、信号Ｎｅｎの切り替えに追従して、キャパシタＣＮ１に蓄積されていた電荷の一部がキャパシタＣＮ２に移動する。これにより、ノードＮがＬレベルからＨレベルへ遷移する。ノードＮにおける電圧上昇値は、移動する電荷量に基づき定められる。同時に、ＰＭＯＳトランジスタｍｐ２が導通するとともにＮＭＯＳトランジスタｍｎ２が遮断するので、ノードＰは電源電位に接続されＨレベルとなる。その後、定電流源Ｉｓ１が遮断するとともに定電流源Ｉｓ２が導通するので、ノードＮの電位は、定電流源Ｉｓ２によっても、Ｈレベルへ引き上げられる。

すなわち、キャパシタＣＰ１、キャパシタＣＮ１、キャパシタＣＰ２、キャパシタＣＮ２は、それぞれ、本発明に係る第一乃至第四キャパシタとして機能する。

上述したように、実施の形態１に係る出力バッファ回路１００では、ノードＯＵＴから例えばＨレベルのドライブ信号を出力させる場合には、ノードＡをノードＰに接続させる前段階において、ノードＡはノードＮに接続され電源電位レベルであることを期待している。しかしながら、出力されるドライブ信号の周波数が高くなると、ノードＮの電位は電源電位レベルに達しない（図５の期間Ｔ２）。このため、ノードＡの電位も電源電位レベルより低くなるので、信号ＰｅｎがＬレベルからＨレベルに切り替わり信号ＮｅｎがＨレベルからＬレベルに切り替わりノードＡがノードＰに接続されたときに、ノードＰは所望の電位より低くなる。従って、ノードＯＵＴの出力を遅延させたり、ひいてはスルーレートに影響を与えたりする場合があった。一方、本実施の形態に係る出力バッファ回路１００ａによれば、ノードＯＵＴからＨレベルのドライブ信号を出力させる場合には、前段階においてはノードＰの電位はＨレベルであるので、信号ＰｅｎがＬレベルからＨレベルに切り替わり信号ＮｅｎがＨレベルからＬレベルに切り替わったときのノードＰの電位は常に一定となる。従って、出力されるドライブ信号の周波数が高くなった場合においても、所望のスルーレートを保ちつつ一定の出力遅延が実現できる（Ｌレベルのドライブ信号を出力させる場合についても同様）。

このように、本実施の形態に係る出力バッファ回路１００ａにおいては、キャパシタＣＰ１，ＣＰ２はノードＰに、ＣＮ１，ＣＮ２はノードＮに、常に接続されている。従って、実施の形態１の効果に加えて、信号Ｐｅｎ，Ｎｅｎの周波数が高い場合にも遅延値を安定させることができるという効果を奏する。

なお、キャパシタＣＰ１，ＣＰ２の容量比およびキャパシタＣＮ１，ＣＮ２の容量比は、電源電位およびＭＯＳトランジスタの閾値電圧に合わせて定めればよい。例えば、電源電位が３．３Ｖ、ＰＭＯＳトランジスタの閾値電圧（ＰＭＯＳ閾値電圧Ｖｔｈｐ）が−０．６５Ｖ、ＮＭＯＳトランジスタの閾値電圧（ＮＭＯＳ閾値電圧Ｖｔｈｎ）が０．６５Ｖという条件においては、キャパシタＣＰ１，ＣＰ２の容量比およびキャパシタＣＮ１，ＣＮ２の容量比は、１：２から１：４までの範囲程度に定めればよい（実施の形態３以降においても同様）。

＜実施の形態３＞
実施の形態２に係る図６の出力バッファ回路１００ａにおいては、キャパシタＣＰ２，ＣＮ２は、ノードＯＵＴに接さないのでスルーレート制御には用いられない。しかし、キャパシタＣＰ２，ＣＮ２は、ノードＯＵＴに接するように配置されることによりスルーレート制御に用いられてもよい。

図７は、実施の形態３に係るスルレート型の出力バッファ回路１００ｂの構成を示す回路図である。図７は、図１において、キャパシタ回路３０に代えてキャパシタ回路３０ｂを設けたものである。キャパシタ回路３０ｂは、キャパシタＣＰ１，ＣＰ２，ＣＮ１，ＣＮ２とインバータｉｎｖ５とＰＭＯＳトランジスタｍｐ６，ｍｐ７とＮＭＯＳトランジスタｍｎ６，ｍｎ７とからなる。

キャパシタ回路３０ｂにおいて、キャパシタＣＰ１，ＣＰ２，ＣＮ１，ＣＮ２それぞれの一端は、ノードＯＵＴで互いに接続されている。また、キャパシタＣＰ１の他端はノードＰで、ＰＭＯＳトランジスタｍｐ１のゲートとＰＭＯＳトランジスタｍｐ２のドレインとＰＭＯＳトランジスタｍｐ６のソースとに接続されている。また、キャパシタＣＰ２の他端は、ノードＢで、ＰＭＯＳトランジスタｍｐ６のドレインおよびＮＭＯＳトランジスタｍｎ６のドレインに接続されている。また、ＰＭＯＳトランジスタｍｐ６のゲートおよびＮＭＯＳトランジスタｍｎ６のゲートは、インバータｉｎｖ５の出力部に接続されており、インバータｉｎｖ５の入力部には信号Ｐｅｎが入力される。ＮＭＯＳトランジスタｍｎ６のソースはグランド電位に接続されている。

また、キャパシタＣＮ１の他端はノードＮで、ＮＭＯＳトランジスタｍｎ１のゲートとＮＭＯＳトランジスタｍｎ２のドレインとＮＭＯＳトランジスタｍｎ７のソースとに接続されている。また、キャパシタＣＮ２の他端は、ノードＣで、ＰＭＯＳトランジスタｍｐ７のドレインおよびＮＭＯＳトランジスタｍｎ７のドレインに接続されている。また、ＰＭＯＳトランジスタｍｐ７のゲートおよびＮＭＯＳトランジスタｍｎ７のゲートは、信号Ｎｅｎが入力される。ＰＭＯＳトランジスタｍｐ７のソースは電源電位に接続されている。

すなわち、図７は、図６において、キャパシタＣＰ１，ＣＰ２およびキャパシタＣＮ１，ＣＮ２を並列に接続させ、それぞれの他端をＰＭＯＳトランジスタｍｐ６またはＮＭＯＳトランジスタｍｎ７に接続するとともに、ＮＭＯＳトランジスタｍｎ６を介してグランド電位に接続またはＰＭＯＳトランジスタｍｐ７を介して電源電位に接続させたものである。図７においては、図１，６と同様の機能を有する要素については同一符号を付しており、ここでの詳細な説明は省略する。

次に、出力バッファ回路１００ｂの動作について説明する。なお、各ノードの電位が安定した状態においてキャパシタ回路３０ｂ以外の回路は、出力バッファ回路１００と同様の動作を行うので、ここでは詳細な説明は省略し、信号ＰｅｎがＬレベル且つ信号ＮｅｎがＨレベルになった場合における各ノードおよび各キャパシタの状態についてのみ説明する。このとき、キャパシタＣＰ１は、一端がノードＯＵＴでＬレベルとなり、他端がノードＰでＨレベルとなるので、比較的に多くの電荷を蓄積する。また、キャパシタＣＰ２は、一端がノードＯＵＴでＬレベルとなり、他端がグランド電位に接続されＬレベルとなるので、比較的に少ない電荷を蓄積する。また、キャパシタＣＮ１は、一端がノードＯＵＴでＬレベルとなり、他端がノードＮでＨレベルとなるので、比較的に多くの電荷を蓄積する。また、キャパシタＣＮ２は、一端がノードＯＵＴでＬレベルとなり、他端がノードＮでＨレベルとなるので、比較的に多くの電荷を蓄積する。

次に、出力バッファ回路１００ｂにおいて、信号Ｐｅｎ，Ｎｅｎが切り替わった直後の遷移状態における動作について説明する。

まず、信号ＰｅｎがＬレベルからＨレベルに切り替わり信号ＮｅｎがＨレベルからＬレベルに切り替わった直後の動作について説明する。

信号Ｐｅｎ，Ｎｅｎが切り替わった直後において、定電流源Ｉｓ１が追従しきれずまた切り替わっていない場合には、ノードＰは未だＨレベルのままであるので、ノードＯＵＴはＬレベルのままである。この状態で、信号Ｐｅｎ，Ｎｅｎの切り替えに追従して、インバータｉｎｖ５の出力部およびＰＭＯＳトランジスタｍｐ６，ｍｐ７およびＮＭＯＳトランジスタｍｎ６，ｍｎ７が切り替わった（すなわち、ＰＭＯＳトランジスタｍｐ６，ｍｐ７が導通しＮＭＯＳトランジスタｍｎ６，ｍｎ７が遮断した）とすると、切り替え前にグランド電位に接続されていたノードＢは切り替えによりＨレベルのノードＰに接続され、切り替え前にＨレベルのノードＮに接続されていたノードＣは切り替えにより電源電位に接続される。このとき、キャパシタＣＰ１に蓄積されていた電荷の一部がキャパシタＣＰ２に移動するが、ノードＢにおける電圧上昇値は、移動する電荷量に基づき定められる。また、上述したようにノードＢはノードＰへ接続されるので、ノードＰの電位はノードＢと等しくなるまで引き下げられ、Ｌレベルへ遷移する。同時に、ＰＭＯＳトランジスタｍｐ２が遮断するとともにＮＭＯＳトランジスタｍｎ２が導通するので、ノードＮはグランド電位に接続されＬレベルとなる。その後、定電流源Ｉｓ１が導通するとともに定電流源Ｉｓ２が遮断するので、ノードＰの電位は、定電流源Ｉｓ１によっても、Ｌレベルへ引き下げられる。

次に、信号ＰｅｎがＨレベルからＬレベルに切り替わり信号ＮｅｎがＬレベルからＨレベルに切り替わった直後の動作について説明する。

信号Ｐｅｎ，Ｎｅｎが切り替わった直後において、定電流源Ｉｓ２が追従しきれずまた切り替わっていない場合には、ノードＮは未だＬレベルのままであるので、ノードＯＵＴはＨレベルのままである。この状態で、信号Ｐｅｎ，Ｎｅｎの切り替えに追従して、インバータｉｎｖ５の出力部およびＰＭＯＳトランジスタｍｐ６，ｍｐ７およびＮＭＯＳトランジスタｍｎ６，ｍｎ７が切り替わった（すなわち、ＰＭＯＳトランジスタｍｐ６，ｍｐ７が遮断しＮＭＯＳトランジスタｍｎ６，ｍｎ７が導通した）とすると、切り替え前にＬレベルのノードＰに接続されていたノードＢは切り替えによりグランド電位に接続され、切り替え前に電源電位に接続されていたノードＣは切り替えによりＬレベルのノードＮに接続される。このとき、キャパシタＣＮ１に蓄積されていた電荷の一部がキャパシタＣＮ２に移動するが、ノードＣにおける電圧上昇値は、移動する電荷量に基づき定められる。また、上述したようにノードＣはノードＮへ接続されるので、ノードＮの電位はノードＣと等しくなるまで引き上げられ、Ｈレベルへ遷移する。同時に、ＰＭＯＳトランジスタｍｐ２が導通するとともにＮＭＯＳトランジスタｍｎ２が遮断するので、ノードＰは電源電位に接続されＨレベルとなる。その後、定電流源Ｉｓ１が遮断するとともに定電流源Ｉｓ２が導通するので、ノードＮの電位は、定電流源Ｉｓ２によっても、Ｈレベルへ引き上げられる。

図７に示される出力バッファ回路１００ｂにおいては、キャパシタＣＰ２，ＣＮ２をノードＯＵＴに接するように配置しているので、キャパシタＣＰ１，ＣＮ１のみならずキャパシタＣＰ２，ＣＮ２もスルーレート制御に用いることが可能となる。すなわち、出力バッファ１００ｂにおいては、実施の形態３に係る図６のキャパシタＣＰ１（あるいはＣＮ１）と同一の容量を、キャパシタＣＰ１，ＣＰ２の容量の和（あるいはキャパシタＣＮ１，ＣＮ２の容量の和）で実現すればよい。従って、実施の形態２に比べて、キャパシタのレイアウト面積を低減することが可能となる。

このように、本実施の形態に係る出力バッファ回路１００ｂにおいては、キャパシタＣＰ２，ＣＮ２を、ノードＯＵＴに接するように配置することによりスルーレート制御に用いている。従って、実施の形態２の効果に加えて、キャパシタのレイアウト面積を低減できるという効果を奏する。

＜実施の形態４＞
図８は、実施の形態４に係るスルーレート制御型の出力バッファ回路１００ｃの構成を示す回路図である。図８は、図７において、キャパシタ回路３０ｂに代えてキャパシタ回路３０ｃを設けたものである。図８に示されるキャパシタ回路３０ｃは、図７に示されるキャパシタ回路３０ｂにおいて、ＰＭＯＳトランジスタｍｐ７のソースおよびＮＭＯＳトランジスタｍｎ６のソースをノードＯＵＴで互いに接続したものである。図８においては、図７と同様の機能を有する要素については同一符号を付しており、ここでの詳細な説明は省略する。

図８においては、上述したように、信号ＰｅｎがＬレベル且つ信号ＮｅｎがＨレベルになった場合には、ノードＯＵＴがＬレベルとなるので、ＮＭＯＳトランジスタｍｎ６のソースをＬレベルとし導通させることができる。このとき、ＰＭＯＳトランジスタｍｐ７は遮断するので、ソースがＬレベルとなっても問題はない。また、信号ＰｅｎがＨレベル且つ信号ＮｅｎがＬレベルになった場合には、ノードＯＵＴがＨレベルとなるので、ＰＭＯＳトランジスタｍｐ７のソースをＨレベルとし導通させることができる。このとき、ＮＭＯＳトランジスタｍｎ６は遮断するので、ソースがＨレベルとなっても問題はない。

このように、本実施の形態に係る出力バッファ回路１００ｃは、実施の形態３と同様の効果を奏する。

＜実施の形態５＞
実施の形態１に係る図２のドライブ回路１０においては、ＰＭＯＳトランジスタｍｐ１０ａ，ｍｐ１１ａおよびＮＭＯＳトランジスタｍｎ１０ａがいずれも導通している場合や、ＮＭＯＳトランジスタｍｎ２２ａ，２１ａおよびＰＭＯＳトランジスタｍｐ２０ａがいずれも導通している場合に、これらを貫通して電源電位からグランド電位に電流が流れてしまうことがある。

図９は、実施の形態５に係るドライバ制御回路２０ａの構成を示す回路図である。図９は、図２において、ＰＭＯＳトランジスタｍｐ１０，ｍｐ１１，ｍｐ１２，ｍｐ２０ｃおよびＮＭＯＳトランジスタｍｎ１０ｃ，ｍｎ２０，ｍｎ２１，ｍｎ２２を加えるとともに、信号Ｐｅｎが入力されるインバータｉｎｖ２をＰＭＯＳトランジスタｍｐ１１ａのゲートに代えてＰＭＯＳトランジスタｍｐ１２のゲートに接続させ、さらに信号ＮｅｎをＮＭＯＳトランジスタｍｎ２１ａのゲートに代えてＮＭＯＳトランジスタｍｎ２０のゲートに入力させたものである。なお、以下では、図１の出力バッファ回路１００においてドライバ制御回路２０に代えてドライバ制御回路２０ａを用いた場合について説明するが、これに限らず、図３の出力バッファ回路１００’や、図６の出力バッファ回路１００ａ、図７の出力バッファ回路１００ｂ、図８の出力バッファ回路１００ｃ等においてドライバ制御回路２０ａを用いてもよい。

図９において、ＰＭＯＳトランジスタｍｐ１０のソースは電源電位に接続されている。ＰＭＯＳトランジスタｍｐ１０のドレインはＰＭＯＳトランジスタｍｐ１１のソースに接続されている。ＰＭＯＳトランジスタｍｐ１０のゲートはＰＭＯＳトランジスタｍｐ１０ａのゲートに接続されている。ＰＭＯＳトランジスタｍｐ１１のドレインはノード１０でＰＭＯＳトランジスタｍｐ１２のソースとＰＭＯＳトランジスタｍｐ１１のゲートとＰＭＯＳトランジスタｍｐ１１ａのゲートとに接続されている。ＰＭＯＳトランジスタｍｐ１２のドレインは、ノードＯＵＴでＮＭＯＳトランジスタｍｎ２０のドレインに接続されている。

また、ＮＭＯＳトランジスタｍｎ２２のソースはグランド電位に接続されている。ＮＭＯＳトランジスタｍｎ２２のドレインはＮＭＯＳトランジスタｍｎ２１のソースに接続されている。ＮＭＯＳトランジスタｍｎ２２のゲートはＮＭＯＳトランジスタｍｎ２２ａのゲートに接続されている。ＮＭＯＳトランジスタｍｎ２１のドレインはノード２０でＮＭＯＳトランジスタｍｎ２０のソースとＮＭＯＳトランジスタｍｎ２１のゲートとＮＭＯＳトランジスタｍｎ２１ａのゲートとに接続されている。

ＮＭＯＳトランジスタｍｎ１０ｃのドレインは、ノードＰでＰＭＯＳトランジスタｍｐ２のドレインに接続されている。ＮＭＯＳトランジスタｍｎ１０ｃのソースは、グランド電位に接続されている。

ＰＭＯＳトランジスタｍｐ２０ｃのドレインは、ノードＮでＮＭＯＳトランジスタｍｎ２のドレインに接続されている。ＰＭＯＳトランジスタｍｐ２０ｃのソースは、電源電位に接続されている。

なお、図９において、ＮＭＯＳトランジスタｍｎ１０ｃおよびＰＭＯＳトランジスタｍｐ２０ｃは、それぞれ、ＮＭＯＳトランジスタｍｎ１０ｂおよびＰＭＯＳトランジスタｍｐ２０ｂに比較して十分に小さいドライブ能力を有するものとする。すなわち、ＮＭＯＳトランジスタｍｎ１０ｃは、信号ＰｅｎがＨレベルで出力バッファ回路１００が安定状態となった場合に、導通することによりノードＰをグランド電位に接続しＬレベルに固定するためのものである。また、ＰＭＯＳトランジスタｍｐ２０ｃは、信号ＮｅｎがＨレベルで出力バッファ回路１００が安定状態となった場合に、導通することによりノードＮを電源電位に接続しＨレベルに固定するためのものである。また、図９においては、図１と同様の機能を有する要素については同一符号を付しており、ここでの詳細な説明は省略する。

次に、（ドライバ制御回路２０に代えてドライバ制御回路２０ａを備える）出力バッファ回路１００の動作について説明する。最初に、出力バッファ回路１００において、ノードＰ，Ｎ，ＯＵＴの電位が安定した状態における動作について説明する。

まず、信号ＰｅｎがＬレベル且つ信号ＮｅｎがＨレベルになった場合について説明する。

信号ＰｅｎがＬレベルになると、ＰＭＯＳトランジスタｍｐ２が導通するので、ノードＰはＨレベルとなる。従って、ＰＭＯＳトランジスタｍｐ１が遮断する。このとき、ＰＭＯＳトランジスタｍｐ４およびＮＭＯＳトランジスタｍｎ４は遮断するので、ノードＰはノードＡと電気的に隔てられる。また、ＰＭＯＳトランジスタｍｐ１２が遮断するので、ＰＭＯＳトランジスタｍｐ１１，ｍｐ１１ａからなるミラー回路（第二Ｐ側ミラー回路）およびＮＭＯＳトランジスタｍｎ１０ａ，ｍｎ１０ｂからなるミラー回路（Ｐ側ミラー回路）には電流は流れない（すなわち、定電流源Ｉｓ１は遮断する）。なお、このとき、ＮＭＯＳトランジスタｍｎ１０ｃは遮断するので、ノードＰがグランド電位に接続されることはない。また、ＰＭＯＳトランジスタｍｐ１２は遮断するので、ノードＯＵＴはノード１０と電気的に隔てられる。

信号ＮｅｎがＨレベルになると、ＰＭＯＳトランジスタｍｐ２０ｃが導通するので、ノードＮはＨレベルとなる。従って、ＮＭＯＳトランジスタｍｎ１が導通する。よって、ノードＯＵＴがＬレベルとなる。このとき、ＮＭＯＳトランジスタｍｎ２は遮断するので、ノードＮがグランド電位に接続されることはない。また、このとき、ＰＭＯＳトランジスタｍｐ５およびＮＭＯＳトランジスタｍｎ５は導通するので、ノードＮはノードＡと電気的に結ばれる。これにより、ノードＡの電位はＨレベルとなる。なお、このとき、ＮＭＯＳトランジスタｍｎ２０が導通するが、ノードＯＵＴはＬレベルであるので、ＮＭＯＳトランジスタｍｎ２１，ｍｎ２１ａからなるミラー回路（第二Ｎ側ミラー回路）およびＰＭＯＳトランジスタｍｐ２０ａ，ｍｐ２０ｂからなるミラー回路（Ｎ側ミラー回路）には電流は流れない（すなわち定電流源Ｉｓ２は遮断する）。

次に、信号ＰｅｎがＨレベル且つ信号ＮｅｎがＬレベルになった場合について説明する。

信号ＮｅｎがＬレベルになると、ＮＭＯＳトランジスタｍｎ２が導通するので、ノードＮはＬレベルとなる。従って、ＮＭＯＳトランジスタｍｎ１が遮断する。このとき、ＰＭＯＳトランジスタｍｐ５およびＮＭＯＳトランジスタｍｎ５は遮断するので、ノードＮはノードＡと電気的に隔てられる。また、ＮＭＯＳトランジスタｍｎ２０が遮断するので、ＮＭＯＳトランジスタｍｎ２１，ｍｎ２１ａからなる第二Ｎ側ミラー回路およびＰＭＯＳトランジスタｍｐ２０ａ，ｍｐ２０ｂからなるＮ側ミラー回路には電流は流れない（すなわち、定電流源ｌｓ２は遮断する）。なお、このとき、ＰＭＯＳトランジスタｍｐ２０ｃは遮断するので、ノードＮが電源電位に接続されることはない。また、ＮＭＯＳトランジスタｍｎ２０は遮断するので、ノードＯＵＴはノード２０と電気的に隔てられる。

信号ＰｅｎがＨレベルになると、ＮＭＯＳトランジスタｍｎ１０ｃが導通するので、ノードＰはＬレベルとなる。従って、ＰＭＯＳトランジスタｍｐ１が導通する。よって、ノードＯＵＴがＨレベルとなる。このとき、ＰＭＯＳトランジスタｍｐ２は遮断するので、ノードＰが電源電位に接続されることはない。また、このとき、ＰＭＯＳトランジスタｍｐ４およびＮＭＯＳトランジスタｍｎ４は導通するので、ノードＰはノードＡと電気的に結ばれる。これにより、ノードＡの電位はＬレベルとなる。なお、このとき、ＰＭＯＳトランジスタｍｐ１２が導通するが、ノードＯＵＴはＨレベルであるので、ＰＭＯＳトランジスタｍｐ１１，ｍｐ１１ａからなる第二Ｐ側ミラー回路およびＮＭＯＳトランジスタｍｎ１０ａ，ｍｎ１０ｂからなるＰ側ミラー回路には電流は流れない（すなわち定電流源Ｉｓ１は遮断する）。

以上のように、本実施の形態に係る図９のドライブ制御回路２０ａは、実施の形態１に係る図２のドライブ制御回路２０とは異なり、安定状態においては、定電流源Ｉｓ１，Ｉｓ２はいずれも遮断しており、ＮＭＯＳトランジスタｍｎ１０ｃまたはＰＭＯＳトランジスタｍｐ２０ｃにより、ノードＰまたはノードＮの電位が固定される。従って、実施の形態１に係る図２のドライブ制御回路２０に比べて、ＰＭＯＳトランジスタｍｐ１０ａ，ｍｐ１１ａおよびＮＭＯＳトランジスタｍｎ１０ａがいずれも導通している期間やＮＭＯＳトランジスタｍｎ２２ａ，２１ａおよびＰＭＯＳトランジスタｍｐ２０ａがいずれも導通している期間を短くできるので、これらを貫通して電源電位からグランド電位に流れる電流を低減することが可能となる。

すなわち、ＮＭＯＳトランジスタｍｎ１０ｃおよびＰＭＯＳトランジスタｍｐ２０ｃは、それぞれ、本発明に係る第一固定回路および第二固定回路として機能する。

また、後述するように定電流源Ｉｓ１，Ｉｓ２は遷移状態においては導通しノードＰまたはノードＮの電位を設定するが、上述したように安定状態への移行に伴い定電流源Ｉｓ１，Ｉｓ２を遮断することにより、ＰＭＯＳトランジスタｍｐ１またはＮＭＯＳトランジスタｍｎ１をドライブする能力を弱めることが可能となる。これにより、出力波形のオーバーシュートまたはアンダーシュートを抑制することが可能となる。

次に、出力バッファ回路１００において、信号Ｐｅｎ，Ｎｅｎが切り替わった直後の遷移状態における動作について説明する。

まず、信号ＰｅｎがＬレベルからＨレベルに切り替わり信号ＮｅｎがＨレベルからＬレベルに切り替わった直後の動作について説明する。

信号Ｐｅｎ，Ｎｅｎが切り替わった直後において、定電流源Ｉｓ１が追従しきれずまた切り替わっていない場合には、ノードＰは未だＨレベルのままであるので、ノードＯＵＴはＬレベルのままである。このとき、ＰＭＯＳトランジスタｍｐ１２が導通するので、ＰＭＯＳトランジスタｍｐ１１，ｍｐ１１ａからなる第二Ｐ側ミラー回路およびＮＭＯＳトランジスタｍｎ１０ａ，ｍｎ１０ｂからなるＰ側ミラー回路により、信号Ｂｉａｓ１に基づきＰＭＯＳトランジスタｍｐ１０を流れる電流に比例した電流がＰＭＯＳトランジスタｍｐ１０ａに流され、ＰＭＯＳトランジスタｍｐ１０ａを流れる電流に比例した電流がＮＭＯＳトランジスタｍｎ１０ｂに流される（すなわち定電流源Ｉｓ１は導通する）。これにより、ノードＰの電位は引き下げられ、Ｌレベルへ遷移する。ノードＰがＬレベルとなりＰＭＯＳトランジスタｍｐ１が導通するとノードＯＵＴの電位がＨレベルとなるので、やがてＰＭＯＳトランジスタｍｐ１０には電流が流れなくなり定電流源Ｉｓ１が遮断する（実際には、ノードＯＵＴの電位が電源電位に到達する前に定電流源Ｉｓ１が遮断する）。

次に、信号ＰｅｎがＨレベルからＬレベルに切り替わり信号ＮｅｎがＬレベルからＨレベルに切り替わった直後の動作について説明する。

信号Ｐｅｎ，Ｎｅｎが切り替わった直後において、定電流源Ｉｓ２が追従しきれずまた切り替わっていない場合には、ノードＮは未だＬレベルのままであるので、ノードＯＵＴはＨレベルのままである。このとき、ＮＭＯＳトランジスタｍｎ２０が導通するので、ＮＭＯＳトランジスタｍｎ２１，ｍｎ２１ａからなる第二Ｎ側ミラー回路およびＰＭＯＳトランジスタｍｐ２０ａ，ｍｐ２０ｂからなるＮ側ミラー回路により、信号Ｂｉａｓ２に基づきＮＭＯＳトランジスタｍｎ２２を流れる電流に比例した電流がＮＭＯＳトランジスタｍｎ２２ａに流され、ＮＭＯＳトランジスタｍｎ２２ａを流れる電流に比例した電流がＰＭＯＳトランジスタｍｐ２０ｂに流される（すなわち定電流源Ｉｓ２は導通する）。これにより、ノードＮの電位は引き上げられ、Ｈレベルへ遷移する。ノードＮがＨレベルとなりＮＭＯＳトランジスタｍｎ１が導通するとノードＯＵＴの電位がＬレベルとなるので、やがてＮＭＯＳトランジスタｍｎ２２には電流が流れなくなり定電流源Ｉｓ２が遮断する（実際には、ノードＯＵＴの電位がグランド電位に到達する前に定電流源Ｉｓ１が遮断する）。

このように、本実施の形態に係るドライブ制御回路２０ａでは、安定状態においては、ＰＭＯＳトランジスタｍｐ１０ａ，ｍｐ１１ａおよびＮＭＯＳトランジスタｍｎ１０ａを貫通する電流やＮＭＯＳトランジスタｍｎ２２ａ，２１ａおよびＰＭＯＳトランジスタｍｐ２０ａを貫通する電流は流れない。従って、実施の形態１に係る図２のドライブ制御回路２０に比べて、不要な電流を低減することが可能となる。

また、本実施の形態に係るドライブ制御回路２０ａでは、安定状態への移行に伴い定電流源Ｉｓ１，Ｉｓ２を遮断することにより、ＰＭＯＳトランジスタｍｐ１またはＮＭＯＳトランジスタｍｎ１をドライブする能力を弱めている。従って、実施の形態１に係る図２のドライブ制御回路２０に比べて、出力波形のオーバーシュートまたはアンダーシュートを抑制することができる。

＜実施の形態６＞
実施の形態１〜５においては、互いに反転の関係にある信号Ｐｅｎ，Ｎｅｎを入力することにより、ノードＯＵＴから信号を出力させる場合について説明した。しかし、ＡＴＡ／ＡＴＡＰＩなどのプロトコルにおいては、ノードＯＵＴから出力バッファ回路に信号が入力される場合がある。このとき、出力バッファ回路においては、信号Ｐｅｎ，ＮｅｎをいずれもＬレベルとすることにより、ＰＭＯＳトランジスタｍｐ１およびＮＭＯＳトランジスタｍｎ１を遮断し、ノードＯＵＴをハイインピーダンス状態とする。これらのプロトコルの規格に基づき入力される信号は、電源電位（３．３Ｖ±０．８Ｖ）より高い（５．５ＶＤＣ）ので、出力バッファ回路は、より高耐圧であることが必要とされる。

図１０は、実施の形態６に係るドライバ回路１０ａの構成を示す回路図である。図１０に示されるように、ドライバ回路１０ａは、電位制御回路１１，１２と、ＰＭＯＳトランジスタｍｐ１，ｍｐ３０，ｍｐ３６とＮＭＯＳトランジスタｍｎ０，ｍｎ１，ｍｎ３０とを備えている。また、図１１は、図１０に示される電位制御回路１１の詳細な構成を示す回路図であり、図１２は、図１０に示される電位制御回路１２の詳細な構成を示す回路図である。電位制御回路１１は、通常は電源電位をノードＦに出力しノードＯＵＴに印加される電位が電源電位を超えた場合にのみノードＯＵＴに印加される電位をノードＦに出力する回路である。電位制御回路１２は、通常はグランド電位をノードＤに出力しノードＯＵＴに印加される電位が電源電位を超えた場合にのみノードＯＵＴに印加される電位をノードＤに出力する回路である。なお、ドライバ回路１０ａは、図１の出力バッファ回路１００に限らず、図３の出力バッファ回路１００’や、図６の出力バッファ回路１００ａ、図７の出力バッファ回路１００ｂ、図８の出力バッファ回路１００ｃ等において用いてもよい。

図１１に示されるように、電位制御回路１１は、ＰＭＯＳトランジスタｍｐ３２，ｍｐ３３，ｍｐ３４を備えている。また、図１２に示されるように、電位制御回路１２は、ＮＭＯＳトランジスタｍｎ３２，ｍｎ３３およびＰＭＯＳトランジスタｍｐ３５を備えている。

図１０〜１２において、ＰＭＯＳトランジスタｍｐ１のソースは電源電位に接続されている。ＰＭＯＳトランジスタｍｐ１のドレインはノードＯＵＴでＰＭＯＳトランジスタｍｐ３６のドレインとＮＭＯＳトランジスタｍｎ０のドレインと電位制御回路１１（ＰＭＯＳトランジスタｍｐ３３のドレインおよびＰＭＯＳトランジスタｍｐ３２のゲート）と電位制御回路１２（ＰＭＯＳトランジスタｍｐ３５のソース）とに接続されている。ＰＭＯＳトランジスタｍｐ１のゲートはノードＰ２でＮＭＯＳトランジスタｍｎ３０の一端とＰＭＯＳトランジスタｍｐ３０の一端とＰＭＯＳトランジスタｍｐ３６のソースとに接続されている。ＰＭＯＳトランジスタｍｐ１のバックゲートはノードＦで電位制御回路１１（ＰＭＯＳトランジスタｍｐ３２のドレイン、ＰＭＯＳトランジスタｍｐ３２のバックゲート、ＰＭＯＳトランジスタｍｐ３３のバックゲート、ＰＭＯＳトランジスタｍｐ３４のドレイン、およびＰＭＯＳトランジスタｍｐ３４のバックゲート）と電位制御回路１２（ＰＭＯＳトランジスタｍｐ３５のバックゲート）とＰＭＯＳトランジスタｍｐ３０のバックゲートとＰＭＯＳトランジスタｍｐ３６のバックゲートに接続されている（なお、図１０においては、図示の都合上、ノードＦの接続関係を一部省略している）。

ＮＭＯＳトランジスタｍｎ３０の他端は、ノードＰでＰＭＯＳトランジスタｍｐ３０の他端に接続されている。ＰＭＯＳトランジスタｍｐ３０のゲートは、ノードＤで電位制御回路１１（ＰＭＯＳトランジスタｍｐ３４のゲート）と電位制御回路１２（ＰＭＯＳトランジスタｍｐ３５のドレインおよびＮＭＯＳトランジスタｍｎ３２のドレイン）とに接続されている。

ＮＭＯＳトランジスタｍｎ０のソースは、ＮＭＯＳトランジスタｍｎ１のドレインに接続されている。ＮＭＯＳトランジスタｍｎ１のソースはグランド電位に接続されている。ＮＭＯＳトランジスタｍｎ１のゲートはノードＮに接続されている。

ＰＭＯＳトランジスタｍｐ３３，ｍｐ３５，ｍｐ３６のゲートとＮＭＯＳトランジスタｍｎ０，ｍｎ３０，ｍｎ３２，ｍｎ３３のゲートとは電源電位に接続されている。ＰＭＯＳトランジスタｍｐ３２，ｍｐ３４のドレインは電源電位に接続されている。ＮＭＯＳトランジスタｍｎ３３のソースはグランド電位に接続されている。ＮＭＯＳトランジスタｍｎ３３のドレインはＮＭＯＳトランジスタｍｎ３２のソースに接続されている。

図１０においては、図１と同様の機能を有する要素については同一符号を付しており、ここでの詳細な説明は省略する。

まず、図１１に示される電位制御回路１１および図１２に示される電位制御回路１２の動作について説明する。

図１１において、ノードＯＵＴがグランド電位である場合には、ノードＤはＬレベルであり、ＰＭＯＳトランジスタｍｐ３３は遮断し、ＰＭＯＳトランジスタｍｐ３２は導通し、ＰＭＯＳトランジスタｍｐ３４は導通する。従って、ノードＦは電源電位レベル（Ｈレベル）となる。

次に、ノードＯＵＴが上昇し（電源電位−ＰＭＯＳ閾値電圧Ｖｔｈｐ）までの場合（例えば、電源電位が３．３Ｖ、Ｖｔｈｐ＝−０．７Ｖ、ノードＯＵＴの電位が３．７Ｖの場合）には、ノードＤはＬレベルであり、ＰＭＯＳトランジスタｍｐ３３は遮断し、ＰＭＯＳトランジスタｍｐ３２は遮断し、ＰＭＯＳトランジスタｍｐ３４は導通する。従って、ノードＦは電源電位レベル（Ｈレベル）となる。

さらに、ノードＯＵＴが上昇し（電源電位−ＰＭＯＳ閾値電圧Ｖｔｈｐ）を超えた場合には、ノードＤはＨレベルであり、ＰＭＯＳトランジスタｍｐ３３は導通し、ＰＭＯＳトランジスタｍｐ３２は遮断し、ＰＭＯＳトランジスタｍｐ３４は遮断する。従って、ノードＦはノードＯＵＴに印加される電位レベル（Ｈレベル）となる。これにより、電位制御回路１１を、通常は電源電位レベル（Ｈレベル）をノードＦに出力しノードＯＵＴに印加される電位が電源電位を超えた場合にノードＯＵＴに印加される電位をノードＦに出力するように動作させることが可能となる。

図１２において、ノードＯＵＴがグランド電位である場合には、ＰＭＯＳトランジスタｍｐ３５は遮断し、ＮＭＯＳトランジスタｍｎ３２は導通し、ＮＭＯＳトランジスタｍｎ３３は導通する。従って、ノードＤはグランド電位レベル（Ｌレベル）となる。

次に、ノードＯＵＴが上昇し（電源電位＋ＰＭＯＳ閾値電圧Ｖｔｈｐ）を超えた場合には、ＰＭＯＳトランジスタｍｐ３５は導通し、ＮＭＯＳトランジスタｍｎ３２は導通し、ＮＭＯＳトランジスタｍｎ３３は導通する。上述したように、ＮＭＯＳトランジスタｍｎ３２，ｍｎ３３の電流駆動能力はＰＭＯＳトランジスタｍｐ３６より十分に小さいので、ノードＤはノードＯＵＴに印加される電位レベル（Ｈレベル）となる。これにより、電位制御回路１２を、通常はＬレベルをノードＤに出力しノードＯＵＴに印加される電位が電源電位を超えた場合にノードＯＵＴに印加される電位をノードＤに出力するように動作させることが可能となる。

次に、図１０に示されるドライバ回路１０ａの動作について説明する。

信号Ｐｅｎ，ＮｅｎがいずれもＬレベルになると、ＰＭＯＳトランジスタｍｐ１およびＮＭＯＳトランジスタｍｎ１が遮断され、ノードＯＵＴがハイインピーダンス状態となる。上述したように、ノードＯＵＴには、信号が入力されるときに高電圧（５．５Ｖ）が印加されるが、このような場合には、図１に示されるドライバ回路１００等のようにＰＭＯＳトランジスタｍｐ１のゲートのみに電源電位を印加する構成では、ＰＭＯＳトランジスタｍｐ１を確実に遮断できない場合がある。

ドライバ回路１０ａにおいては、図１に示されるドライバ回路１００等とは異なり、ＰＭＯＳトランジスタｍｐ１のバックゲートを電位制御回路１１により電位が制御されるノードＦに接続することにより、ノードＯＵＴに印加される電位が電源電位を超えた場合にノードＯＵＴに印加される電位をＰＭＯＳトランジスタｍｐ１のバックゲートに印加する。また、ドライバ回路１０ａにおいては、ＰＭＯＳトランジスタｍｐ３６のソースをノードＰ２でＰＭＯＳトランジスタｍｐ１のゲートに接続するとともに、ＰＭＯＳトランジスタｍｐ３６のドレインをノードＯＵＴに接続している。従って、ＰＭＯＳトランジスタｍｐ３６は、ノードＯＵＴに印加される電位が電源電位を超えた場合には、導通するので、ノードＯＵＴに印加される電位がＰＭＯＳトランジスタｍｐ１のゲートに印加される。すなわち、ドライバ回路１０ａにおいては、ノードＯＵＴに印加される電位が電源電位を超えた場合に、ノードＯＵＴに印加される電位をＰＭＯＳトランジスタｍｐ１のバックゲートおよびゲートに印加することにより、ＰＭＯＳトランジスタｍｐ１を確実に遮断することを可能としている。

また、ドライバ回路１０ａにおいては、図１に示されるドライバ回路１００等とは異なり、ＰＭＯＳトランジスタｍｐ１とノードＰとの間に、ＰＭＯＳトランジスタｍｐ３０およびＮＭＯＳトランジスタｍｎ３０（から構成されるスイッチ）を介在させている。上述したように、ノードＯＵＴに印加される電位が電源電位を超えた場合には、ノードＤ，Ｆは、それぞれ、電位制御回路１２，１１によりノードＯＵＴに印加される電位と等しくなる。従って、このとき、ＰＭＯＳトランジスタｍｐ３０は遮断する。ＮＭＯＳトランジスタｍｎ３０は、ゲートが電源電位に接続されているので導通はするが、ドレイン・ソース間電圧ＶＤＳが（ゲート電位ＶＧＳ−ＮＭＯＳ閾値電圧Ｖｔｈｎ）より大きいときは、ハイインピーダンス状態となる。従って、ノードＯＵＴに印加される電位が電源電位を超えた場合には、電源電位レベルであるノードＰとノードＯＵＴに等しい電位（すなわち電源電位より高い電位）を有するノードＰ２との間には電流は流れない。このように、ＰＭＯＳトランジスタｍｐ１において、ゲートをノードＰに直接に接続せずノードＰ２でゲート電位を印加することにより、ＰＭＯＳトランジスタｍｐ１のゲートに電源電位より高い電位を印加し確実に遮断することが可能となる。

また、ドライバ回路１０ａにおいては、図１に示されるドライバ回路１００等とは異なり、ノードＯＵＴとＮＭＯＳトランジスタｍｎ１との間に、ＮＭＯＳトランジスタｍｎ０を介在させている。通常、出力耐圧に合わせた耐圧のトランジスタ（例えば３．３Ｖ）に対し、その耐圧を超える電位（例えば５．５Ｖ）を直接ＮＭＯＳトランジスタｍｎ１に入力すると、ドレイン・ソース間電圧ＶＤＳやドレイン・ゲート間電圧ＶＧＤが耐圧を超えて５．５Ｖとなり、過ストレスによるトランジスタの故障や寿命の劣化を引き起こすという問題があった。これに対して、ＮＭＯＳトランジスタｍｎ０を介在させることにより、ＮＭＯＳトランジスタｍｎ０は、ゲートが電源電位に接続されているので導通はするが、ノードＯＵＴの電位が（ゲート電位ＶＧＳ（電源電圧）−ＮＭＯＳ閾値電圧Ｖｔｈｎ）より大きいとき、ＮＭＯＳトランジスタｍｎ０のドレイン・ソース間に流すことのできる電流（ＩＤＳ）は飽和特性を示す。従って、ノードＯＵＴに印加される電位が電源電圧を超えた場合には、ＮＭＯＳトランジスタｍｎ１のドレインには電源電圧を超えた電位は印加されない。これにより、ＮＭＯＳトランジスタｍｎ１のドレイン・ソース間電圧ＶＤＳは電源電圧程度、ドレイン・ゲート間電圧ＶＧＤは電源電圧程度の電位差にとどまるので、ノードＯＵＴからトランジスタに印加されるバイアスがその耐圧を超えるような場合でも、過ストレスによるトランジスタの故障や寿命の劣化を防ぐことができる。

また、ＮＭＯＳトランジスタｍｎ０自身においても、ドレイン・ソース間電圧ＶＤＳは（ノードＯＵＴの電位−電源電位）付近、ゲート・ドレイン間電圧ＶＧＤは（ノードＯＵＴの電位−電源電位）となるので、ノードＯＵＴからトランジスタに印加されるバイアスがその耐圧を超えるような場合でも、過ストレスによるトランジスタの故障や寿命の劣化を防ぐことができる。

すなわち、ＰＭＯＳトランジスタｍｐ３０、ＰＭＯＳトランジスタｍｐ３６、およびＮＭＯＳトランジスタｍｎ０は、それぞれ、本実施の形態に係る第三乃至第五トランジスタとして機能する。

このように、本実施の形態に係るドライバ回路１０ａにおいては、ノードＯＵＴの電位が電源電位より高い場合には、その電位をＰＭＯＳトランジスタｍｐ１のゲートおよびバックゲートに印加する。従って、電源電位より高い電位を有する信号をノードＯＵＴから出力バッファ回路に入力される場合においても、ＰＭＯＳトランジスタｍｐ１を確実に遮断することができる。

また、本実施の形態に係るドライバ回路１０ａにおいては、ノードＯＵＴとＮＭＯＳトランジスタｍｎ１との間に、ＮＭＯＳトランジスタｍｎ０を介在させている。従って、電源電位より高い電位を有する信号がノードＯＵＴから出力バッファ回路に入力される場合においても、ＮＭＯＳトランジスタｍｎ１を確実に遮断することができる。

＜実施の形態７＞
実施の形態６に係る図１０のドライバ回路１０ａにおいては、ノードＯＵＴから入力される信号は、キャパシタ回路３０が内蔵するキャパシタに直接に与えられる。しかし、高耐圧を有さないキャパシタ（例えば、上述したような、ＭＯＳトランジスタのゲートを一端とし残る一端をソース、ドレイン、バックゲートに接続した構造を有するキャパシタ）を用いる場合には、ノードＯＵＴから入力される信号は、直接にキャパシタに与えるのではなく、高電位を遮断するスイッチを介してキャパシタに与えられてもよい。

図１３は、実施の形態７に係るドライバ回路１０ｂの構成を示す回路図である。図１３は、図１０において、ノードＯＵＴから入力される信号を、ＰＭＯＳトランジスタｍｐ３１およびＮＭＯＳトランジスタｍｎ３１から構成されるスイッチを介してノードＯＵＴ’でキャパシタ（図１３においては図示しない）に与えるとともに、ノードＯＵＴ’にＰＭＯＳトランジスタｍｐ３７を接続させたものである。

図１３において、ＮＭＯＳトランジスタｍｎ３１の一端はノードＯＵＴでＰＭＯＳトランジスタｍｐ３１の一端に接続されている。ＮＭＯＳトランジスタｍｎ３１の他端はノードＯＵＴ’でＰＭＯＳトランジスタｍｐ３１の他端とＰＭＯＳトランジスタｍｐ３７のドレインとに接続されている。ＰＭＯＳトランジスタｍｐ３１のゲートはノードＤに接続されている。ＰＭＯＳトランジスタｍｐ３１のバックゲートはノードＦに接続されている。ＰＭＯＳトランジスタｍｐ３７のゲートおよびＮＭＯＳトランジスタｍｎ３１のゲートは電源電位に接続されている。ＰＭＯＳトランジスタｍｐ３７のソースは電源電位に接続されている。

図１３においては、図１０と同様の機能を有する要素については同一符号を付しており、ここでの詳細な説明は省略する。

ドライバ回路１０ｂにおいては、ノードＯＵＴに印加される電位が電源電位を超えた場合には、ノードＤ，Ｆは、それぞれ、電位制御回路１２，１１によりノードＯＵＴに印加される電位と等しくなる。従って、このとき、ＰＭＯＳトランジスタｍｐ３１は遮断する。ＮＭＯＳトランジスタｍｎ３１は、ゲートが電源電位に接続されているので導通はするが、ドレイン・ソース間電圧ＶＤＳが（ゲート電圧ＶＧＳ−ＮＭＯＳ閾値電圧Ｖｔｈｎ）より大きいときは、ハイインピーダンス状態となる。従って、ノードＯＵＴに印加される電位が電源電位を超えた場合には、ノードＯＵＴ’の電位が電源電位レベル以下であれば、ノードＯＵＴ’とノードＯＵＴとの間には電流は流れない。 また、ノードＯＵＴ’もハイインピーダンス状態である場合には、導通したＰＭＯＳトランジスタｍｐ３７によりノードＯＵＴ’が電源電位に接続される。すなわち、ＰＭＯＳトランジスタｍｐ３７は、電源電位・ノードＯＵＴ間に配置されたダイオードとして機能し、ノードＯＵＴ，ＯＵＴ’の両方がハイインピーダンス状態である場合においても、ノードＯＵＴからノードＯＵＴ’に高電位が伝わることを防いでいる。

すなわち、ＰＭＯＳトランジスタｍｐ３１およびＰＭＯＳトランジスタｍｐ３７は、それぞれ、本実施の形態に係る第五乃至第六トランジスタとして機能する。

このように、本実施の形態に係るドライバ回路１０ｂでは、ノードＯＵＴとキャパシタ回路３０に内蔵されるキャパシタとの間にノードＯＵＴ’を設け、ノードＯＵＴの電位が電源電位より高い場合には、ノードＯＵＴ’の電位を電源電位に設定する。従って、キャパシタが高耐圧を有さない場合においても、キャパシタに高電圧が印加されることを防ぐことができる。

実施の形態１に係る出力バッファ回路の構成を示す回路図である。 実施の形態１に係るドライバ制御回路の構成を示す回路図である。 比較用の出力バッファ回路の構成を示す回路図である。 実施の形態１に係る出力バッファ回路における各信号および各ノードの電位のシミュレーション波形を示すタイミングチャートである。 実施の形態１に係る出力バッファ回路における各信号および各ノードの電位のシミュレーション波形を示すタイミングチャートである。 実施の形態２に係る出力バッファ回路の構成を示す回路図である。 実施の形態３に係る出力バッファ回路の構成を示す回路図である。 実施の形態４に係る出力バッファ回路の構成を示す回路図である。 実施の形態５に係るドライバ制御回路の構成を示す回路図である。 実施の形態６に係るドライバ回路の構成を示す回路図である。 実施の形態６に係る電位制御回路の構成を示す回路図である。 実施の形態６に係る電位制御回路の構成を示す回路図である。 実施の形態７に係るドライバ回路の構成を示す回路図である。

符号の説明

１０ ドライバ回路、１１〜１２ 電位制御回路、２０ ドライバ制御回路、３０ キャパシタ回路、１００ 出力バッファ回路。

Claims (7)

1. 出力ノードを介して直列に接続され、前記出力ノードにドライバ信号を出力するための第一および第二トランジスタを有するドライバ回路と、
   制御信号に基づき前記第一および第二トランジスタを制御するためのドライバ制御回路と、
   前記出力ノードと前記第一および第二トランジスタの制御電極との間に介在するキャパシタ群を有し前記ドライバ信号をスルーレート制御するためのキャパシタ回路と、
   を備え、
   前記キャパシタ群は、
   前記出力ノードに接続される主キャパシタと、
   前記主キャパシタに接続され、前記制御信号に応じて印加電圧が変更されることにより、前記第一および第二トランジスタの制御電極への前記主キャパシタの接続ノードの電位を変化させる補助キャパシタと
   を有する出力バッファ回路。
2. 請求項１に記載の出力バッファ回路であって、
   前記主および補助キャパシタは直列に接続され、
   前記キャパシタ回路は、前記制御信号に応じ前記主および補助キャパシタ間のノード電位を前記第一または第二トランジスタのゲートに選択的に与える
   出力バッファ回路。
3. 請求項１に記載の出力バッファ回路であって、
   前記主キャパシタは、
   前記第一トランジスタに接続される第一キャパシタと、
   前記第二トランジスタに接続される第二キャパシタと、
   を含み、
   前記補助キャパシタは、
   前記第一キャパシタに接続される第三キャパシタと、
   前記第二キャパシタに接続される第四キャパシタと、
   を含む出力バッファ回路。
4. 請求項３に記載のバッファ回路であって、
   前記第一キャパシタと前記第三キャパシタとは直列に接続され、
   前記第二キャパシタと前記第四キャパシタとは直列に接続される
   出力バッファ回路。
5. 請求項３に記載のバッファ回路であって、
   前記第一キャパシタと前記第三キャパシタとは並列に接続され、
   前記第二キャパシタと前記第四キャパシタとは並列に接続される
   出力バッファ回路。
6. 請求項５に記載のバッファ回路であって、
   前記制御信号は前記第一トランジスタを制御する第一制御信号と前記第二トランジスタを制御する第二制御信号とを含み、
   前記第三キャパシタは、一端が前記出力ノードに接続されるとともに前記第一制御信号に応じて他端が第一電源電位に選択的に接続され、
   前記第四キャパシタは、一端が前記出力ノードに接続されるとともに前記第二制御信号に応じて他端が第二電源電位に選択的に接続される
   出力バッファ回路。
7. 請求項５に記載のバッファ回路であって、
   前記制御信号は前記第一トランジスタを制御する第一制御信号と前記第二トランジスタを制御する第二制御信号とを含み、
   前記第三キャパシタは、一端が前記出力ノードに接続されるとともに前記第一制御信号に応じて他端が前記出力ノードに選択的に接続され、
   前記第四キャパシタは、一端が前記出力ノードに接続されるとともに前記第二制御信号に応じて他端が前記出力ノードに選択的に接続される
   出力バッファ回路。

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