JPH0590579A - パワー電界効果トランジスタ - Google Patents
パワー電界効果トランジスタInfo
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
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Abstract
(57)【要約】
【目的】 小形で大電流容量化が容易なパワー電界効果
トランジスタの実現。 【構成】 Ｐ型のソースコンタクト領域（２）となるサ
ブストレート（１ａ）上にエピタキシャル成長層（１
ｂ）を積層形成してなる半導体基板（１）の表面側に、
バックゲート領域（４）とドレイン領域（３）が形成さ
れ、バックゲート領域（４）の表面中央部にソース領域
（５）が形成され、さらにソースコンタクト領域（２）
からバックゲート領域（４）とソース領域（５）の中央
部を貫通する縦方向にソース結合領域（６）が形成され
る。半導体基板（１）の表面側に酸化膜（７）、ＰＮ短
絡電極（10）、ゲート電極（８）、ドレイン電極（９）
が形成され、裏面側にソース電極（11）が形成される。
ＰＮ短絡電極（10）は、半導体基板（１）表面に露出さ
せたソース領域（５）とソース結合領域（６）を短絡す
る。ドレイン領域（３）は酸化膜（７）上に自由な大面
積パターンで形成される。
トランジスタの実現。 【構成】 Ｐ型のソースコンタクト領域（２）となるサ
ブストレート（１ａ）上にエピタキシャル成長層（１
ｂ）を積層形成してなる半導体基板（１）の表面側に、
バックゲート領域（４）とドレイン領域（３）が形成さ
れ、バックゲート領域（４）の表面中央部にソース領域
（５）が形成され、さらにソースコンタクト領域（２）
からバックゲート領域（４）とソース領域（５）の中央
部を貫通する縦方向にソース結合領域（６）が形成され
る。半導体基板（１）の表面側に酸化膜（７）、ＰＮ短
絡電極（10）、ゲート電極（８）、ドレイン電極（９）
が形成され、裏面側にソース電極（11）が形成される。
ＰＮ短絡電極（10）は、半導体基板（１）表面に露出さ
せたソース領域（５）とソース結合領域（６）を短絡す
る。ドレイン領域（３）は酸化膜（７）上に自由な大面
積パターンで形成される。
Description
【０００１】
【産業上の利用分野】本発明は、大電流容量のパワー電
界効果トランジスタに関する。
界効果トランジスタに関する。
【０００２】
【従来の技術】半導体基板に不純物選択拡散で形成され
たパワー電界効果トランジスタ（パワーＭＯＳＦＥＴ）
の従来構造例を図２に示し、これを説明する。図２はＮ
チャネル型電界効果トランジスタで、Ｐ+型サブストレ
ート（20ａ）上にＮ-型エピタキシャル成長層（20ｂ）
を積層形成した半導体基板（20）を有する。半導体基板
（20）の表面側にＰ+型サブストレート（20ａ）につな
がる深さで形成された低濃度Ｐ- 型不純物の選択拡散で
バックゲート領域（21）と、高濃度Ｎ+ 型不純物の選択
拡散でドレイン領域（22）が形成され、バックゲート領
域（22）の表面中央部に高濃度Ｎ+ 型不純物の選択拡散
でソース領域（23）が形成される。半導体基板（20）の
表面側に酸化膜（24）、ゲート電極（25）、ドレイン電
極（26）、ソース電極（27）が形成される。ゲート電極
（25）は、ドレイン領域（26）とソース領域（27）の間
のチャネル部（28）上の酸化膜（24）に埋設された形で
形成される。ドレイン電極（26）はドレイン領域（22）
と導通させてその上に、ソース電極（27）はソース領域
（23）と導通させてその上に形成される。ドレイン電極
（26）とソース電極（23）は、アルミニウム等の金属を
半導体基板（20）に蒸着するなどして、所定の配線パタ
ーンで一括して形成される。
たパワー電界効果トランジスタ（パワーＭＯＳＦＥＴ）
の従来構造例を図２に示し、これを説明する。図２はＮ
チャネル型電界効果トランジスタで、Ｐ+型サブストレ
ート（20ａ）上にＮ-型エピタキシャル成長層（20ｂ）
を積層形成した半導体基板（20）を有する。半導体基板
（20）の表面側にＰ+型サブストレート（20ａ）につな
がる深さで形成された低濃度Ｐ- 型不純物の選択拡散で
バックゲート領域（21）と、高濃度Ｎ+ 型不純物の選択
拡散でドレイン領域（22）が形成され、バックゲート領
域（22）の表面中央部に高濃度Ｎ+ 型不純物の選択拡散
でソース領域（23）が形成される。半導体基板（20）の
表面側に酸化膜（24）、ゲート電極（25）、ドレイン電
極（26）、ソース電極（27）が形成される。ゲート電極
（25）は、ドレイン領域（26）とソース領域（27）の間
のチャネル部（28）上の酸化膜（24）に埋設された形で
形成される。ドレイン電極（26）はドレイン領域（22）
と導通させてその上に、ソース電極（27）はソース領域
（23）と導通させてその上に形成される。ドレイン電極
（26）とソース電極（23）は、アルミニウム等の金属を
半導体基板（20）に蒸着するなどして、所定の配線パタ
ーンで一括して形成される。
【０００３】ソース電極（27）を低電位にして、ゲート
電極（25）に所定の電流制御電圧を印加する。すると、
チャネル部（28）がＮ+ チャネルとなり、ドレイン電極
（26）からドレイン領域（22）、チャネル部（28）、ソ
ース領域（23）、ソース電極（27）の経路で電流が流れ
る。
電極（25）に所定の電流制御電圧を印加する。すると、
チャネル部（28）がＮ+ チャネルとなり、ドレイン電極
（26）からドレイン領域（22）、チャネル部（28）、ソ
ース領域（23）、ソース電極（27）の経路で電流が流れ
る。
【０００４】
【発明が解決しようとする課題】パワー電界効果トラン
ジスタは、図２に示す電界効果トランジスタの複数を同
一の半導体基板に形成し、それぞれのドレイン電極同
士、ソース電極同士を接続して、大電流が流れるように
構成される。このパワー電界効果トランジスタの電流容
量は、半導体基板上にパターン配線されるドレイン電極
とソース電極の面積の大小で大きく左右される。ところ
で、パワー電界効果トランジスタは、他の半導体素子同
様に小形化が要望され、小面積の半導体基板に高密度で
電界効果トランジスタを形成して、それぞれをパターン
配線しているが、小面積の半導体基板上に形成されるド
レイン電極とソース電極の両者のパターン面積は既に限
界に達している。すなわち、半導体基板上でドレイン電
極とソース電極の幅を広げて面積増大化を図ると、両電
極間の耐圧が低化したり、両電極間が短絡する可能性が
大となる。また、ドレイン電極とソース電極間の耐圧低
下、短絡の心配無く、両電極を半導体基板上に面積大に
してパターン配線しようとすると、どうしても半導体基
板が大形化する。その結果、パワー電界効果トランジス
タは、小形では大電流容量化が難しく、大電流容量化す
るには大形化せざるを得ないのが現状である。
ジスタは、図２に示す電界効果トランジスタの複数を同
一の半導体基板に形成し、それぞれのドレイン電極同
士、ソース電極同士を接続して、大電流が流れるように
構成される。このパワー電界効果トランジスタの電流容
量は、半導体基板上にパターン配線されるドレイン電極
とソース電極の面積の大小で大きく左右される。ところ
で、パワー電界効果トランジスタは、他の半導体素子同
様に小形化が要望され、小面積の半導体基板に高密度で
電界効果トランジスタを形成して、それぞれをパターン
配線しているが、小面積の半導体基板上に形成されるド
レイン電極とソース電極の両者のパターン面積は既に限
界に達している。すなわち、半導体基板上でドレイン電
極とソース電極の幅を広げて面積増大化を図ると、両電
極間の耐圧が低化したり、両電極間が短絡する可能性が
大となる。また、ドレイン電極とソース電極間の耐圧低
下、短絡の心配無く、両電極を半導体基板上に面積大に
してパターン配線しようとすると、どうしても半導体基
板が大形化する。その結果、パワー電界効果トランジス
タは、小形では大電流容量化が難しく、大電流容量化す
るには大形化せざるを得ないのが現状である。
【０００５】本発明は、かかる小形化と大電流容量化の
相反する問題点に鑑みてなされたもので、小形化かつ大
電流容量化が容易なパワー電界効果トランジスタを提供
することを目的とする。
相反する問題点に鑑みてなされたもので、小形化かつ大
電流容量化が容易なパワー電界効果トランジスタを提供
することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、裏面側にソー
ス電極が形成された半導体基板の表面側にドレイン領域
とバックゲート領域を、さらにバックゲート領域にソー
ス領域を形成し、このソース領域と前記ソース電極間に
両者を結合するソース結合領域を前記バックゲート領域
を貫通させて形成し、かつ、半導体基板の表面全域に、
ゲート電極を埋設した酸化膜を形成し、この酸化膜上に
前記ドレイン領域に導通させてドレイン電極を形成した
構造により、上記目的を達成するものである。
ス電極が形成された半導体基板の表面側にドレイン領域
とバックゲート領域を、さらにバックゲート領域にソー
ス領域を形成し、このソース領域と前記ソース電極間に
両者を結合するソース結合領域を前記バックゲート領域
を貫通させて形成し、かつ、半導体基板の表面全域に、
ゲート電極を埋設した酸化膜を形成し、この酸化膜上に
前記ドレイン領域に導通させてドレイン電極を形成した
構造により、上記目的を達成するものである。
【０００７】
【作用】半導体基板裏面のソース電極を低電位にして、
半導体基板表面の酸化膜に埋設されたゲート電極に電流
制御電圧を印加すると、半導体基板表面のドレイン電極
から半導体基板表面側のドレイン領域、チャネル、ソー
ス領域、ソース結合領域の経路で、半導体基板表裏面を
貫通する電流が流れる。半導体基板の表面の酸化膜上に
はドレイン電極とゲート電極が、半導体基板裏面にはソ
ース電極だけが形成され、従って、ドレイン電極とソー
ス電極は共に、小面積半導体基板により大面積パターン
で形成でき、上記目的が達成される。
半導体基板表面の酸化膜に埋設されたゲート電極に電流
制御電圧を印加すると、半導体基板表面のドレイン電極
から半導体基板表面側のドレイン領域、チャネル、ソー
ス領域、ソース結合領域の経路で、半導体基板表裏面を
貫通する電流が流れる。半導体基板の表面の酸化膜上に
はドレイン電極とゲート電極が、半導体基板裏面にはソ
ース電極だけが形成され、従って、ドレイン電極とソー
ス電極は共に、小面積半導体基板により大面積パターン
で形成でき、上記目的が達成される。
【０００８】
【実施例】図１に本発明の一実施例を示し、これを説明
する。図１の実施例はＮチャネル型パワー電界効果トラ
ンジスタを示し、これの半導体基板（１）は、Ｐ型のソ
ースコンタクト領域（２）となるＰ+ 型サブストレート
（１ａ）上にＮ- 型エピタキシャル成長層（１ｂ）を積
層形成している。半導体基板（１）の表面側に高濃度Ｐ
+ 型不純物の選択拡散でバックゲート領域（４）と、高
濃度Ｎ+ 型不純物の選択拡散でドレイン領域（３）が形
成され、バックゲート領域（４）の表面中央部に高濃度
Ｎ+ 型不純物の選択拡散でソース領域（５）が形成され
る。さらにソースコンタクト領域（２）からバックゲー
ト領域（４）とソース領域（５）の中央部を貫通する縦
方向にＰ++型不純物の拡散でソース結合領域（６）が形
成される。このソース結合領域（６）は、ソース領域
（５）とソースコンタクト領域（２）をＰＮ短絡電極
（10）で結合して、ここにドレイン−ソース電流が流れ
る。ソース結合領域（６）は、例えばソースコンタクト
領域（２）の表層部に埋め込んだＰ型不純物を上方に拡
散させたＰ型領域（６ａ）と、半導体基板（１）の表面
から下方〔基板内部〕に向ってＰ型不純物を拡散させた
Ｐ型領域（６ｂ）とを結合させた領域である。
する。図１の実施例はＮチャネル型パワー電界効果トラ
ンジスタを示し、これの半導体基板（１）は、Ｐ型のソ
ースコンタクト領域（２）となるＰ+ 型サブストレート
（１ａ）上にＮ- 型エピタキシャル成長層（１ｂ）を積
層形成している。半導体基板（１）の表面側に高濃度Ｐ
+ 型不純物の選択拡散でバックゲート領域（４）と、高
濃度Ｎ+ 型不純物の選択拡散でドレイン領域（３）が形
成され、バックゲート領域（４）の表面中央部に高濃度
Ｎ+ 型不純物の選択拡散でソース領域（５）が形成され
る。さらにソースコンタクト領域（２）からバックゲー
ト領域（４）とソース領域（５）の中央部を貫通する縦
方向にＰ++型不純物の拡散でソース結合領域（６）が形
成される。このソース結合領域（６）は、ソース領域
（５）とソースコンタクト領域（２）をＰＮ短絡電極
（10）で結合して、ここにドレイン−ソース電流が流れ
る。ソース結合領域（６）は、例えばソースコンタクト
領域（２）の表層部に埋め込んだＰ型不純物を上方に拡
散させたＰ型領域（６ａ）と、半導体基板（１）の表面
から下方〔基板内部〕に向ってＰ型不純物を拡散させた
Ｐ型領域（６ｂ）とを結合させた領域である。
【０００９】以上の半導体基板（１）に対して、その表
面側に酸化膜（７）、ＰＮ短絡電極（10）、ゲート電極
（８）、ドレイン電極（９）が形成され、裏面側にソー
ス電極（11）が形成される。ＰＮ短絡電極（10）は、半
導体基板（１）表面に形成されたＮ型ソース領域（５）
とＰ型ソース結合領域（６）を短絡して、ドレイン−ソ
ース間の電流の電流経路を作る。ゲート電極（８）は、
ドレイン領域（３）とソース領域（５）の間のチャネル
部（12）上の酸化膜（７）に埋設される。ドレイン電極
（９）は、半導体基板（１）表面に露出させたドレイン
領域（３）上と、その周辺の酸化膜（７）上にアルミニ
ウム蒸着法などで形成される。ソース電極（11）は、半
導体基板（１）の裏面全域にアルミニウム蒸着法などで
形成される。
面側に酸化膜（７）、ＰＮ短絡電極（10）、ゲート電極
（８）、ドレイン電極（９）が形成され、裏面側にソー
ス電極（11）が形成される。ＰＮ短絡電極（10）は、半
導体基板（１）表面に形成されたＮ型ソース領域（５）
とＰ型ソース結合領域（６）を短絡して、ドレイン−ソ
ース間の電流の電流経路を作る。ゲート電極（８）は、
ドレイン領域（３）とソース領域（５）の間のチャネル
部（12）上の酸化膜（７）に埋設される。ドレイン電極
（９）は、半導体基板（１）表面に露出させたドレイン
領域（３）上と、その周辺の酸化膜（７）上にアルミニ
ウム蒸着法などで形成される。ソース電極（11）は、半
導体基板（１）の裏面全域にアルミニウム蒸着法などで
形成される。
【００１０】ソース電極（11）を低電位にし、ゲート電
極（８）に電流制御電圧を印加すると、ドレイン電極
（９）から電流がドレイン領域（３）、チャネル部（1
2）を通り、ソース領域（５）からＰＮ短絡電極（1
0）、ソース結合領域（６）を流れ、ソースコンタクト
領域（２）からソース電極（11）へと流れる。このよう
な電流経路を備えた電界効果トランジスタの複数を半導
体基板（１）に形成して、それぞれのドレイン電極
（９）をパターン配線することで、大電流容量のパワー
電界効果トランジスタが得られる。図１実施例の場合、
半導体基板（１）の表面の酸化膜（７）上にはドレイン
電極（９）だけが形成されているので、半導体基板
（１）が小面積のものでも、その上にドレイン電極
（９）は十分に大面積パターンで、しかも自由なパター
ンで形成できる。このことはソース電極（11）にしても
同じである。従って、半導体基板（１）を大形化するこ
となく、ドレイン電極（９）とソース電極（11）のパタ
ーン面積を増大化して、大電流容量化することが可能と
なる。
極（８）に電流制御電圧を印加すると、ドレイン電極
（９）から電流がドレイン領域（３）、チャネル部（1
2）を通り、ソース領域（５）からＰＮ短絡電極（1
0）、ソース結合領域（６）を流れ、ソースコンタクト
領域（２）からソース電極（11）へと流れる。このよう
な電流経路を備えた電界効果トランジスタの複数を半導
体基板（１）に形成して、それぞれのドレイン電極
（９）をパターン配線することで、大電流容量のパワー
電界効果トランジスタが得られる。図１実施例の場合、
半導体基板（１）の表面の酸化膜（７）上にはドレイン
電極（９）だけが形成されているので、半導体基板
（１）が小面積のものでも、その上にドレイン電極
（９）は十分に大面積パターンで、しかも自由なパター
ンで形成できる。このことはソース電極（11）にしても
同じである。従って、半導体基板（１）を大形化するこ
となく、ドレイン電極（９）とソース電極（11）のパタ
ーン面積を増大化して、大電流容量化することが可能と
なる。
【００１１】なお、本発明は上記実施例に限らず、例え
ばＰチャネル型パワー電界効果トランジスタにおいても
上記同様に適用できる。
ばＰチャネル型パワー電界効果トランジスタにおいても
上記同様に適用できる。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
半導体基板の表面の酸化膜上にはドレイン電極だけを形
成し、半導体基板裏面にはソース電極だけを形成すれば
よく、その結果、半導体基板を大形化することなく、ド
レイン電極とソース電極を大面積パターンで形成して、
大電流容量化を図ることが容易に可能となり、パワー電
界効果トランジスタの小形化が図れる効果がある。ま
た、半導体基板にドレイン電極やソース電極は、他の異
なる電極で邪魔されることなく自由な配線パターンで形
成されるので、そのパターン設計、製造が容易となる効
果もある。
半導体基板の表面の酸化膜上にはドレイン電極だけを形
成し、半導体基板裏面にはソース電極だけを形成すれば
よく、その結果、半導体基板を大形化することなく、ド
レイン電極とソース電極を大面積パターンで形成して、
大電流容量化を図ることが容易に可能となり、パワー電
界効果トランジスタの小形化が図れる効果がある。ま
た、半導体基板にドレイン電極やソース電極は、他の異
なる電極で邪魔されることなく自由な配線パターンで形
成されるので、そのパターン設計、製造が容易となる効
果もある。
【図１】本発明の一実施例を示す部分断面図
【図２】従来のパワー電界効果トランジスタの部分断面
図
図
１ 半導体基板 ２ ソースコンタクト領域 ３ ドレイン領域 ４ バックゲート領域 ５ ソース領域 ６ ソース結合領域 ７ 酸化膜 ８ ゲート電極 ９ ドレイン電極
Claims (1)
- 【請求項１】 ドレイン電極を表面より取り出すパワー
電界効果トランジスタにおいて、裏面側にソース電極が
形成された半導体基板の表面側にドレイン領域とバック
ゲート領域を、さらにバックゲート領域にソース領域を
形成し、このソース領域と裏面側の前記ソース電極間に
両者を結合するソース結合領域を前記バックゲート領域
を貫通させて形成したこと、および、前記半導体基板の
表面全域に、ゲート電極を埋設した酸化膜を形成し、こ
の酸化膜上に前記ドレイン領域に導通させてドレイン電
極を形成し、基板表面からドレイン電極、裏面からソー
ス電極を導出したことを特徴とするパワー電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250084A JPH0590579A (ja) | 1991-09-30 | 1991-09-30 | パワー電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250084A JPH0590579A (ja) | 1991-09-30 | 1991-09-30 | パワー電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590579A true JPH0590579A (ja) | 1993-04-09 |
Family
ID=17202573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250084A Pending JPH0590579A (ja) | 1991-09-30 | 1991-09-30 | パワー電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590579A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0862223A2 (en) * | 1997-02-28 | 1998-09-02 | Nec Corporation | Power high-frequency field effect transistor |
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-
1991
- 1991-09-30 JP JP3250084A patent/JPH0590579A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7989852B2 (en) | 2003-10-22 | 2011-08-02 | Marvell World Trade Ltd. | Integrated circuits and interconnect structure for integrated circuits |
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| US8436428B2 (en) | 2009-12-28 | 2013-05-07 | Stmicroelectronics S.R.L. | Integrated common source power MOSFET device, and manufacturing process thereof |
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