JP4282895B2 - 半導体集積回路装置 - Google Patents
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Description
【産業上の利用分野】
本発明は半導体メモリ等の半導体集積回路装置に関するものである。
【0002】
【従来の技術】
図6は半導体メモリ1の一般的なレイアウトを示している。このメモリ1は短辺Xと長辺Yを有する長方形状となっており、その内側にはメモリセル領域2が設けられている。このメモリセル領域2は全体の面積の80%位を占める。3A、3Bはメモリセルをコントロールする回路が設けられるコントロール領域である。コントロール領域3A、3Bの外側には入出力領域4A、4Bがあり、この入出力領域4A、4Bにはパッド5とトランジスタPとNが短辺Xに沿って設けられている。
【0003】
入出力領域4A、4Bには、出力回路や入力回路が設けられるが、そのうち、出力回路は図4に示すように、電源ラインVDDと基準電位点8との間にPチャンネルMOSトランジスタと、NチャンネルMOSトランジスタNが図示のように接続されて構成されており、それらのドレインがパッドPADに接続されている。一方、入力回路は図5に示すようにPチャンネルMOSトランジスタPとNチャンネルMOSトランジスタNのゲートにパッドPADが接続され、ドレインはコントロール領域3A、3B内のバッファ9に接続される。
【0004】
図7は図6における入出力回路のパッドとMOSトランジスタの配列を示しており、例えばパッドPAD2に対し、その左右に配されているP2とN2がそれぞれ図4又は図5に示す回路のPチャンネルMOSトランジスタとNチャンネルMOSトランジスタを示している。このように、パッドPAD2、P2、N2は1つの組を構成している。同様にPAD3、P3、N3も1つの組を成している。
【0005】
この場合、ラッチアップ(CMOSトランジスタを用いたIC内で形成される寄生のPNPとNPNの2つのバイポーラトランジスタがサイリスタ動作状態になること)を回避するために、PチャンネルMOSトランジスタとNチャンネルMOSトランジスタは互いに分離され、隣の組のトランジスタと同一導電型が隣接する(P1とP2、N2とN3、P3とN3)ように配列されている。
【0006】
【発明が解決しようとする課題】
上記従来のメモリのレイアウト構造では、図7に示す出力回路(又は入力回路)1つ当りのX方向のサイズLによって集積回路密度が決ってしまい、それ以上の集積回路密度は実現不可能である。そのため、特に微細プロセスを用いた小容量のメモリのようにチップの主要部のサイズが小さくできるにも拘らず、入出力回路部分のサイズ(特にX方向サイズ)が小さくできないため、結果としてチップサイズの小型化が充分図れないといった問題があった。
【0007】
このことは、多出力メモリのようにチップサイズに比べてパッド数の多いものについても同様である。尚、このような問題は、トランジスタの素子のサイズの小型化技術は進んでいるが、パッド自体のサイズは接続線のボンディングの問題もあって、必ずしも小型にできないことにも由来している。因みにパッドのサイズは110μm×110μmである。
【0008】
本発明は入出力回路のパッドとトランジスタの配置構造を工夫することによってチップ全体を小型化した半導体集積回路装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
上記目的を達成するため、本発明では、長辺と短辺を有する長方形をなすように形成されたメモリセル領域と、前記メモリセル領域の短辺であって、メモリセル領域の外側に、前記メモリセル領域の短辺の外端とパッドの端部とがほぼ一致するように前記短辺に沿って配列されたパッドと、該パッドに接続されるPチャンネルMOSトランジスタとNチャンネルMOSトランジスタとから成る複数組の組を成すトランジスタとを具備し、前記組をなすトランジスタは、前記メモリセル領域と前記パッドの間に配列せしめられるとともに、前記組を成すトランジスタは、PチャンネルMOSトランジスタと、NチャンネルMOSトランジスタとが2個ずつ隣接して並ぶように一組づつ順序を反転して一列に配されている。
【0011】
さらに、本発明では、前記組を成すトランジスタは、前記パッドの列をはさんで外側と内側とで前記短辺方向に沿ってPチャンネルMOSトランジスタとNチャンネルMOSトランジスタとが並ぶように、前記パッドの列に沿ってPチャンネルMOSトランジスタ列とNチャンネルMOSトランジスタ列との 2 列となるように配されている。
【0012】
【作用】
このような構成によると、入出力回路の配置面積をチップの長辺方向に大きくとることになり、その分、短辺方向のサイズを小さくでき、半導体集積回路全体として小さなチップとすることができる。
【0013】
【実施例】
以下、図面に示した実施例について説明する。本発明を実施した図1において、1はSRAMの半導体メモリであり、2は全体の80%位の面積を占めるメモリセル領域である。3はメモリセルをコントロールするためのコントロール回路が設けられたコントロール領域である。4は入出力回路領域であり、この入出力回路領域にはパッドPAD1、PAD2、PAD3・・・が短辺Xに沿って一列に配列されており、それらのパッドと組を成すMOSトランジスタが内側に配列されている。
【0014】
即ち、パッドPAD1と組を成すPチャンネルMOSトランジスタP1が左端に配され、その右側にNチャンネルMOSトランジスタN1が配されている。また、このN1に隣接してパッドPAD2と組を成すNチャンネルMOSトランジスタN2が配され、その右側にPチャンネルMOSトランジスタP2が配される。順次、このようにして、NチャンネルMOSトランジスタとPチャンネルMOSトランジスタが2つずつ隣接して並ぶように配される。同一導電型同士を隣接させるのはラッチアップの防止をできる限り図るためである。
【0015】
図2はパッドと、MOSトランジスタの配列のバリエーションを示しており、(イ)は図1におけるトランジスタP1〜P3、N1〜N3が縦長であるのに対しトランジスタP1〜P3、N1〜N3が横長となっている。また、トランジスタがY方向に2列に並んでいる。即ち、パッドPAD1、PAD2、PAD3の列の近い方にNチャンネルMOSトランジスタN1、N2、N3が並び、遠い方にPチャンネルMOSトランジスタP1、P2、P3が並んでいる。そして、パッドとトランジスタの組はY方向に対応して存在する。例えば、PAD1、N1、P1はY方向に並ぶ形となる。
【0016】
次に、(ロ)は仮想長方形の1つの対角上に第1パッドPAD1と第2パッドPAD2を設け、他の対角上にNチャンネルMOSトランジスタN1、N2とPチャンネルMOSトランジスタP1、P2を設けている。この場合、N1とP1は第1パッドPAD1に近い位置に配置され、N2とP2は第2パッドPAD2に近い位置に配置される。(ロ)の形態は不図示の第3、第4パッドと、それらに対応するMOSトランジスタの配置についても同様に採用される。
【0017】
(ハ)はパッドPAD1、PAD2、PAD3の列を挟んでチップの外側にNチャンネルMOSトランジスタN1、N2、N3の列が配置され、内側にPチャンネルMOSトランジスタP1、P2、P3の列が配置された形となっている。
【0018】
上記図1と図2(イ)(ロ)(ハ)の4つの態様において、いずれも短辺Xのサイズは小さくなる。その分、半導体メモリ1のチップサイズは小さくなる。即ち、長辺Yのサイズは少し大きくなっても、短辺Xが短くなることによってチップ全体としては小さくなる。これらの態様において、PチャンネルMOSトランジスタとNチャンネルMOSトランジスタの位置を入れ換えてもよい。
【0019】
図3はこのことを概念的に示しており、(a)は従来例であり、(b)は本発明による場合である。本発明によって(a)における斜線部分30が減少し、(b)における斜線部分31が増加するが、増加量31に比し、減少量30が多いことが分かる。尚、入出力回路のトランジスタをコントロール領域3に形成することによって長辺を増加しなくても済むことができる。その場合には、より一層小型化が図れる。この場合、コントロール領域3に形成できるのは、トランジスタだけであって、パッドは形成できない。従って、この形態を実施できるのは図1と図2(イ)(ハ)である。(ハ)ではパッドよりも内側に位置するトランジスタ列をコントロール領域3に形成すればよい。
【0020】
さて、図1と図2(イ)(ロ)(ハ)の4つの態様についてチップサイズが小さくなるという共通の利点以外についての得失を述べると、まず、ラッチアップ防止の点では(ロ)(ハ)が優れている。次に、パッドに対し接続線をボンディングする点に関しては図1と図2(イ)が好ましい。続いて、(ハ)の順である。
【0021】
【発明の効果】
以上説明したように本発明によれば、半導体集積回路装置の短辺方向サイズを小さくでき、それによって全体のサイズを小型化できるという効果がある。
【図面の簡単な説明】
【図1】本発明を実施した半導体メモリの要部のレイアウトパターンを示す図。
【図2】本発明の他の実施例について要部のレイアウトパターンを示す図。
【図3】本発明によってチップサイズが小さくなる効果を説明するための図。
【図4】入出力回路の入力回路部分を示す回路図。
【図5】入出力回路の出力回路部分を示す回路図。
【図6】従来例の半導体メモリのレイアウトパターンを示す図。
【図7】その要部の構成を示す図。
【符号の説明】
1 半導体メモリ
2 メモリセル
3 コントロール領域
4 入出力領域
X 短辺
Y 長辺
PAD1、PAD2、PAD3 パッド
P1、P2、P3 PチャンネルMOSトランジスタ
N1、N2、N3 NチャンネルMOSトランジスタ
Claims (1)
- 長辺と短辺を有する長方形をなすように形成されたメモリセル領域と、前記メモリセル領域の短辺であって、メモリセル領域の外側に、前記メモリセル領域の短辺の外端とパッドの端部とがほぼ一致するように前記短辺に沿って配列されたパッドと、該パッドに接続されるPチャンネルMOSトランジスタとNチャンネルMOSトランジスタとから成る複数組の組を成すトランジスタとを具備し、
前記組をなすトランジスタは、前記メモリセル領域と前記パッドの間に配列せしめられるとともに、
前記組を成すトランジスタは、PチャンネルMOSトランジスタと、NチャンネルMOSトランジスタとが2個ずつ隣接して並ぶように一組づつ順序を反転して一列に配されていることを特徴とする半導体集積回路装置。
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