JP4282895B2 - 半導体集積回路装置 - Google Patents
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- Power Engineering (AREA)
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は半導体メモリ等の半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
図６は半導体メモリ１の一般的なレイアウトを示している。このメモリ１は短辺Ｘと長辺Ｙを有する長方形状となっており、その内側にはメモリセル領域２が設けられている。このメモリセル領域２は全体の面積の８０％位を占める。３Ａ、３Ｂはメモリセルをコントロールする回路が設けられるコントロール領域である。コントロール領域３Ａ、３Ｂの外側には入出力領域４Ａ、４Ｂがあり、この入出力領域４Ａ、４Ｂにはパッド５とトランジスタＰとＮが短辺Ｘに沿って設けられている。
【０００３】
入出力領域４Ａ、４Ｂには、出力回路や入力回路が設けられるが、そのうち、出力回路は図４に示すように、電源ラインＶDDと基準電位点８との間にＰチャンネルＭＯＳトランジスタと、ＮチャンネルＭＯＳトランジスタＮが図示のように接続されて構成されており、それらのドレインがパッドＰＡＤに接続されている。一方、入力回路は図５に示すようにＰチャンネルＭＯＳトランジスタＰとＮチャンネルＭＯＳトランジスタＮのゲートにパッドＰＡＤが接続され、ドレインはコントロール領域３Ａ、３Ｂ内のバッファ９に接続される。
【０００４】
図７は図６における入出力回路のパッドとＭＯＳトランジスタの配列を示しており、例えばパッドＰＡＤ２に対し、その左右に配されているＰ２とＮ２がそれぞれ図４又は図５に示す回路のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを示している。このように、パッドＰＡＤ２、Ｐ２、Ｎ２は１つの組を構成している。同様にＰＡＤ３、Ｐ３、Ｎ３も１つの組を成している。
【０００５】
この場合、ラッチアップ（ＣＭＯＳトランジスタを用いたＩＣ内で形成される寄生のＰＮＰとＮＰＮの２つのバイポーラトランジスタがサイリスタ動作状態になること）を回避するために、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタは互いに分離され、隣の組のトランジスタと同一導電型が隣接する（Ｐ１とＰ２、Ｎ２とＮ３、Ｐ３とＮ３）ように配列されている。
【０００６】
【発明が解決しようとする課題】
上記従来のメモリのレイアウト構造では、図７に示す出力回路（又は入力回路）１つ当りのＸ方向のサイズＬによって集積回路密度が決ってしまい、それ以上の集積回路密度は実現不可能である。そのため、特に微細プロセスを用いた小容量のメモリのようにチップの主要部のサイズが小さくできるにも拘らず、入出力回路部分のサイズ（特にＸ方向サイズ）が小さくできないため、結果としてチップサイズの小型化が充分図れないといった問題があった。
【０００７】
このことは、多出力メモリのようにチップサイズに比べてパッド数の多いものについても同様である。尚、このような問題は、トランジスタの素子のサイズの小型化技術は進んでいるが、パッド自体のサイズは接続線のボンディングの問題もあって、必ずしも小型にできないことにも由来している。因みにパッドのサイズは１１０μｍ×１１０μｍである。
【０００８】
本発明は入出力回路のパッドとトランジスタの配置構造を工夫することによってチップ全体を小型化した半導体集積回路装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明では、長辺と短辺を有する長方形をなすように形成されたメモリセル領域と、前記メモリセル領域の短辺であって、メモリセル領域の外側に、前記メモリセル領域の短辺の外端とパッドの端部とがほぼ一致するように前記短辺に沿って配列されたパッドと、該パッドに接続されるＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとから成る複数組の組を成すトランジスタとを具備し、前記組をなすトランジスタは、前記メモリセル領域と前記パッドの間に配列せしめられるとともに、前記組を成すトランジスタは、ＰチャンネルＭＯＳトランジスタと、ＮチャンネルＭＯＳトランジスタとが２個ずつ隣接して並ぶように一組づつ順序を反転して一列に配されている。
【００１１】
さらに、本発明では、前記組を成すトランジスタは、前記パッドの列をはさんで外側と内側とで前記短辺方向に沿ってＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとが並ぶように、前記パッドの列に沿ってＰチャンネルＭＯＳトランジスタ列とＮチャンネルＭＯＳトランジスタ列との 2 列となるように配されている。
【００１２】
【作用】
このような構成によると、入出力回路の配置面積をチップの長辺方向に大きくとることになり、その分、短辺方向のサイズを小さくでき、半導体集積回路全体として小さなチップとすることができる。
【００１３】
【実施例】
以下、図面に示した実施例について説明する。本発明を実施した図１において、１はＳＲＡＭの半導体メモリであり、２は全体の８０％位の面積を占めるメモリセル領域である。３はメモリセルをコントロールするためのコントロール回路が設けられたコントロール領域である。４は入出力回路領域であり、この入出力回路領域にはパッドＰＡＤ１、ＰＡＤ２、ＰＡＤ３・・・が短辺Ｘに沿って一列に配列されており、それらのパッドと組を成すＭＯＳトランジスタが内側に配列されている。
【００１４】
即ち、パッドＰＡＤ１と組を成すＰチャンネルＭＯＳトランジスタＰ１が左端に配され、その右側にＮチャンネルＭＯＳトランジスタＮ１が配されている。また、このＮ１に隣接してパッドＰＡＤ２と組を成すＮチャンネルＭＯＳトランジスタＮ２が配され、その右側にＰチャンネルＭＯＳトランジスタＰ２が配される。順次、このようにして、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタが２つずつ隣接して並ぶように配される。同一導電型同士を隣接させるのはラッチアップの防止をできる限り図るためである。
【００１５】
図２はパッドと、ＭＯＳトランジスタの配列のバリエーションを示しており、（イ）は図１におけるトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３が縦長であるのに対しトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３が横長となっている。また、トランジスタがＹ方向に２列に並んでいる。即ち、パッドＰＡＤ１、ＰＡＤ２、ＰＡＤ３の列の近い方にＮチャンネルＭＯＳトランジスタＮ１、Ｎ２、Ｎ３が並び、遠い方にＰチャンネルＭＯＳトランジスタＰ１、Ｐ２、Ｐ３が並んでいる。そして、パッドとトランジスタの組はＹ方向に対応して存在する。例えば、ＰＡＤ１、Ｎ１、Ｐ１はＹ方向に並ぶ形となる。
【００１６】
次に、（ロ）は仮想長方形の１つの対角上に第１パッドＰＡＤ１と第２パッドＰＡＤ２を設け、他の対角上にＮチャンネルＭＯＳトランジスタＮ１、Ｎ２とＰチャンネルＭＯＳトランジスタＰ１、Ｐ２を設けている。この場合、Ｎ１とＰ１は第１パッドＰＡＤ１に近い位置に配置され、Ｎ２とＰ２は第２パッドＰＡＤ２に近い位置に配置される。（ロ）の形態は不図示の第３、第４パッドと、それらに対応するＭＯＳトランジスタの配置についても同様に採用される。
【００１７】
（ハ）はパッドＰＡＤ１、ＰＡＤ２、ＰＡＤ３の列を挟んでチップの外側にＮチャンネルＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の列が配置され、内側にＰチャンネルＭＯＳトランジスタＰ１、Ｐ２、Ｐ３の列が配置された形となっている。
【００１８】
上記図１と図２（イ）（ロ）（ハ）の４つの態様において、いずれも短辺Ｘのサイズは小さくなる。その分、半導体メモリ１のチップサイズは小さくなる。即ち、長辺Ｙのサイズは少し大きくなっても、短辺Ｘが短くなることによってチップ全体としては小さくなる。これらの態様において、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタの位置を入れ換えてもよい。
【００１９】
図３はこのことを概念的に示しており、（ａ）は従来例であり、（ｂ）は本発明による場合である。本発明によって（ａ）における斜線部分３０が減少し、（ｂ）における斜線部分３１が増加するが、増加量３１に比し、減少量３０が多いことが分かる。尚、入出力回路のトランジスタをコントロール領域３に形成することによって長辺を増加しなくても済むことができる。その場合には、より一層小型化が図れる。この場合、コントロール領域３に形成できるのは、トランジスタだけであって、パッドは形成できない。従って、この形態を実施できるのは図１と図２（イ）（ハ）である。（ハ）ではパッドよりも内側に位置するトランジスタ列をコントロール領域３に形成すればよい。
【００２０】
さて、図１と図２（イ）（ロ）（ハ）の４つの態様についてチップサイズが小さくなるという共通の利点以外についての得失を述べると、まず、ラッチアップ防止の点では（ロ）（ハ）が優れている。次に、パッドに対し接続線をボンディングする点に関しては図１と図２（イ）が好ましい。続いて、（ハ）の順である。
【００２１】
【発明の効果】
以上説明したように本発明によれば、半導体集積回路装置の短辺方向サイズを小さくでき、それによって全体のサイズを小型化できるという効果がある。
【図面の簡単な説明】
【図１】本発明を実施した半導体メモリの要部のレイアウトパターンを示す図。
【図２】本発明の他の実施例について要部のレイアウトパターンを示す図。
【図３】本発明によってチップサイズが小さくなる効果を説明するための図。
【図４】入出力回路の入力回路部分を示す回路図。
【図５】入出力回路の出力回路部分を示す回路図。
【図６】従来例の半導体メモリのレイアウトパターンを示す図。
【図７】その要部の構成を示す図。
【符号の説明】
１ 半導体メモリ
２ メモリセル
３ コントロール領域
４ 入出力領域
Ｘ 短辺
Ｙ 長辺
ＰＡＤ１、ＰＡＤ２、ＰＡＤ３ パッド
Ｐ１、Ｐ２、Ｐ３ ＰチャンネルＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３ ＮチャンネルＭＯＳトランジスタ
【産業上の利用分野】
本発明は半導体メモリ等の半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
図６は半導体メモリ１の一般的なレイアウトを示している。このメモリ１は短辺Ｘと長辺Ｙを有する長方形状となっており、その内側にはメモリセル領域２が設けられている。このメモリセル領域２は全体の面積の８０％位を占める。３Ａ、３Ｂはメモリセルをコントロールする回路が設けられるコントロール領域である。コントロール領域３Ａ、３Ｂの外側には入出力領域４Ａ、４Ｂがあり、この入出力領域４Ａ、４Ｂにはパッド５とトランジスタＰとＮが短辺Ｘに沿って設けられている。
【０００３】
入出力領域４Ａ、４Ｂには、出力回路や入力回路が設けられるが、そのうち、出力回路は図４に示すように、電源ラインＶDDと基準電位点８との間にＰチャンネルＭＯＳトランジスタと、ＮチャンネルＭＯＳトランジスタＮが図示のように接続されて構成されており、それらのドレインがパッドＰＡＤに接続されている。一方、入力回路は図５に示すようにＰチャンネルＭＯＳトランジスタＰとＮチャンネルＭＯＳトランジスタＮのゲートにパッドＰＡＤが接続され、ドレインはコントロール領域３Ａ、３Ｂ内のバッファ９に接続される。
【０００４】
図７は図６における入出力回路のパッドとＭＯＳトランジスタの配列を示しており、例えばパッドＰＡＤ２に対し、その左右に配されているＰ２とＮ２がそれぞれ図４又は図５に示す回路のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを示している。このように、パッドＰＡＤ２、Ｐ２、Ｎ２は１つの組を構成している。同様にＰＡＤ３、Ｐ３、Ｎ３も１つの組を成している。
【０００５】
この場合、ラッチアップ（ＣＭＯＳトランジスタを用いたＩＣ内で形成される寄生のＰＮＰとＮＰＮの２つのバイポーラトランジスタがサイリスタ動作状態になること）を回避するために、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタは互いに分離され、隣の組のトランジスタと同一導電型が隣接する（Ｐ１とＰ２、Ｎ２とＮ３、Ｐ３とＮ３）ように配列されている。
【０００６】
【発明が解決しようとする課題】
上記従来のメモリのレイアウト構造では、図７に示す出力回路（又は入力回路）１つ当りのＸ方向のサイズＬによって集積回路密度が決ってしまい、それ以上の集積回路密度は実現不可能である。そのため、特に微細プロセスを用いた小容量のメモリのようにチップの主要部のサイズが小さくできるにも拘らず、入出力回路部分のサイズ（特にＸ方向サイズ）が小さくできないため、結果としてチップサイズの小型化が充分図れないといった問題があった。
【０００７】
このことは、多出力メモリのようにチップサイズに比べてパッド数の多いものについても同様である。尚、このような問題は、トランジスタの素子のサイズの小型化技術は進んでいるが、パッド自体のサイズは接続線のボンディングの問題もあって、必ずしも小型にできないことにも由来している。因みにパッドのサイズは１１０μｍ×１１０μｍである。
【０００８】
本発明は入出力回路のパッドとトランジスタの配置構造を工夫することによってチップ全体を小型化した半導体集積回路装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明では、長辺と短辺を有する長方形をなすように形成されたメモリセル領域と、前記メモリセル領域の短辺であって、メモリセル領域の外側に、前記メモリセル領域の短辺の外端とパッドの端部とがほぼ一致するように前記短辺に沿って配列されたパッドと、該パッドに接続されるＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとから成る複数組の組を成すトランジスタとを具備し、前記組をなすトランジスタは、前記メモリセル領域と前記パッドの間に配列せしめられるとともに、前記組を成すトランジスタは、ＰチャンネルＭＯＳトランジスタと、ＮチャンネルＭＯＳトランジスタとが２個ずつ隣接して並ぶように一組づつ順序を反転して一列に配されている。
【００１１】
さらに、本発明では、前記組を成すトランジスタは、前記パッドの列をはさんで外側と内側とで前記短辺方向に沿ってＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとが並ぶように、前記パッドの列に沿ってＰチャンネルＭＯＳトランジスタ列とＮチャンネルＭＯＳトランジスタ列との 2 列となるように配されている。
【００１２】
【作用】
このような構成によると、入出力回路の配置面積をチップの長辺方向に大きくとることになり、その分、短辺方向のサイズを小さくでき、半導体集積回路全体として小さなチップとすることができる。
【００１３】
【実施例】
以下、図面に示した実施例について説明する。本発明を実施した図１において、１はＳＲＡＭの半導体メモリであり、２は全体の８０％位の面積を占めるメモリセル領域である。３はメモリセルをコントロールするためのコントロール回路が設けられたコントロール領域である。４は入出力回路領域であり、この入出力回路領域にはパッドＰＡＤ１、ＰＡＤ２、ＰＡＤ３・・・が短辺Ｘに沿って一列に配列されており、それらのパッドと組を成すＭＯＳトランジスタが内側に配列されている。
【００１４】
即ち、パッドＰＡＤ１と組を成すＰチャンネルＭＯＳトランジスタＰ１が左端に配され、その右側にＮチャンネルＭＯＳトランジスタＮ１が配されている。また、このＮ１に隣接してパッドＰＡＤ２と組を成すＮチャンネルＭＯＳトランジスタＮ２が配され、その右側にＰチャンネルＭＯＳトランジスタＰ２が配される。順次、このようにして、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタが２つずつ隣接して並ぶように配される。同一導電型同士を隣接させるのはラッチアップの防止をできる限り図るためである。
【００１５】
図２はパッドと、ＭＯＳトランジスタの配列のバリエーションを示しており、（イ）は図１におけるトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３が縦長であるのに対しトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３が横長となっている。また、トランジスタがＹ方向に２列に並んでいる。即ち、パッドＰＡＤ１、ＰＡＤ２、ＰＡＤ３の列の近い方にＮチャンネルＭＯＳトランジスタＮ１、Ｎ２、Ｎ３が並び、遠い方にＰチャンネルＭＯＳトランジスタＰ１、Ｐ２、Ｐ３が並んでいる。そして、パッドとトランジスタの組はＹ方向に対応して存在する。例えば、ＰＡＤ１、Ｎ１、Ｐ１はＹ方向に並ぶ形となる。
【００１６】
次に、（ロ）は仮想長方形の１つの対角上に第１パッドＰＡＤ１と第２パッドＰＡＤ２を設け、他の対角上にＮチャンネルＭＯＳトランジスタＮ１、Ｎ２とＰチャンネルＭＯＳトランジスタＰ１、Ｐ２を設けている。この場合、Ｎ１とＰ１は第１パッドＰＡＤ１に近い位置に配置され、Ｎ２とＰ２は第２パッドＰＡＤ２に近い位置に配置される。（ロ）の形態は不図示の第３、第４パッドと、それらに対応するＭＯＳトランジスタの配置についても同様に採用される。
【００１７】
（ハ）はパッドＰＡＤ１、ＰＡＤ２、ＰＡＤ３の列を挟んでチップの外側にＮチャンネルＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の列が配置され、内側にＰチャンネルＭＯＳトランジスタＰ１、Ｐ２、Ｐ３の列が配置された形となっている。
【００１８】
上記図１と図２（イ）（ロ）（ハ）の４つの態様において、いずれも短辺Ｘのサイズは小さくなる。その分、半導体メモリ１のチップサイズは小さくなる。即ち、長辺Ｙのサイズは少し大きくなっても、短辺Ｘが短くなることによってチップ全体としては小さくなる。これらの態様において、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタの位置を入れ換えてもよい。
【００１９】
図３はこのことを概念的に示しており、（ａ）は従来例であり、（ｂ）は本発明による場合である。本発明によって（ａ）における斜線部分３０が減少し、（ｂ）における斜線部分３１が増加するが、増加量３１に比し、減少量３０が多いことが分かる。尚、入出力回路のトランジスタをコントロール領域３に形成することによって長辺を増加しなくても済むことができる。その場合には、より一層小型化が図れる。この場合、コントロール領域３に形成できるのは、トランジスタだけであって、パッドは形成できない。従って、この形態を実施できるのは図１と図２（イ）（ハ）である。（ハ）ではパッドよりも内側に位置するトランジスタ列をコントロール領域３に形成すればよい。
【００２０】
さて、図１と図２（イ）（ロ）（ハ）の４つの態様についてチップサイズが小さくなるという共通の利点以外についての得失を述べると、まず、ラッチアップ防止の点では（ロ）（ハ）が優れている。次に、パッドに対し接続線をボンディングする点に関しては図１と図２（イ）が好ましい。続いて、（ハ）の順である。
【００２１】
【発明の効果】
以上説明したように本発明によれば、半導体集積回路装置の短辺方向サイズを小さくでき、それによって全体のサイズを小型化できるという効果がある。
【図面の簡単な説明】
【図１】本発明を実施した半導体メモリの要部のレイアウトパターンを示す図。
【図２】本発明の他の実施例について要部のレイアウトパターンを示す図。
【図３】本発明によってチップサイズが小さくなる効果を説明するための図。
【図４】入出力回路の入力回路部分を示す回路図。
【図５】入出力回路の出力回路部分を示す回路図。
【図６】従来例の半導体メモリのレイアウトパターンを示す図。
【図７】その要部の構成を示す図。
【符号の説明】
１ 半導体メモリ
２ メモリセル
３ コントロール領域
４ 入出力領域
Ｘ 短辺
Ｙ 長辺
ＰＡＤ１、ＰＡＤ２、ＰＡＤ３ パッド
Ｐ１、Ｐ２、Ｐ３ ＰチャンネルＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３ ＮチャンネルＭＯＳトランジスタ
Claims (1)
- 長辺と短辺を有する長方形をなすように形成されたメモリセル領域と、前記メモリセル領域の短辺であって、メモリセル領域の外側に、前記メモリセル領域の短辺の外端とパッドの端部とがほぼ一致するように前記短辺に沿って配列されたパッドと、該パッドに接続されるＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとから成る複数組の組を成すトランジスタとを具備し、
前記組をなすトランジスタは、前記メモリセル領域と前記パッドの間に配列せしめられるとともに、
前記組を成すトランジスタは、ＰチャンネルＭＯＳトランジスタと、ＮチャンネルＭＯＳトランジスタとが２個ずつ隣接して並ぶように一組づつ順序を反転して一列に配されていることを特徴とする半導体集積回路装置。
Priority Applications (1)
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|---|---|---|---|
| JP2000401570A JP4282895B2 (ja) | 2000-12-28 | 2000-12-28 | 半導体集積回路装置 |
Related Parent Applications (1)
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| JP05842594A Division JP3181000B2 (ja) | 1994-03-29 | 1994-03-29 | 半導体集積回路装置 |
Related Child Applications (1)
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Publications (2)
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| JP2001223337A JP2001223337A (ja) | 2001-08-17 |
| JP4282895B2 true JP4282895B2 (ja) | 2009-06-24 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000401570A Expired - Fee Related JP4282895B2 (ja) | 2000-12-28 | 2000-12-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4282895B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7155786B2 (ja) | 2018-09-14 | 2022-10-19 | 株式会社デンソー | 電子装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100436A (ja) * | 2004-09-28 | 2006-04-13 | Toshiba Corp | 半導体装置 |
| KR20200028562A (ko) * | 2018-09-06 | 2020-03-17 | 에스케이하이닉스 주식회사 | 반도체패키지 |
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2000
- 2000-12-28 JP JP2000401570A patent/JP4282895B2/ja not_active Expired - Fee Related
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