JPH08213754A - 積層配線基板の構造と製作 - Google Patents
積層配線基板の構造と製作Info
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Abstract
(57)【要約】
【課題】 電源分配、信号分配、及び容量性のデカップ
リングの機能を持つ複数の層を持ち、微細な間隔のパタ
ーンを持つ多層印刷配線基板を製作する。 【解決の手段】 先ず本発明は基板層の製作に関係し、
金属コアから始め、コアを絶縁体で選択的に覆い、バイ
ア、プラグ、及び信号線を形成し、基板層の上、又は下
から接続を行うために、バイア及びプラグに接合用金属
を持つデンドライトを形成する。更に本発明は、金属薄
板上に高誘電率の結晶状薄膜を形成するために、ゾルー
ゲル製法を用い、次に高誘電率薄膜上に金属層を付着さ
せる。この薄膜はキャパシタ層の誘電体の役をする。キ
ャパシタ層をその後絶縁体で覆い、金属層を選択的に付
着させ、バイアとキャパシタ間を接続する。バイアの両
端をデンドリティックな成長と接合用の金属にさらす。
多層コンポジットの配線基板構造体は、適宜、金属コア
を持つ複数の層、及び容量性のコアを持つ複数の層を用
いて製作する。
リングの機能を持つ複数の層を持ち、微細な間隔のパタ
ーンを持つ多層印刷配線基板を製作する。 【解決の手段】 先ず本発明は基板層の製作に関係し、
金属コアから始め、コアを絶縁体で選択的に覆い、バイ
ア、プラグ、及び信号線を形成し、基板層の上、又は下
から接続を行うために、バイア及びプラグに接合用金属
を持つデンドライトを形成する。更に本発明は、金属薄
板上に高誘電率の結晶状薄膜を形成するために、ゾルー
ゲル製法を用い、次に高誘電率薄膜上に金属層を付着さ
せる。この薄膜はキャパシタ層の誘電体の役をする。キ
ャパシタ層をその後絶縁体で覆い、金属層を選択的に付
着させ、バイアとキャパシタ間を接続する。バイアの両
端をデンドリティックな成長と接合用の金属にさらす。
多層コンポジットの配線基板構造体は、適宜、金属コア
を持つ複数の層、及び容量性のコアを持つ複数の層を用
いて製作する。
Description
【0001】
【発明の属する技術分野】本発明は、概ね電子配線基板
の構造に関するものである。また、本発明は薄い層を積
重ねて相互接続をした配線基板の製作と使用にも関連す
る。本発明は特に積重ねてできる配線基板の各層の効率
的な製作と使用、及び容量性の構造を持つ複数の基板層
を伴うような配線基板層の使用に関するものである。
の構造に関するものである。また、本発明は薄い層を積
重ねて相互接続をした配線基板の製作と使用にも関連す
る。本発明は特に積重ねてできる配線基板の各層の効率
的な製作と使用、及び容量性の構造を持つ複数の基板層
を伴うような配線基板層の使用に関するものである。
【0002】
【従来の技術】微細な間隔のパターンを持つ多層の印刷
配線基板は、コンピュータ・システムを含み、しかしそ
れだけではない複雑な電子装置の中で、いくつもの集積
回路素子を相互接続するために日常的に使われている。
基板の多種類の層で従来から使われている銅の配線パタ
ーンの間隔が減少するにしたがい、層と層の間の相互接
続は、塞がれているバイア(***)、又はプラグの使用
を含む、バイアの穴あけとメッキ付けの慣例的手法を使
って行うとき、より困難を伴うものになってきている。
配線基板は、コンピュータ・システムを含み、しかしそ
れだけではない複雑な電子装置の中で、いくつもの集積
回路素子を相互接続するために日常的に使われている。
基板の多種類の層で従来から使われている銅の配線パタ
ーンの間隔が減少するにしたがい、層と層の間の相互接
続は、塞がれているバイア(***)、又はプラグの使用
を含む、バイアの穴あけとメッキ付けの慣例的手法を使
って行うとき、より困難を伴うものになってきている。
【0003】このような多層基板の中では、接地路とし
て、電源供給路として、そして信号線層間のシールド
(遮蔽)として、銅の平らな薄い板を使うことが一般的
である。ノイズを減少させるために印刷配線基板上で
は、集積回路パッケージは、通常自分への電源供給導線
のすぐ近くにデカップリング用のキャパシタを持ってい
る。
て、電源供給路として、そして信号線層間のシールド
(遮蔽)として、銅の平らな薄い板を使うことが一般的
である。ノイズを減少させるために印刷配線基板上で
は、集積回路パッケージは、通常自分への電源供給導線
のすぐ近くにデカップリング用のキャパシタを持ってい
る。
【0004】フリップ・チップ技術に存在するような、
集積回路のダイの直接取付けに対して必要とされる、微
細な配線間隔を持つ多層印刷配線基板の製造の難しさか
ら、米国特許番号5,146,674に説明されている
ような高密度の配線基板、又はサブストレートの使用が
始まった。この特許の主題となる内容は、本文の中に参
考として取入れられている。この特許によって特色づけ
られる技術は、電気的に伝導体の平らな薄い板から個々
の層を形成し、多層基板の設計を完結させることを含ん
でいる。複数のバイアとプラグは、薄い板を貫通する非
伝導性の絶縁された穴の中に作られる。信号線は、コア
となる金属の薄い板を覆って形成された非導電層の上
に、付着された導体層中にパターン化される。垂直の相
互接続は、次に続く複数の層が位置合わせされ、圧縮さ
れて一体化させる間に、バイアとプラグのパターンを通
じて行われる。
集積回路のダイの直接取付けに対して必要とされる、微
細な配線間隔を持つ多層印刷配線基板の製造の難しさか
ら、米国特許番号5,146,674に説明されている
ような高密度の配線基板、又はサブストレートの使用が
始まった。この特許の主題となる内容は、本文の中に参
考として取入れられている。この特許によって特色づけ
られる技術は、電気的に伝導体の平らな薄い板から個々
の層を形成し、多層基板の設計を完結させることを含ん
でいる。複数のバイアとプラグは、薄い板を貫通する非
伝導性の絶縁された穴の中に作られる。信号線は、コア
となる金属の薄い板を覆って形成された非導電層の上
に、付着された導体層中にパターン化される。垂直の相
互接続は、次に続く複数の層が位置合わせされ、圧縮さ
れて一体化させる間に、バイアとプラグのパターンを通
じて行われる。
【0005】前期のバイアとプラグは同様な垂直の相互
接続機能に使われるので、今後「バイア」の語を使用す
るときは、バイアとプラグの双方の構造の形を包含する
ものとする。バイア間の信頼できる接続は、バイアの両
端に形成されたデンドライト(樹枝性突起)を通じてな
し遂げられる。位置合わせされた複数の層が押合わされ
るとき、デンドライトは他の層のバイア中の相対するデ
ンドライトに物理的に接触する。このようなデンドライ
トの形成と使用については、米国特許番号5,137,
461に説明されている。その特許の主題となる内容
は、本文の中に参考として取入れられている。
接続機能に使われるので、今後「バイア」の語を使用す
るときは、バイアとプラグの双方の構造の形を包含する
ものとする。バイア間の信頼できる接続は、バイアの両
端に形成されたデンドライト(樹枝性突起)を通じてな
し遂げられる。位置合わせされた複数の層が押合わされ
るとき、デンドライトは他の層のバイア中の相対するデ
ンドライトに物理的に接触する。このようなデンドライ
トの形成と使用については、米国特許番号5,137,
461に説明されている。その特許の主題となる内容
は、本文の中に参考として取入れられている。
【0006】このような垂直に相互接続された基板構造
体の使用についての更に詳細な記述は、米国特許番号
5,363,275にある。その特許の主題となる内容
も、本文の中に参考として取入れられている。この特許
は、高密度のフリップ・チップ素子を相互接続するた
め、及びモジュラー化された部品で構成されるコンピュ
ータ・システムで使われると考えられるような、複数の
層のグループを相互接続するために、基本的なフレキシ
ブル・ケーブル資源を提供するためという両方の目的
で、多数の層を選択的に積層することに焦点を当ててい
る。
体の使用についての更に詳細な記述は、米国特許番号
5,363,275にある。その特許の主題となる内容
も、本文の中に参考として取入れられている。この特許
は、高密度のフリップ・チップ素子を相互接続するた
め、及びモジュラー化された部品で構成されるコンピュ
ータ・システムで使われると考えられるような、複数の
層のグループを相互接続するために、基本的なフレキシ
ブル・ケーブル資源を提供するためという両方の目的
で、多数の層を選択的に積層することに焦点を当ててい
る。
【0007】前述の米国特許5,146,674及び
5,363,275の中で求められた多層の相互接続シ
ステムの個々の層から成立つ、薄い層の積重ねでできる
配線基板の製作は、個々の層を作成するに当たっては、
米国特許5,146,674に記述されている製法に依
存している。この製法で作成することは可能ではある
が、残念ながらこの製法は複雑であり、したがってコス
トが高い。
5,363,275の中で求められた多層の相互接続シ
ステムの個々の層から成立つ、薄い層の積重ねでできる
配線基板の製作は、個々の層を作成するに当たっては、
米国特許5,146,674に記述されている製法に依
存している。この製法で作成することは可能ではある
が、残念ながらこの製法は複雑であり、したがってコス
トが高い。
【0008】ディジタルのシステム・クロックの速度が
上がり、そして集積回路のダイの入出力線の数が増える
にしたがって、集積回路のダイの電源供給導線上にある
容量性のデカップリングはより重要になってくる。集積
回路パッケージの近くにデカップリング用のキャパシタ
を取付ける従来の技術の慣行は、数々の理由により好ま
しくないものである。最初の理由は、このようなキャパ
シタを使用することは、余分の製造作業を必要とするこ
とである。加えてキャパシタは、現在の集積回路素子と
比べてかなり大きいことである。最後にキャパシタは基
板の表面に実装される素子であるので、接地と電源供給
の接続は、キャパシタの導線を通じて基板表面へなされ
ねばならず、デカップリングの経路中に電気抵抗とイン
ダクタンスを生じさせるからである。
上がり、そして集積回路のダイの入出力線の数が増える
にしたがって、集積回路のダイの電源供給導線上にある
容量性のデカップリングはより重要になってくる。集積
回路パッケージの近くにデカップリング用のキャパシタ
を取付ける従来の技術の慣行は、数々の理由により好ま
しくないものである。最初の理由は、このようなキャパ
シタを使用することは、余分の製造作業を必要とするこ
とである。加えてキャパシタは、現在の集積回路素子と
比べてかなり大きいことである。最後にキャパシタは基
板の表面に実装される素子であるので、接地と電源供給
の接続は、キャパシタの導線を通じて基板表面へなされ
ねばならず、デカップリングの経路中に電気抵抗とイン
ダクタンスを生じさせるからである。
【0009】容量性の構造を集積回路のダイの中に作込
めるかもしれないが、それを行うためのシリコンの面積
のコスト、及び得られるキャパシタンスの大きさから判
断すると、この手法はまず正当化されないものである。
そこで先進的で、薄い層を積重ねてできる配線基板構造
の、個々の層を製作することに適した製法の必要性が、
依然として存在するのである。
めるかもしれないが、それを行うためのシリコンの面積
のコスト、及び得られるキャパシタンスの大きさから判
断すると、この手法はまず正当化されないものである。
そこで先進的で、薄い層を積重ねてできる配線基板構造
の、個々の層を製作することに適した製法の必要性が、
依然として存在するのである。
【0010】
【発明が解決しようとする課題】本発明は、電源分配、
信号分配、及び容量性のデカップリングの機能を持つ複
数の層を持ち、微細な間隔のパターンを持つ多層印刷配
線基板を製作することを目的とする。
信号分配、及び容量性のデカップリングの機能を持つ複
数の層を持ち、微細な間隔のパターンを持つ多層印刷配
線基板を製作することを目的とする。
【0011】
【課題を解決するための手段】一つの形態として、本発
明は金属の薄板を貫通させて多数の穴を形成する手順を
含む、積重ねてできる配線基板の層を製作する一手法で
あり、金属薄板を覆って第一の絶縁層を形成し、第一の
絶縁層を貫通させて第一と第二の場所にそれぞれ第一と
第二の穴を形成し、第一と第二の場所に選択的に金属の
付着物を形成し、それにより第一の場所の金属の付着は
第一の絶縁層によって金属薄板から電気的に絶縁されて
いる一つのバイアを形成し、第二の場所の金属の付着
は、金属薄板に電気的に接続されている一つのバイアを
形成し、それぞれのバイアの両端にデンドライトを形成
する一手法を示している。
明は金属の薄板を貫通させて多数の穴を形成する手順を
含む、積重ねてできる配線基板の層を製作する一手法で
あり、金属薄板を覆って第一の絶縁層を形成し、第一の
絶縁層を貫通させて第一と第二の場所にそれぞれ第一と
第二の穴を形成し、第一と第二の場所に選択的に金属の
付着物を形成し、それにより第一の場所の金属の付着は
第一の絶縁層によって金属薄板から電気的に絶縁されて
いる一つのバイアを形成し、第二の場所の金属の付着
は、金属薄板に電気的に接続されている一つのバイアを
形成し、それぞれのバイアの両端にデンドライトを形成
する一手法を示している。
【0012】個々の基板層は、バイアの両端のデンドラ
イトを通じた電気的接続を保ちながら積重ねられる。完
成される多層基板は、キャパシタ層、接地面、電源面、
及び信号線を必要に応じて選択して持つ薄い層の構成体
を持つ。バイアは、ボール・グリッド・アレイのフリッ
プ・チップ素子のような、表面実装素子の微細な間隔の
パターンに合わせて製作することができる。本発明のこ
れらの特徴、及びその他の特徴は、以降の具体的な詳細
記述を考察すれば、より鮮明に理解でき、正しく評価で
きるであろう。
イトを通じた電気的接続を保ちながら積重ねられる。完
成される多層基板は、キャパシタ層、接地面、電源面、
及び信号線を必要に応じて選択して持つ薄い層の構成体
を持つ。バイアは、ボール・グリッド・アレイのフリッ
プ・チップ素子のような、表面実装素子の微細な間隔の
パターンに合わせて製作することができる。本発明のこ
れらの特徴、及びその他の特徴は、以降の具体的な詳細
記述を考察すれば、より鮮明に理解でき、正しく評価で
きるであろう。
【0013】
【発明の実施の形態】選択して具体化した本発明は、数
々の面を持っている。最初の面は、導体のコアとなる配
線基板層の構造と製作に関するものである。第二の面
は、キャパシタとなるコアの配線基板構造体のその構造
と、効率的な製作法に関するものである。最後の面とし
てこの特許は、フリップ・チップ素子や同様の素子のよ
うな微細な配線間隔を持つ、表面実装部品の接続に適し
たコンポジット(合成体)へ効果的に集成された、信号
層、電源供給層、と同時にキャパシタ層をも持つ、薄い
層を積重ねた多層配線基板構造体に関係している。この
発明は、最初に導体のコア層に関して説明され、次に容
量性のコア層に関して説明され、最後に積重ねられた多
層コンポジットの配線基板に関して説明される。
々の面を持っている。最初の面は、導体のコアとなる配
線基板層の構造と製作に関するものである。第二の面
は、キャパシタとなるコアの配線基板構造体のその構造
と、効率的な製作法に関するものである。最後の面とし
てこの特許は、フリップ・チップ素子や同様の素子のよ
うな微細な配線間隔を持つ、表面実装部品の接続に適し
たコンポジット(合成体)へ効果的に集成された、信号
層、電源供給層、と同時にキャパシタ層をも持つ、薄い
層を積重ねた多層配線基板構造体に関係している。この
発明は、最初に導体のコア層に関して説明され、次に容
量性のコア層に関して説明され、最後に積重ねられた多
層コンポジットの配線基板に関して説明される。
【0014】製作は図1に示すように、約0.025ミ
リメートルの厚さの銅・アンバー・銅(CIC)構造の
コア薄板1から始まる。余り望ましくはないが、この金
属のコアは純銅、クロム、アンバー、モリブデンの構成
か、又は銅・モリブデン・銅の構成にすることもでき
る。このコア層は、塩化第二銅と塩酸のようなエッチン
グ液に区域3を露出させるために、フォトリソグラフィ
カルにパターン化したマスク2によって覆われる。図2
は区域3のエッチング後のCIC層を示し、CICの薄
板を貫通して伸びている、いくつかの穴4を示してい
る。これらの穴は円形であることが望ましい。CICの
パターン化された薄板は、その後、図3に示すように、
エポキシか又はポリイミドのような、光学像が描けるポ
リマーの比較的厚い絶縁物6で両側を覆われる。
リメートルの厚さの銅・アンバー・銅(CIC)構造の
コア薄板1から始まる。余り望ましくはないが、この金
属のコアは純銅、クロム、アンバー、モリブデンの構成
か、又は銅・モリブデン・銅の構成にすることもでき
る。このコア層は、塩化第二銅と塩酸のようなエッチン
グ液に区域3を露出させるために、フォトリソグラフィ
カルにパターン化したマスク2によって覆われる。図2
は区域3のエッチング後のCIC層を示し、CICの薄
板を貫通して伸びている、いくつかの穴4を示してい
る。これらの穴は円形であることが望ましい。CICの
パターン化された薄板は、その後、図3に示すように、
エポキシか又はポリイミドのような、光学像が描けるポ
リマーの比較的厚い絶縁物6で両側を覆われる。
【0015】フォトリソグラフィックにマスクし、絶縁
層6をエッチングすると、図4に示すようにいくつかの
穴7が形成される。標準的なエッチング液が使われる。
穴7は、絶縁物6の壁によりCIC薄板1から電気的に
絶縁されており、一方でエッチングされた開口部8は、
CIC薄板1を露出させていることに注意されたい。図
5に大体を示すように、銅の電気的に伝導体の共通層9
がすべての露出面の上に、0.001から0.0025
ミリメートルの公称厚で均一に付着される。共通層9
は、引続く作業の中で、選択された区域のメッキ付けを
容易にするために使われる。
層6をエッチングすると、図4に示すようにいくつかの
穴7が形成される。標準的なエッチング液が使われる。
穴7は、絶縁物6の壁によりCIC薄板1から電気的に
絶縁されており、一方でエッチングされた開口部8は、
CIC薄板1を露出させていることに注意されたい。図
5に大体を示すように、銅の電気的に伝導体の共通層9
がすべての露出面の上に、0.001から0.0025
ミリメートルの公称厚で均一に付着される。共通層9
は、引続く作業の中で、選択された区域のメッキ付けを
容易にするために使われる。
【0016】そこで図6に示すように、メッキされる区
域を選択的に露出させるために、マスク11が銅の層9
の上にフォトリソグラフィカルに形成される。メッキ作
業とマスク11の剥取りの後、図7に示すように、マス
ク11で覆われていなかった区域は、電気的に伝導体で
ある銅の公称0.015ミリメートルから0.05ミリ
メートル厚の層12が付着されている。図7に関して、
製作プロセス中のこの段階で配線基板層には、穴13の
内部壁上や、穴14の絶縁壁上とCIC薄板1の露出区
域の上で、かなり厚い銅の付着が存在し、更に自立した
信号線パターン16、又は穴パターン13の延長17の
ような、配線基板層の一つ又はそれ以上の面上の選択さ
れたパターンの線上にも、同様な銅の付着があることに
注意されたい。このような導体の区域は、最終的に形成
される薄い層を積重ねて作る配線基板のそれぞれの層
内、及びいくつかの層間の電気的な通路を定める。次は
13として示されているバイアの両端、及び14として
示されているプラグ構造のようなバイアを除いて、すべ
てを覆うためにマスク18がフォトリソグラフィカルに
パターン化される。マスク18の目的は、米国特許番号
5,137,461に紹介されているように、デンドラ
イトの選択的な成長のための区域を定めることである。
図9は、デンドリティックな成長プロセスの後での基板
層の断面を描いており、そのプロセスにより13のバイ
アの両端にデンドライト19が形成されており、14の
バイア状のプラグの両端を越えてデンドライト21が伸
びている。13のバイアの内部通路に沿った所にもデン
ドライトの形成は明らかに目立ちにくいものであるが、
デンドライト物質が付着されていることに注意された
い。一般的には、錫と鉛の合金を使った接合用の金属
で、デンドリティックな区域のメッキ付けが続いて行わ
れ、公称0.0025ミリメートルから0.025ミリ
メートル厚の一つの層を形成する。
域を選択的に露出させるために、マスク11が銅の層9
の上にフォトリソグラフィカルに形成される。メッキ作
業とマスク11の剥取りの後、図7に示すように、マス
ク11で覆われていなかった区域は、電気的に伝導体で
ある銅の公称0.015ミリメートルから0.05ミリ
メートル厚の層12が付着されている。図7に関して、
製作プロセス中のこの段階で配線基板層には、穴13の
内部壁上や、穴14の絶縁壁上とCIC薄板1の露出区
域の上で、かなり厚い銅の付着が存在し、更に自立した
信号線パターン16、又は穴パターン13の延長17の
ような、配線基板層の一つ又はそれ以上の面上の選択さ
れたパターンの線上にも、同様な銅の付着があることに
注意されたい。このような導体の区域は、最終的に形成
される薄い層を積重ねて作る配線基板のそれぞれの層
内、及びいくつかの層間の電気的な通路を定める。次は
13として示されているバイアの両端、及び14として
示されているプラグ構造のようなバイアを除いて、すべ
てを覆うためにマスク18がフォトリソグラフィカルに
パターン化される。マスク18の目的は、米国特許番号
5,137,461に紹介されているように、デンドラ
イトの選択的な成長のための区域を定めることである。
図9は、デンドリティックな成長プロセスの後での基板
層の断面を描いており、そのプロセスにより13のバイ
アの両端にデンドライト19が形成されており、14の
バイア状のプラグの両端を越えてデンドライト21が伸
びている。13のバイアの内部通路に沿った所にもデン
ドライトの形成は明らかに目立ちにくいものであるが、
デンドライト物質が付着されていることに注意された
い。一般的には、錫と鉛の合金を使った接合用の金属
で、デンドリティックな区域のメッキ付けが続いて行わ
れ、公称0.0025ミリメートルから0.025ミリ
メートル厚の一つの層を形成する。
【0017】図10は、マスク18を剥取り、露出した
銅の共通層9をエッチングによって除去した後の当該層
の断面を描いている。図10は、薄い層を積重ねてでき
る配線基板構造の一つの完成された層を表している。こ
の図で示すように、この層は14のデンドリティックな
終端されたプラグを通じて、それぞれのデンドライトの
上、又は下から電源や接地電位を供給するのに適した一
つの導体内部コア1を持っている。この層の構造体中に
は、また13のバイアが存在しており、更にこのバイア
は、この層の上、又は下からデンドリティックな接続を
するために使用できる。これらのバイアは、電気的に伝
導体のコア薄板1から電気的に絶縁されていることに注
意されたい。しかし、これらのバイアのうちの一つは、
基板層の上面にある導体22に接続されている。それに
よって22のような表面導体は、13のバイアのデンド
リティックな終端を通じて、基板層の上、又は下から相
互に接続される。図10の基板層は、基板の上面に電気
的に分離されている導体線23も図示している。表面導
体23は、基板層の表面上の信号線を13のバイア及び
14のプラグ構造から電気的に分離してパターン化する
ことができることを図示している。
銅の共通層9をエッチングによって除去した後の当該層
の断面を描いている。図10は、薄い層を積重ねてでき
る配線基板構造の一つの完成された層を表している。こ
の図で示すように、この層は14のデンドリティックな
終端されたプラグを通じて、それぞれのデンドライトの
上、又は下から電源や接地電位を供給するのに適した一
つの導体内部コア1を持っている。この層の構造体中に
は、また13のバイアが存在しており、更にこのバイア
は、この層の上、又は下からデンドリティックな接続を
するために使用できる。これらのバイアは、電気的に伝
導体のコア薄板1から電気的に絶縁されていることに注
意されたい。しかし、これらのバイアのうちの一つは、
基板層の上面にある導体22に接続されている。それに
よって22のような表面導体は、13のバイアのデンド
リティックな終端を通じて、基板層の上、又は下から相
互に接続される。図10の基板層は、基板の上面に電気
的に分離されている導体線23も図示している。表面導
体23は、基板層の表面上の信号線を13のバイア及び
14のプラグ構造から電気的に分離してパターン化する
ことができることを図示している。
【0018】図11と図12は、図10の積重ねてでき
る配線基板層を、多層の配線基板を作成するために使用
する状態を描いている。図11では基板層は、粘性の絶
縁体24で覆われた状態で図示されている。その後、一
般には異なった表面の導体パターンを持つ第二の基板層
が、位置合わせされ、圧力と熱を加えて接合され、図1
2に示すように、二つの層が積重なった配線基板構造体
が形成される。重ね合わせの段階で熱を加えるのは、バ
イア・デンドライト上の接合用金属を溶融させ、完全性
の高い電気的接続を得るためである。積重ね構造は、そ
れぞれのコア導体の間を、プラグ構造を通じて直接に接
続し、そしてバイアと付随した信号線の間とを直接に接
続する。デンドライトは信頼性のある電気的接続を確実
なものにし、一方、粘性のある絶縁体は硬化し、境界を
塞ぎ、二つの積重ねてできる層を結合させる。
る配線基板層を、多層の配線基板を作成するために使用
する状態を描いている。図11では基板層は、粘性の絶
縁体24で覆われた状態で図示されている。その後、一
般には異なった表面の導体パターンを持つ第二の基板層
が、位置合わせされ、圧力と熱を加えて接合され、図1
2に示すように、二つの層が積重なった配線基板構造体
が形成される。重ね合わせの段階で熱を加えるのは、バ
イア・デンドライト上の接合用金属を溶融させ、完全性
の高い電気的接続を得るためである。積重ね構造は、そ
れぞれのコア導体の間を、プラグ構造を通じて直接に接
続し、そしてバイアと付随した信号線の間とを直接に接
続する。デンドライトは信頼性のある電気的接続を確実
なものにし、一方、粘性のある絶縁体は硬化し、境界を
塞ぎ、二つの積重ねてできる層を結合させる。
【0019】本発明の第二の面は、積重ねてできる配線
基板層の基本的なコア構造体中に、容量性の要素を形成
することに関係している。当該発明の基板キャパシタ構
造を特に価値あるものにしているものは、(1)薄膜の
高誘電率材料の使用に帰因する、格別に大きいキャパシ
タンス、(2)キャパシタ構造物と表面実装の電子素子
との間の接続における、最適な電気的特性、(3)キャ
パシタ構造を形成するために用いられる製作手順と、他
の積重ねてできる基板層の製作に用いられる手順の類似
性、そして(4)複数の容量性基板層が、積重ねてでき
る基板の信号層や電源層に接続されるときの容易性であ
る。キャパシタ構造の積重ねてできる基板層は、高いキ
ャパシタンス、低い抵抗値、低いインダクタンスの構造
を持ち、図12で参考として説明した、デンドリティカ
ルに相互接続された薄い層を積重ねてできる多層基板と
共に使用することができる。容量性領域のデカップリン
グ効果は、バイアの配列によって決められてキャパシタ
ンスが分布し、そしてキャパシタンスが、バイアの経路
に沿ったいくつかの基板層の厚みより大きくない範囲で
のみ、素子の導線から隔てられているという事実におい
て、特に明白である。
基板層の基本的なコア構造体中に、容量性の要素を形成
することに関係している。当該発明の基板キャパシタ構
造を特に価値あるものにしているものは、(1)薄膜の
高誘電率材料の使用に帰因する、格別に大きいキャパシ
タンス、(2)キャパシタ構造物と表面実装の電子素子
との間の接続における、最適な電気的特性、(3)キャ
パシタ構造を形成するために用いられる製作手順と、他
の積重ねてできる基板層の製作に用いられる手順の類似
性、そして(4)複数の容量性基板層が、積重ねてでき
る基板の信号層や電源層に接続されるときの容易性であ
る。キャパシタ構造の積重ねてできる基板層は、高いキ
ャパシタンス、低い抵抗値、低いインダクタンスの構造
を持ち、図12で参考として説明した、デンドリティカ
ルに相互接続された薄い層を積重ねてできる多層基板と
共に使用することができる。容量性領域のデカップリン
グ効果は、バイアの配列によって決められてキャパシタ
ンスが分布し、そしてキャパシタンスが、バイアの経路
に沿ったいくつかの基板層の厚みより大きくない範囲で
のみ、素子の導線から隔てられているという事実におい
て、特に明白である。
【0020】キャパシタ構造の基板層の製作手順は、図
13に示すように、溶解ゾルーゲル(ゾルーゲル)混合
物27を使って、CICの薄板1と類似の導体の金属薄
板26を覆うことから始まる。薄板26は、銅の酸化、
及びゾルーゲル混合物との反応を避けるために、白金を
メッキしたアンバーか、又は白金のフラッシュ・コーテ
ィングで覆われた銅・アンバー・銅であることが望まし
い。ゾルーゲル混合物27は、表面上に約0.001ミ
リメートルの公称厚でスピン・コートするか、吹付ける
か、その中に浸すか、又は付着させる。混合物27とし
ては多様な材料が使用でき、著者Beach、外による
『Thickness Dependent Diel
ectric Properties of Sol−
GelPrepared Lead Lanthanu
m Titanate Films』という題名で19
94年4月25日に発行され、T.J.Watsonリ
サーチ・センターのIBMリサーチ部門から出版され
た、IBMリサーチ・レポートRC19550(849
75)に記述されているように、一例としては鉛・ラン
タン・チタン酸塩がある。このレポートの主題の内容
は、この本文中に参考として取入れられている。ゾルー
ゲルを使った製法の基礎をなす基本的な考え方は、技術
ジャーナル『Advanced Materials』
中に発表された二つの記事に記述されている。最初の記
事は、著者Hennings、外による『Advavc
ed Dielectrics: Bulk Cera
micsand Thin Films』という題のも
ので、『Advanced Materials』3
(1991)、No.7/8のページ334〜340に
ある。第二の記事は、著者Reuterによる『Sol
−Gel Processes』という題で、『Adv
anced Materials』3(1991)、N
0.5のページ258〜259にある。双方の参考文献
の主題となる内容は、この本文中に参考として取入れら
れている。
13に示すように、溶解ゾルーゲル(ゾルーゲル)混合
物27を使って、CICの薄板1と類似の導体の金属薄
板26を覆うことから始まる。薄板26は、銅の酸化、
及びゾルーゲル混合物との反応を避けるために、白金を
メッキしたアンバーか、又は白金のフラッシュ・コーテ
ィングで覆われた銅・アンバー・銅であることが望まし
い。ゾルーゲル混合物27は、表面上に約0.001ミ
リメートルの公称厚でスピン・コートするか、吹付ける
か、その中に浸すか、又は付着させる。混合物27とし
ては多様な材料が使用でき、著者Beach、外による
『Thickness Dependent Diel
ectric Properties of Sol−
GelPrepared Lead Lanthanu
m Titanate Films』という題名で19
94年4月25日に発行され、T.J.Watsonリ
サーチ・センターのIBMリサーチ部門から出版され
た、IBMリサーチ・レポートRC19550(849
75)に記述されているように、一例としては鉛・ラン
タン・チタン酸塩がある。このレポートの主題の内容
は、この本文中に参考として取入れられている。ゾルー
ゲルを使った製法の基礎をなす基本的な考え方は、技術
ジャーナル『Advanced Materials』
中に発表された二つの記事に記述されている。最初の記
事は、著者Hennings、外による『Advavc
ed Dielectrics: Bulk Cera
micsand Thin Films』という題のも
ので、『Advanced Materials』3
(1991)、No.7/8のページ334〜340に
ある。第二の記事は、著者Reuterによる『Sol
−Gel Processes』という題で、『Adv
anced Materials』3(1991)、N
0.5のページ258〜259にある。双方の参考文献
の主題となる内容は、この本文中に参考として取入れら
れている。
【0021】ゾルーゲルを使った製法の次の段階は、図
14に大まかに描いているように、公称摂氏700度に
達する温度を伴う、高濃度酸素環境下での高温アニール
である。この段階での作業の目的は、金属薄板26の上
に薄い結晶状の薄膜層29を形成することであり、この
層29の特徴は、低い漏洩電流、及び代表的には500
程度になる格別に高い誘電率である。誘電体層29に関
連する数々の事実は、物理学的にも評価されるものであ
る。第一の事実は、キャパシタンスの値は誘電体の厚み
に反比例するので、誘電体層29の薄膜の特性は、単位
面積当たりの高いキャパシタンスをもたらす構造となっ
ている。高いキャパシタンスはまた、キャパシタンスが
面積に直接に比例し、積重ねてできる配線基板層の実質
的な全表面の上に、この面積を伸ばせるという事実でも
得をしている。最後に、キャパシタンスは誘電率に直接
比例するので、ゾルーゲルが形成する結晶状の薄膜物質
の格別に高い誘電率は、得られるキャパシタンスを更に
際立たせられる。
14に大まかに描いているように、公称摂氏700度に
達する温度を伴う、高濃度酸素環境下での高温アニール
である。この段階での作業の目的は、金属薄板26の上
に薄い結晶状の薄膜層29を形成することであり、この
層29の特徴は、低い漏洩電流、及び代表的には500
程度になる格別に高い誘電率である。誘電体層29に関
連する数々の事実は、物理学的にも評価されるものであ
る。第一の事実は、キャパシタンスの値は誘電体の厚み
に反比例するので、誘電体層29の薄膜の特性は、単位
面積当たりの高いキャパシタンスをもたらす構造となっ
ている。高いキャパシタンスはまた、キャパシタンスが
面積に直接に比例し、積重ねてできる配線基板層の実質
的な全表面の上に、この面積を伸ばせるという事実でも
得をしている。最後に、キャパシタンスは誘電率に直接
比例するので、ゾルーゲルが形成する結晶状の薄膜物質
の格別に高い誘電率は、得られるキャパシタンスを更に
際立たせられる。
【0022】29のような結晶状の薄膜を形成するため
に、ゾルーゲルを使った製法中で必要とされる高温は、
FR4のような従来の印刷配線基板の構成物の能力の範
囲を超えているということは、見のがしてはならない。
このような従来の印刷配線基板材料は、ガラス転移温度
が摂氏120度から180度の範囲にある。対照的にゾ
ルーゲルの高温のアニール温度は、26のような金属薄
板のコア構造体に対しては適切であり、その時点では選
択された金属の酸化特性と反応特性は、その温度環境に
矛盾しない。
に、ゾルーゲルを使った製法中で必要とされる高温は、
FR4のような従来の印刷配線基板の構成物の能力の範
囲を超えているということは、見のがしてはならない。
このような従来の印刷配線基板材料は、ガラス転移温度
が摂氏120度から180度の範囲にある。対照的にゾ
ルーゲルの高温のアニール温度は、26のような金属薄
板のコア構造体に対しては適切であり、その時点では選
択された金属の酸化特性と反応特性は、その温度環境に
矛盾しない。
【0023】結晶状の薄膜層29をゾルーゲルを使った
製法で形成した後、層29はその上に31に大まかに示
したように、化学蒸着、スパッタリング、蒸発、又はメ
ッキ付けによって、図15に図解的に描いたように、電
気的に伝導体の物質32の数ミクロンの厚さの層が付着
される。図15に示された完成された三層の容量性の構
造体は、その後基板層の作成過程においてコアの薄板と
して役立つのであり、その作成過程は、図1から始まっ
て説明された製作手順と類似のものである。キャパシタ
基板層のパターン形成は、図16に描かれている断面を
作る作業から始まる。図で示されているように、容量性
のコア薄板は、34と36の開口部を持つように、フォ
トリソグラフィカルに処理されるマスク33によって選
択的に覆われる。開口部34と36は円形の形をしてい
ることが望ましい。引続いて容量性のコア薄板のエッチ
ングが、望ましくは塩化第二銅と塩酸のような異方性の
エッチング液を使って行われる。エッチングが完了しマ
スク33が剥取られると、図17に示すようなコア薄板
が現れ、選択した位置34、及び36に開口部ができて
いる。
製法で形成した後、層29はその上に31に大まかに示
したように、化学蒸着、スパッタリング、蒸発、又はメ
ッキ付けによって、図15に図解的に描いたように、電
気的に伝導体の物質32の数ミクロンの厚さの層が付着
される。図15に示された完成された三層の容量性の構
造体は、その後基板層の作成過程においてコアの薄板と
して役立つのであり、その作成過程は、図1から始まっ
て説明された製作手順と類似のものである。キャパシタ
基板層のパターン形成は、図16に描かれている断面を
作る作業から始まる。図で示されているように、容量性
のコア薄板は、34と36の開口部を持つように、フォ
トリソグラフィカルに処理されるマスク33によって選
択的に覆われる。開口部34と36は円形の形をしてい
ることが望ましい。引続いて容量性のコア薄板のエッチ
ングが、望ましくは塩化第二銅と塩酸のような異方性の
エッチング液を使って行われる。エッチングが完了しマ
スク33が剥取られると、図17に示すようなコア薄板
が現れ、選択した位置34、及び36に開口部ができて
いる。
【0024】次の段階で、図3に示される6のような絶
縁体が、コア薄板を覆って形成される。フォトリソグラ
フィックにマスクをかけ、選択的にエッチングをするこ
とにより、絶縁体6を選択的に除去すると、絶縁体によ
って絶縁された37の一つのバイア穴、絶縁体によって
絶縁された38の一つのバイア穴、容量性コアの金属層
26を露出させる39の一つの接続用開口部、及び容量
性コアのもう一つの金属層29への、絶縁体40を貫通
している一つの開口部41を形成する。引続き図5、図
6、図7を参照して説明されたものと類似の処理が行わ
れ、図19に示す構造体が作成される。それらの処理に
は、薄い銅の共通層の形成、マスクの形成、及び37と
38のバイアを通して、そして39と41のそれぞれの
開口部の中へ、厚い金属層を形成するためのメッキ付け
がある。後者の厚い金属層の形成は、実効的なキャパシ
タの金属板26と29に対して、電気的に共通である。
マスクを剥取ると、図19の断面で示すように、キャパ
シタ層の配線基板構造体が現れる。メッキ付けされた導
体層42は、キャパシタ構造の導体板26につながる絶
縁体40の中の開口部39にある接点から、37の穴を
通じて基板の反対側まで伸びていることに注意された
い。同様にメッキ付けされた金属層43は、38の穴を
通して伸びており、41の接続用の開口部を通して、キ
ャパシタの金属板29に電気的に接続されている。図
8、図9、図10を参照して説明された処理と同様に、
フォトリソグラフィックなマスクがけとデンドライトの
形成作業により、図20に描かれている容量性の配線基
板層の構造体ができる。37のデンドライトで覆われた
バイアは、キャパシタ構造体の一方の金属板と共通であ
り、38のデンドライトで覆われたバイアは、キャパシ
タ構造体のもう一方の金属板と共通であることに注意さ
れたい。
縁体が、コア薄板を覆って形成される。フォトリソグラ
フィックにマスクをかけ、選択的にエッチングをするこ
とにより、絶縁体6を選択的に除去すると、絶縁体によ
って絶縁された37の一つのバイア穴、絶縁体によって
絶縁された38の一つのバイア穴、容量性コアの金属層
26を露出させる39の一つの接続用開口部、及び容量
性コアのもう一つの金属層29への、絶縁体40を貫通
している一つの開口部41を形成する。引続き図5、図
6、図7を参照して説明されたものと類似の処理が行わ
れ、図19に示す構造体が作成される。それらの処理に
は、薄い銅の共通層の形成、マスクの形成、及び37と
38のバイアを通して、そして39と41のそれぞれの
開口部の中へ、厚い金属層を形成するためのメッキ付け
がある。後者の厚い金属層の形成は、実効的なキャパシ
タの金属板26と29に対して、電気的に共通である。
マスクを剥取ると、図19の断面で示すように、キャパ
シタ層の配線基板構造体が現れる。メッキ付けされた導
体層42は、キャパシタ構造の導体板26につながる絶
縁体40の中の開口部39にある接点から、37の穴を
通じて基板の反対側まで伸びていることに注意された
い。同様にメッキ付けされた金属層43は、38の穴を
通して伸びており、41の接続用の開口部を通して、キ
ャパシタの金属板29に電気的に接続されている。図
8、図9、図10を参照して説明された処理と同様に、
フォトリソグラフィックなマスクがけとデンドライトの
形成作業により、図20に描かれている容量性の配線基
板層の構造体ができる。37のデンドライトで覆われた
バイアは、キャパシタ構造体の一方の金属板と共通であ
り、38のデンドライトで覆われたバイアは、キャパシ
タ構造体のもう一方の金属板と共通であることに注意さ
れたい。
【0025】複数のキャパシタ層を並列に接続すると、
図21の構造体ができる。図12を参照して説明された
手法で粘性の絶縁物39が使用され、二つの接合される
配線基板層を結合させ、境界を塞ぐ。ここでもまた積層
する処理の間、熱を使うことにより、バイアのデンドラ
イト上の接合用金属を溶融させ、完全性の高い電気的接
続を形成する。図21の合成物について注目に値するこ
とは、配線基板用の容量性の構造体が並列に接合される
ときの容易さ、及びこの構造体の上からも下からも次の
信号層、及び電源分配層を更に相互接続できるように形
成されていることである。更に重要なこととして、容量
性の層を製作するために用いられる製作手順は、信号配
線基板層、及び電源分配配線基板層を製作するために用
いられる製作手順と類似であることに注意すべきであ
る。
図21の構造体ができる。図12を参照して説明された
手法で粘性の絶縁物39が使用され、二つの接合される
配線基板層を結合させ、境界を塞ぐ。ここでもまた積層
する処理の間、熱を使うことにより、バイアのデンドラ
イト上の接合用金属を溶融させ、完全性の高い電気的接
続を形成する。図21の合成物について注目に値するこ
とは、配線基板用の容量性の構造体が並列に接合される
ときの容易さ、及びこの構造体の上からも下からも次の
信号層、及び電源分配層を更に相互接続できるように形
成されていることである。更に重要なこととして、容量
性の層を製作するために用いられる製作手順は、信号配
線基板層、及び電源分配配線基板層を製作するために用
いられる製作手順と類似であることに注意すべきであ
る。
【0026】発明の第三の面は、電源及び電気信号を分
配する複数の回路基板層と、薄い層を積重ねてできる多
層の配線基板構造体の中に、容量性のデカップリングを
供給する、複数の層とを相互接続する機能を扱ってい
る。一例を図22に示す。図に描かれているように、合
成された構造体は、図22の構造体の底部に配置された
図21の二つのキャパシタ層を持ち、更にその上に積層
された図12の二つの層を持っており、これらの層は電
気信号を分配し、そして電源を分配し、更にシールドの
役を果たす。キャパシタンスの分配を促進させるに当た
り、容量性の基板層を相互接続するために、多数のバイ
アの配列が使われるのはあり得るべきことであり、この
場合には、部品の電源供給線や接地線のように、それ以
上の直接の相互接続は行われない。図解の目的で、ボー
ル・グリッド・アレイ型のフリップ・チップ電子部品4
6のボール42、43、44に更に接続されることを予
想して、薄い層を積重ねてできる多層配線基板41が示
されている。47の電源供給バイア、及び48の接地バ
イアは、ボール42と44のそれぞれに対して、直ぐ下
の位置に合わせて配置されていることに特に注意された
い。このことにより、多層基板構造体の根元的な容量性
を持つ層が提供する、デカップリングを減じる可能性の
ある、電気抵抗の効果や誘導性の効果を最小にする。同
様に、電子部品のボール43は、直ぐ下の多層基板接続
部分から信号を受けることに注意されたい。この配置に
より信号経路の長さを減らし、信号経路中の電気抵抗、
又はインダクタンスも同様に減らす。本発明は、特別に
具体化する手法で説明され、そして図示されてきたが、
本発明が包含する構造体、及び手法は、前記の「特許請
求の範囲」の範囲を保っていると解釈すべきである。
配する複数の回路基板層と、薄い層を積重ねてできる多
層の配線基板構造体の中に、容量性のデカップリングを
供給する、複数の層とを相互接続する機能を扱ってい
る。一例を図22に示す。図に描かれているように、合
成された構造体は、図22の構造体の底部に配置された
図21の二つのキャパシタ層を持ち、更にその上に積層
された図12の二つの層を持っており、これらの層は電
気信号を分配し、そして電源を分配し、更にシールドの
役を果たす。キャパシタンスの分配を促進させるに当た
り、容量性の基板層を相互接続するために、多数のバイ
アの配列が使われるのはあり得るべきことであり、この
場合には、部品の電源供給線や接地線のように、それ以
上の直接の相互接続は行われない。図解の目的で、ボー
ル・グリッド・アレイ型のフリップ・チップ電子部品4
6のボール42、43、44に更に接続されることを予
想して、薄い層を積重ねてできる多層配線基板41が示
されている。47の電源供給バイア、及び48の接地バ
イアは、ボール42と44のそれぞれに対して、直ぐ下
の位置に合わせて配置されていることに特に注意された
い。このことにより、多層基板構造体の根元的な容量性
を持つ層が提供する、デカップリングを減じる可能性の
ある、電気抵抗の効果や誘導性の効果を最小にする。同
様に、電子部品のボール43は、直ぐ下の多層基板接続
部分から信号を受けることに注意されたい。この配置に
より信号経路の長さを減らし、信号経路中の電気抵抗、
又はインダクタンスも同様に減らす。本発明は、特別に
具体化する手法で説明され、そして図示されてきたが、
本発明が包含する構造体、及び手法は、前記の「特許請
求の範囲」の範囲を保っていると解釈すべきである。
【0027】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0028】(1)積重ねてできる配線基板層におい
て、(a)金属薄板を貫通させて複数の穴を形成するこ
とと、(b)金属薄板を覆う第一の絶縁体層を形成する
ことと、(c)第一、及び第二のそれぞれの位置に上記
第一の絶縁体層を貫通させて第一の穴、及び第二の穴を
形成することと、(d)上記第一の位置、及び上記第二
の位置に金属の付着を選択的に形成し、それによって上
記第一の位置の金属の付着は、上記第一の絶縁体によっ
て上記金属薄板から電気的に絶縁されている一つのバイ
アを形成し、上記第二の位置の金属のデポジットは、上
記金属薄板に電気的に接続されている一つのバイアを形
成することと、(e)それぞれの上記バイアの両端にデ
ンドライト(樹枝状突起)を形成することの手順を具備
する製作方法。 (2)上記デンドライト上の接合用金属を形成する、さ
らなる方法を具備する、請求項1に記載の製作方法。 (3)上記金属の付着を選択的に形成する手順が、
(a)上記金属薄板、及び上記第一の絶縁層の選択され
ない区域をマスクがけすることと、(b)マスクがけす
る手順で覆われなかった区域に金属のメッキ付けをする
ことを具備する、請求項2に記載の製作方法。 (4)更に、(a)上記メッキ付けの手順の前に共通層
を形成することと、(b)上記メッキ付けの手順の後で
露出している上記共通層を除去することを具備する、請
求項3に記載の製作方法。 (5)上記金属薄板を銅・アンバー・銅で構成してい
る、請求項2に記載の製作方法。 (6)上記金属の付着の選択的な形成が、上記第一の位
置、及び上記第二の位置の金属のデポジットから電気的
に絶縁されている、上記第一の絶縁体層の上の第三の位
置に、一つの形成物を作り上げることを具備する、請求
項1に記載の製作方法。 (7)上記デンドライトを形成する手順が、(a)上記
バイアの両端以外の区域を選択的にマスクがけすること
と、(b)マスクがけされなかった区域をデンドリティ
ックな成長にさらすことの手順を具備する、請求項2に
記載の製作方法。 (8)上記デンドライトを形成する手順が、(a)上記
バイアの両端以外の区域を選択的にマスクがけすること
と、(b)マスクがけされなかった区域をデンドリティ
ックな成長にさらすことの手順を具備する、請求項6に
記載の製作方法。
て、(a)金属薄板を貫通させて複数の穴を形成するこ
とと、(b)金属薄板を覆う第一の絶縁体層を形成する
ことと、(c)第一、及び第二のそれぞれの位置に上記
第一の絶縁体層を貫通させて第一の穴、及び第二の穴を
形成することと、(d)上記第一の位置、及び上記第二
の位置に金属の付着を選択的に形成し、それによって上
記第一の位置の金属の付着は、上記第一の絶縁体によっ
て上記金属薄板から電気的に絶縁されている一つのバイ
アを形成し、上記第二の位置の金属のデポジットは、上
記金属薄板に電気的に接続されている一つのバイアを形
成することと、(e)それぞれの上記バイアの両端にデ
ンドライト(樹枝状突起)を形成することの手順を具備
する製作方法。 (2)上記デンドライト上の接合用金属を形成する、さ
らなる方法を具備する、請求項1に記載の製作方法。 (3)上記金属の付着を選択的に形成する手順が、
(a)上記金属薄板、及び上記第一の絶縁層の選択され
ない区域をマスクがけすることと、(b)マスクがけす
る手順で覆われなかった区域に金属のメッキ付けをする
ことを具備する、請求項2に記載の製作方法。 (4)更に、(a)上記メッキ付けの手順の前に共通層
を形成することと、(b)上記メッキ付けの手順の後で
露出している上記共通層を除去することを具備する、請
求項3に記載の製作方法。 (5)上記金属薄板を銅・アンバー・銅で構成してい
る、請求項2に記載の製作方法。 (6)上記金属の付着の選択的な形成が、上記第一の位
置、及び上記第二の位置の金属のデポジットから電気的
に絶縁されている、上記第一の絶縁体層の上の第三の位
置に、一つの形成物を作り上げることを具備する、請求
項1に記載の製作方法。 (7)上記デンドライトを形成する手順が、(a)上記
バイアの両端以外の区域を選択的にマスクがけすること
と、(b)マスクがけされなかった区域をデンドリティ
ックな成長にさらすことの手順を具備する、請求項2に
記載の製作方法。 (8)上記デンドライトを形成する手順が、(a)上記
バイアの両端以外の区域を選択的にマスクがけすること
と、(b)マスクがけされなかった区域をデンドリティ
ックな成長にさらすことの手順を具備する、請求項6に
記載の製作方法。
【図1】電源面と信号線を持つ配線基板層の製作中の一
つの段階を図解的な断面で描いたものである。
つの段階を図解的な断面で描いたものである。
【図2】電源面と信号線を持つ配線基板層の製作中の一
つの段階を図解的な断面で描いたものである。
つの段階を図解的な断面で描いたものである。
【図3】電源面と信号線を持つ配線基板層の製作中の一
つの段階を図解的な断面で描いたものである。
つの段階を図解的な断面で描いたものである。
【図4】電源面と信号線を持つ配線基板層の製作中の一
つの段階を図解的な断面で描いたものである。
つの段階を図解的な断面で描いたものである。
【図5】電源面と信号線を持つ配線基板層の製作中の一
つの段階を図解的な断面で描いたものである。
つの段階を図解的な断面で描いたものである。
【図6】電源面と信号線を持つ配線基板層の製作中の一
つの段階を図解的な断面で描いたものである。
つの段階を図解的な断面で描いたものである。
【図7】電源面と信号線を持つ配線基板層の製作中の一
つの段階を図解的な断面で描いたものである。
つの段階を図解的な断面で描いたものである。
【図8】電源面と信号線を持つ配線基板層の製作中の一
つの段階を図解的な断面で描いたものである。
つの段階を図解的な断面で描いたものである。
【図9】電源面と信号線を持つ配線基板層の製作中の一
つの段階を図解的な断面で描いたものである。
つの段階を図解的な断面で描いたものである。
【図10】電源面と信号線を持つ配線基板層の製作中の
一つの段階を図解的な断面で描いたものである。
一つの段階を図解的な断面で描いたものである。
【図11】二つの電源面の配線基板層を製作するに当た
っての準備作業、及び薄い層の積層作業を図解的な断面
で描いたものである。
っての準備作業、及び薄い層の積層作業を図解的な断面
で描いたものである。
【図12】二つの電源面の配線基板層を製作するに当た
っての準備作業、及び薄い層の積層作業を図解的な断面
で描いたものである。
っての準備作業、及び薄い層の積層作業を図解的な断面
で描いたものである。
【図13】配線基板中にキャパシタ構造を作込むに当た
ってのいくつかの段階を図解的な断面で描いたものであ
る。
ってのいくつかの段階を図解的な断面で描いたものであ
る。
【図14】配線基板中にキャパシタ構造を作込むに当た
ってのいくつかの段階を図解的な断面で描いたものであ
る。
ってのいくつかの段階を図解的な断面で描いたものであ
る。
【図15】配線基板中にキャパシタ構造を作込むに当た
ってのいくつかの段階を図解的な断面で描いたものであ
る。
ってのいくつかの段階を図解的な断面で描いたものであ
る。
【図16】配線基板中にキャパシタ構造を作込むに当た
ってのいくつかの段階を図解的な断面で描いたものであ
る。
ってのいくつかの段階を図解的な断面で描いたものであ
る。
【図17】配線基板中にキャパシタ構造を作込むに当た
ってのいくつかの段階を図解的な断面で描いたものであ
る。
ってのいくつかの段階を図解的な断面で描いたものであ
る。
【図18】配線基板中にキャパシタ構造を作込むに当た
ってのいくつかの段階を図解的な断面で描いたものであ
る。
ってのいくつかの段階を図解的な断面で描いたものであ
る。
【図19】配線基板中にキャパシタ構造を作込むに当た
ってのいくつかの段階を図解的な断面で描いたものであ
る。
ってのいくつかの段階を図解的な断面で描いたものであ
る。
【図20】配線基板中にキャパシタ構造を作込むに当た
ってのいくつかの段階を図解的な断面で描いたものであ
る。
ってのいくつかの段階を図解的な断面で描いたものであ
る。
【図21】配線基板中の二つのキャパシタ層の積層によ
る相互接続を、図解的な断面で描いたものである。
る相互接続を、図解的な断面で描いたものである。
【図22】フリップ・チップ型の電子部品に接地、電
源、信号を供給するために、薄い層を積重ねて製作する
四層の配線基板構造体を活用する状態と、そのときの積
重なるバイアとプラグを通じて相互接続された信号層、
電源供給層、容量性を持つ層を含んだコンポジット構造
とを、図解的な断面で描いたものである。
源、信号を供給するために、薄い層を積重ねて製作する
四層の配線基板構造体を活用する状態と、そのときの積
重なるバイアとプラグを通じて相互接続された信号層、
電源供給層、容量性を持つ層を含んだコンポジット構造
とを、図解的な断面で描いたものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・フランシス・フランケニー アメリカ合衆国78746、テキサス州オース チン、ダンフォース・コーブ 8107 (72)発明者 ロナルド・ラーン・イムケン アメリカ合衆国78681、テキサス州ラウン ド・ロック、オーク・メドウ・ドライブ 3711 (72)発明者 キース・アラン・バンダーリー アメリカ合衆国78759、テキサス州オース チン、マーシュ・クリーク・ドライブ 5302
Claims (8)
- 【請求項1】 積重ねてできる配線基板層において、 (a)金属薄板を貫通させて複数の穴を形成すること
と、 (b)金属薄板を覆う第一の絶縁体層を形成すること
と、 (c)第一、及び第二のそれぞれの位置に上記第一の絶
縁体層を貫通させて第一の穴、及び第二の穴を形成する
ことと、 (d)上記第一の位置、及び上記第二の位置に金属の付
着を選択的に形成し、それによって上記第一の位置の金
属の付着は、上記第一の絶縁体によって上記金属薄板か
ら電気的に絶縁されている一つのバイアを形成し、上記
第二の位置の金属のデポジットは、上記金属薄板に電気
的に接続されている一つのバイアを形成することと、 (e)それぞれの上記バイアの両端にデンドライト(樹
枝状突起)を形成することの手順を具備する製作方法。 - 【請求項2】 上記デンドライト上の接合用金属を形成
する、さらなる方法を具備する、請求項1に記載の製作
方法。 - 【請求項3】 上記金属の付着を選択的に形成する手順
が、 (a)上記金属薄板、及び上記第一の絶縁層の選択され
ない区域をマスクがけすることと、 (b)マスクがけする手順で覆われなかった区域に金属
のメッキ付けをすることを具備する、請求項2に記載の
製作方法。 - 【請求項4】 更に、 (a)上記メッキ付けの手順の前に共通層を形成するこ
とと、 (b)上記メッキ付けの手順の後で露出している上記共
通層を除去することを具備する、請求項3に記載の製作
方法。 - 【請求項5】 上記金属薄板を銅・アンバー・銅で構成
している、請求項2に記載の製作方法。 - 【請求項6】 上記金属の付着の選択的な形成が、上記
第一の位置、及び上記第二の位置の金属のデポジットか
ら電気的に絶縁されている、上記第一の絶縁体層の上の
第三の位置に、一つの形成物を作り上げることを具備す
る、請求項1に記載の製作方法。 - 【請求項7】 上記デンドライトを形成する手順が、 (a)上記バイアの両端以外の区域を選択的にマスクが
けすることと、 (b)マスクがけされなかった区域をデンドリティック
な成長にさらすことの手順を具備する、請求項2に記載
の製作方法。 - 【請求項8】 上記デンドライトを形成する手順が、 (a)上記バイアの両端以外の区域を選択的にマスクが
けすることと、 (b)マスクがけされなかった区域をデンドリティック
な成長にさらすことの手順を具備する、請求項6に記載
の製作方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/342506 | 1994-11-21 | ||
US08/342,506 US5509200A (en) | 1994-11-21 | 1994-11-21 | Method of making laminar stackable circuit board structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08213754A true JPH08213754A (ja) | 1996-08-20 |
JP3014310B2 JP3014310B2 (ja) | 2000-02-28 |
Family
ID=23342127
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7301227A Expired - Fee Related JP3014310B2 (ja) | 1994-11-21 | 1995-11-20 | 積層配線基板の構造と製作方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5509200A (ja) |
JP (1) | JP3014310B2 (ja) |
KR (1) | KR100229572B1 (ja) |
CN (1) | CN1051670C (ja) |
CA (1) | CA2160501C (ja) |
MY (1) | MY114181A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000151114A (ja) * | 1998-11-11 | 2000-05-30 | Sony Corp | 多層基板及びその製造方法 |
JP2006041378A (ja) * | 2004-07-29 | 2006-02-09 | Toshiba Corp | 多層プリント配線板、多層プリント配線板の製造方法および電子機器 |
KR101018109B1 (ko) * | 2009-08-24 | 2011-02-25 | 삼성전기주식회사 | 다층 배선 기판 및 그의 제조방법 |
Families Citing this family (64)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5847327A (en) * | 1996-11-08 | 1998-12-08 | W.L. Gore & Associates, Inc. | Dimensionally stable core for use in high density chip packages |
US5886597A (en) * | 1997-03-28 | 1999-03-23 | Virginia Tech Intellectual Properties, Inc. | Circuit structure including RF/wideband resonant vias |
US6224396B1 (en) | 1997-07-23 | 2001-05-01 | International Business Machines Corporation | Compliant, surface-mountable interposer |
US6300575B1 (en) | 1997-08-25 | 2001-10-09 | International Business Machines Corporation | Conductor interconnect with dendrites through film |
US5977642A (en) | 1997-08-25 | 1999-11-02 | International Business Machines Corporation | Dendrite interconnect for planarization and method for producing same |
JPH11307689A (ja) * | 1998-02-17 | 1999-11-05 | Seiko Epson Corp | 半導体装置、半導体装置用基板及びこれらの製造方法並びに電子機器 |
WO1999044403A1 (fr) * | 1998-02-26 | 1999-09-02 | Ibiden Co., Ltd. | Carte a circuits imprimes multicouche avec structure de trous d'interconnexion pleins |
US6023029A (en) | 1998-03-19 | 2000-02-08 | International Business Machines Corporation | Use of blind vias for soldered interconnections between substrates and printed wiring boards |
US6026564A (en) * | 1998-04-10 | 2000-02-22 | Ang Technologies Inc. | Method of making a high density multilayer wiring board |
US6720501B1 (en) | 1998-04-14 | 2004-04-13 | Formfactor, Inc. | PC board having clustered blind vias |
US6711812B1 (en) * | 1999-04-13 | 2004-03-30 | Unicap Electronics Industrial Corporation | Method of making metal core substrate printed circuit wiring board enabling thermally enhanced ball grid array (BGA) packages |
JP3701138B2 (ja) * | 1999-04-23 | 2005-09-28 | 松下電器産業株式会社 | 電子部品の製造方法 |
EP2086299A1 (en) * | 1999-06-02 | 2009-08-05 | Ibiden Co., Ltd. | Multi-layer printed circuit board and method of manufacturing multi-layer printed circuit board |
US6441313B1 (en) * | 1999-11-23 | 2002-08-27 | Sun Microsystems, Inc. | Printed circuit board employing lossy power distribution network to reduce power plane resonances |
US6518509B1 (en) * | 1999-12-23 | 2003-02-11 | International Business Machines Corporation | Copper plated invar with acid preclean |
US6565730B2 (en) * | 1999-12-29 | 2003-05-20 | Intel Corporation | Self-aligned coaxial via capacitors |
KR100333627B1 (ko) * | 2000-04-11 | 2002-04-22 | 구자홍 | 다층 인쇄회로기판 및 그 제조방법 |
US6246312B1 (en) | 2000-07-20 | 2001-06-12 | Cts Corporation | Ball grid array resistor terminator network |
US6388204B1 (en) | 2000-08-29 | 2002-05-14 | International Business Machines Corporation | Composite laminate circuit structure and methods of interconnecting the same |
US7124503B1 (en) * | 2000-09-06 | 2006-10-24 | Visteon Global Technologies, Inc. | Method for forming multilayer circuit board |
US6931723B1 (en) | 2000-09-19 | 2005-08-23 | International Business Machines Corporation | Organic dielectric electronic interconnect structures and method for making |
US6600224B1 (en) * | 2000-10-31 | 2003-07-29 | International Business Machines Corporation | Thin film attachment to laminate using a dendritic interconnection |
JP3857042B2 (ja) * | 2000-11-27 | 2006-12-13 | 富士通テン株式会社 | 基板構造 |
US6707145B2 (en) * | 2000-12-29 | 2004-03-16 | Intel Corporation | Efficient multiple power and ground distribution of SMT IC packages |
US6762487B2 (en) | 2001-04-19 | 2004-07-13 | Simpletech, Inc. | Stack arrangements of chips and interconnecting members |
US20030040166A1 (en) * | 2001-05-25 | 2003-02-27 | Mark Moshayedi | Apparatus and method for stacking integrated circuits |
US20030067082A1 (en) * | 2001-05-25 | 2003-04-10 | Mark Moshayedi | Apparatus and methods for stacking integrated circuit devices with interconnected stacking structure |
FR2828890B1 (fr) * | 2001-08-24 | 2004-02-13 | Itt Mfg Enterprises Inc | Dispositif de depot en continu par electrodeposition et composants electriques ou electroniques fabriques en bande comportant une couche de placage par electrodeposition |
KR100451764B1 (ko) * | 2001-12-12 | 2004-10-08 | 주식회사 하이닉스반도체 | 전력 분배기로 사용하기 위한 반도체 장치 |
TWI286826B (en) * | 2001-12-28 | 2007-09-11 | Via Tech Inc | Semiconductor package substrate and process thereof |
US6826830B2 (en) * | 2002-02-05 | 2004-12-07 | International Business Machines Corporation | Multi-layered interconnect structure using liquid crystalline polymer dielectric |
US6770822B2 (en) * | 2002-02-22 | 2004-08-03 | Bridgewave Communications, Inc. | High frequency device packages and methods |
KR100467200B1 (ko) * | 2002-03-28 | 2005-01-24 | (주) 케이엠씨 테크놀러지 | 이동통신용 세라믹 고주파 전력분배기 제조방법 |
US20040099999A1 (en) * | 2002-10-11 | 2004-05-27 | Borland William J. | Co-fired capacitor and method for forming ceramic capacitors for use in printed wiring boards |
US20040107569A1 (en) * | 2002-12-05 | 2004-06-10 | John Guzek | Metal core substrate packaging |
US7087845B2 (en) * | 2003-01-28 | 2006-08-08 | Cmk Corporation | Metal core multilayer printed wiring board |
WO2004068922A1 (ja) * | 2003-01-31 | 2004-08-12 | Fujitsu Limited | 多層プリント基板、電子機器、および実装方法 |
US20040231885A1 (en) * | 2003-03-07 | 2004-11-25 | Borland William J. | Printed wiring boards having capacitors and methods of making thereof |
US6972382B2 (en) * | 2003-07-24 | 2005-12-06 | Motorola, Inc. | Inverted microvia structure and method of manufacture |
US7180186B2 (en) * | 2003-07-31 | 2007-02-20 | Cts Corporation | Ball grid array package |
US6946733B2 (en) * | 2003-08-13 | 2005-09-20 | Cts Corporation | Ball grid array package having testing capability after mounting |
EP1713313A4 (en) * | 2004-02-04 | 2010-06-02 | Ibiden Co Ltd | MULTILAYER PRINTED BOARD |
US7523549B1 (en) | 2005-04-15 | 2009-04-28 | Magnecomp Corporation | Dimensionally stabilized flexible circuit fabrication method and product |
USRE45637E1 (en) | 2005-08-29 | 2015-07-28 | Stablcor Technology, Inc. | Processes for manufacturing printed wiring boards |
CN101385403B (zh) * | 2006-02-09 | 2012-08-08 | 日立化成工业株式会社 | 多层布线板的制造方法 |
JP2007268975A (ja) * | 2006-03-31 | 2007-10-18 | Fujifilm Corp | 画像形成装置 |
CN103298243B (zh) * | 2006-07-14 | 2016-05-11 | 斯塔布科尔技术公司 | 具有构成电路一部分的核心层的增层印刷线路板衬底 |
US8047156B2 (en) * | 2007-07-02 | 2011-11-01 | Hewlett-Packard Development Company, L.P. | Dice with polymer ribs |
CN101351088B (zh) * | 2007-07-17 | 2010-06-23 | 欣兴电子股份有限公司 | 内埋式线路结构及其工艺 |
US8104171B2 (en) * | 2008-08-27 | 2012-01-31 | Advanced Semiconductor Engineering, Inc. | Method of fabricating multi-layered substrate |
KR101069893B1 (ko) | 2009-11-23 | 2011-10-05 | 삼성전기주식회사 | 코어기판 제조방법 및 이를 이용한 인쇄회로기판의 제조방법 |
EP2525727A4 (en) | 2010-01-19 | 2017-05-03 | The Board of Regents of The University of Texas System | Apparatuses and systems for generating high-frequency shockwaves, and methods of use |
US9443834B2 (en) * | 2010-09-02 | 2016-09-13 | Micron Technology, Inc. | Back-to-back solid state lighting devices and associated methods |
JP5533596B2 (ja) * | 2010-11-25 | 2014-06-25 | 富士通株式会社 | プリント配線板の製造方法、プリント配線板及び電子機器 |
US11865371B2 (en) | 2011-07-15 | 2024-01-09 | The Board of Regents of the University of Texas Syster | Apparatus for generating therapeutic shockwaves and applications of same |
JP6232792B2 (ja) * | 2013-07-17 | 2017-11-22 | 日亜化学工業株式会社 | 発光装置 |
US9332632B2 (en) | 2014-08-20 | 2016-05-03 | Stablcor Technology, Inc. | Graphene-based thermal management cores and systems and methods for constructing printed wiring boards |
US11229575B2 (en) | 2015-05-12 | 2022-01-25 | Soliton, Inc. | Methods of treating cellulite and subcutaneous adipose tissue |
WO2017154167A1 (ja) * | 2016-03-10 | 2017-09-14 | 三井金属鉱業株式会社 | 多層積層板及びこれを用いた多層プリント配線板の製造方法 |
US10356906B2 (en) | 2016-06-21 | 2019-07-16 | Abb Schweiz Ag | Method of manufacturing a PCB including a thick-wall via |
TWI742110B (zh) | 2016-07-21 | 2021-10-11 | 美商席利通公司 | 具備改良電極壽命之快速脈波電動液壓脈衝產生裝置及使用該裝置生成壓縮聲波之方法 |
CA3053796A1 (en) | 2017-02-19 | 2018-08-23 | Soliton, Inc. | Selective laser induced optical breakdown in biological medium |
CN116326219B (zh) * | 2020-10-02 | 2024-03-26 | 塞林克公司 | 与柔性互连电路形成连接 |
KR20230079161A (ko) | 2020-10-02 | 2023-06-05 | 셀링크 코포레이션 | 가요성 상호접속 회로를 연결하기 위한 방법 및 시스템 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR1541719A (fr) * | 1967-07-17 | 1968-10-11 | Csf | éléments magnétiques intégrés à structure feuilletée |
DE1924775B2 (de) * | 1969-05-14 | 1971-06-09 | Verfahren zur herstellung einer leiterplatte | |
JPS5738198A (en) * | 1980-08-20 | 1982-03-02 | Nippon Filing Seizo Kk | Housing shelf device |
US4835656A (en) * | 1987-04-04 | 1989-05-30 | Mitsubishi Mining And Cement Co., Ltd. | Multi-layered ceramic capacitor |
US4830704A (en) * | 1988-01-29 | 1989-05-16 | Rockwell International Corporation | Method of manufacture of a wiring board |
US5137461A (en) * | 1988-06-21 | 1992-08-11 | International Business Machines Corporation | Separable electrical connection technology |
US5121299A (en) * | 1989-12-29 | 1992-06-09 | International Business Machines Corporation | Multi-level circuit structure utilizing conductive cores having conductive protrusions and cavities therein |
US5157477A (en) * | 1990-01-10 | 1992-10-20 | International Business Machines Corporation | Matched impedance vertical conductors in multilevel dielectric laminated wiring |
US5280414A (en) * | 1990-06-11 | 1994-01-18 | International Business Machines Corp. | Au-Sn transient liquid bonding in high performance laminates |
US5298685A (en) * | 1990-10-30 | 1994-03-29 | International Business Machines Corporation | Interconnection method and structure for organic circuit boards |
US5129142A (en) * | 1990-10-30 | 1992-07-14 | International Business Machines Corporation | Encapsulated circuitized power core alignment and lamination |
JP3019541B2 (ja) * | 1990-11-22 | 2000-03-13 | 株式会社村田製作所 | コンデンサ内蔵型配線基板およびその製造方法 |
US5055966A (en) * | 1990-12-17 | 1991-10-08 | Hughes Aircraft Company | Via capacitors within multi-layer, 3 dimensional structures/substrates |
JP2636537B2 (ja) * | 1991-04-08 | 1997-07-30 | 日本電気株式会社 | プリント配線板の製造方法 |
US5279711A (en) * | 1991-07-01 | 1994-01-18 | International Business Machines Corporation | Chip attach and sealing method |
US5146674A (en) * | 1991-07-01 | 1992-09-15 | International Business Machines Corporation | Manufacturing process of a high density substrate design |
US5205740A (en) * | 1991-12-13 | 1993-04-27 | International Business Machines, Corp. | Super connector for connecting flat ribbon cables |
JPH06232558A (ja) * | 1993-02-04 | 1994-08-19 | Toshiba Corp | 多層プリント配線板の製造方法 |
US5363275A (en) * | 1993-02-10 | 1994-11-08 | International Business Machines Corporation | Modular component computer system |
-
1994
- 1994-11-21 US US08/342,506 patent/US5509200A/en not_active Expired - Lifetime
-
1995
- 1995-05-22 CN CN95106664A patent/CN1051670C/zh not_active Expired - Lifetime
- 1995-06-21 MY MYPI95001689A patent/MY114181A/en unknown
- 1995-10-13 CA CA002160501A patent/CA2160501C/en not_active Expired - Fee Related
- 1995-11-20 JP JP7301227A patent/JP3014310B2/ja not_active Expired - Fee Related
- 1995-11-20 KR KR1019950042211A patent/KR100229572B1/ko not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000151114A (ja) * | 1998-11-11 | 2000-05-30 | Sony Corp | 多層基板及びその製造方法 |
JP2006041378A (ja) * | 2004-07-29 | 2006-02-09 | Toshiba Corp | 多層プリント配線板、多層プリント配線板の製造方法および電子機器 |
KR101018109B1 (ko) * | 2009-08-24 | 2011-02-25 | 삼성전기주식회사 | 다층 배선 기판 및 그의 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
JP3014310B2 (ja) | 2000-02-28 |
KR960020643A (ko) | 1996-06-17 |
CN1123514A (zh) | 1996-05-29 |
CA2160501A1 (en) | 1996-05-22 |
CA2160501C (en) | 2001-01-16 |
US5509200A (en) | 1996-04-23 |
MY114181A (en) | 2002-08-30 |
KR100229572B1 (ko) | 1999-11-15 |
CN1051670C (zh) | 2000-04-19 |
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