JPH08201484A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH08201484A JPH08201484A JP7031347A JP3134795A JPH08201484A JP H08201484 A JPH08201484 A JP H08201484A JP 7031347 A JP7031347 A JP 7031347A JP 3134795 A JP3134795 A JP 3134795A JP H08201484 A JPH08201484 A JP H08201484A
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- clock
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】論理設計者がスキャン法を意識することなく設
計可能とし、レイアウト設計者もスキャンレジスタの配
置を特に意識することを不要とし、スキャン用のクロッ
クドライバ設計工数も削減でき、設計容易とする。 【構成】スキャン付F/F専用セル1は、スキャン付F
/F2にスキャン専用のクロックSCKを設け、スキャ
ンモードSMにより、ノーマルデータDとスキャンデー
タSDの切り替え及びノーマルクロックCKとスキャン
クロックSCKの切り替えを行い、スキャンクロック端
子SCKに、スキャンクロックからのスキャンデータの
遅延時間tdに対し、tc<tdの遅延時間tcの小バ
ッファ3を挿入する。スキャン付きF/F専用セル1の
スキャン出力はノーマル出力とする。
計可能とし、レイアウト設計者もスキャンレジスタの配
置を特に意識することを不要とし、スキャン用のクロッ
クドライバ設計工数も削減でき、設計容易とする。 【構成】スキャン付F/F専用セル1は、スキャン付F
/F2にスキャン専用のクロックSCKを設け、スキャ
ンモードSMにより、ノーマルデータDとスキャンデー
タSDの切り替え及びノーマルクロックCKとスキャン
クロックSCKの切り替えを行い、スキャンクロック端
子SCKに、スキャンクロックからのスキャンデータの
遅延時間tdに対し、tc<tdの遅延時間tcの小バ
ッファ3を挿入する。スキャン付きF/F専用セル1の
スキャン出力はノーマル出力とする。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にスキャン機能を有するフリップフロップに関す
る。
し、特にスキャン機能を有するフリップフロップに関す
る。
【0002】
【従来の技術】半導体集積回路装置のテストを効率よく
行うためには、設計段階からテスト容易性を充分考慮
し、テスト容易な構成にしておくことが重要である。近
年、半導体集積回路装置におけるゲート規模の増大に伴
い外部端子数も飛躍的に増大しているものの、半導体集
積回路装置を測定するためのテスタやパッケージの制限
等から、ゲート規模で比較すれば外部端子は格段に少な
い。
行うためには、設計段階からテスト容易性を充分考慮
し、テスト容易な構成にしておくことが重要である。近
年、半導体集積回路装置におけるゲート規模の増大に伴
い外部端子数も飛躍的に増大しているものの、半導体集
積回路装置を測定するためのテスタやパッケージの制限
等から、ゲート規模で比較すれば外部端子は格段に少な
い。
【0003】このため、半導体集積回路装置の外部端子
からその内部回路を直接観測する手段として、内部回路
に付加回路を設け、外部端子数を左程増大させることな
く、テストを容易化することが必要とされている。
からその内部回路を直接観測する手段として、内部回路
に付加回路を設け、外部端子数を左程増大させることな
く、テストを容易化することが必要とされている。
【0004】従来、テスト容易化設計の一例としては図
4で説明するスキャン法が最も広く知られている。
4で説明するスキャン法が最も広く知られている。
【0005】図4を参照して、回路内のフリップフロッ
プ(単に「F/F」と略記する)にスキャン機能を設
け、F/F44〜49を直列に接続し、シフトレジスタ
を構成する。
プ(単に「F/F」と略記する)にスキャン機能を設
け、F/F44〜49を直列に接続し、シフトレジスタ
を構成する。
【0006】テストパターンはスキャンイン端子より、
F/F44〜49からなるシフトレジスタにシリアルに
入力される。すなわち、組み合わせ回路42をテストす
るためにスキャンイン端子からF/F44〜46にテス
トパターンを設定しておく。
F/F44〜49からなるシフトレジスタにシリアルに
入力される。すなわち、組み合わせ回路42をテストす
るためにスキャンイン端子からF/F44〜46にテス
トパターンを設定しておく。
【0007】F/F44〜46に設定されたテストパタ
ーンは、組み合わせ回路42にパラレルに入力され、組
み合わせ回路42の応答出力が、F/F47〜49に保
持される。
ーンは、組み合わせ回路42にパラレルに入力され、組
み合わせ回路42の応答出力が、F/F47〜49に保
持される。
【0008】そこで、次にF/F47〜49の保持デー
タをシリアルにスキャンアウト端子から読み出す。スキ
ャンアウト端子に出力されたデータと前もって用意して
おいた期待値とを比較することにより、組み合わせ回路
42の良否の判定が可能となる。
タをシリアルにスキャンアウト端子から読み出す。スキ
ャンアウト端子に出力されたデータと前もって用意して
おいた期待値とを比較することにより、組み合わせ回路
42の良否の判定が可能となる。
【0009】
【従来例1】従来のスキャン法の代表的な例として、I
BM社により提案された回路(「第1の従来例」とい
う)を図5を用いて以下に説明する。図5には、スキャ
ンレジスタの構成と、スキャンテスト時にスキャンレジ
スタを複数直列に接続してなるシフトレジスタの構成が
示されている。なお、ここでは、スキャン機能付きフリ
ップフロップをスキャンレジスタという。
BM社により提案された回路(「第1の従来例」とい
う)を図5を用いて以下に説明する。図5には、スキャ
ンレジスタの構成と、スキャンテスト時にスキャンレジ
スタを複数直列に接続してなるシフトレジスタの構成が
示されている。なお、ここでは、スキャン機能付きフリ
ップフロップをスキャンレジスタという。
【0010】図5を参照して、スキャンレジスタ51
は、マスタラッチ(マスタ部)52とスレーブラッチ
(スレーブ部)53とから構成され、マスタ部52には
ノーマルデータDとスキャンテスト用データ(「スキャ
ンデータ」ともいう)SDの切り替え回路が備えられ、
スレーブ部53はスキャンデータの転送を受け持つ。ス
キャンイネーブルSEはノーマル時とスキャンテスト時
の切り替えを行う信号である。ノーマルクロックCKと
スレーブクロックSCとはそれぞれスキャンデータの転
送を行うためのクロックであり、例えばノーマルクロッ
クCKの立ち上がりによりマスタ部52はスキャンデー
タSDをラッチし、スレーブ部53はマスタ部52にラ
ッチされたデータをスレーブクロックSCの立ち上がり
でラッチする。
は、マスタラッチ(マスタ部)52とスレーブラッチ
(スレーブ部)53とから構成され、マスタ部52には
ノーマルデータDとスキャンテスト用データ(「スキャ
ンデータ」ともいう)SDの切り替え回路が備えられ、
スレーブ部53はスキャンデータの転送を受け持つ。ス
キャンイネーブルSEはノーマル時とスキャンテスト時
の切り替えを行う信号である。ノーマルクロックCKと
スレーブクロックSCとはそれぞれスキャンデータの転
送を行うためのクロックであり、例えばノーマルクロッ
クCKの立ち上がりによりマスタ部52はスキャンデー
タSDをラッチし、スレーブ部53はマスタ部52にラ
ッチされたデータをスレーブクロックSCの立ち上がり
でラッチする。
【0011】スキャンレジスタA、B、Cの各スレーブ
部からのスキャン出力Soa、Sob、Socはそれぞ
れ次段のスキャンレジスタのマスタ部52のスキャンデ
ータ入力端子SD1、SD2、SD3(但しSD3はス
キャンレジスタCの次段のスキャンレジスタ(不図示)
のスキャンデータ入力端子)に入力され、最終段のスキ
ャンレジスタのスレーブ部からのスキャン出力Sout
として出力される。
部からのスキャン出力Soa、Sob、Socはそれぞ
れ次段のスキャンレジスタのマスタ部52のスキャンデ
ータ入力端子SD1、SD2、SD3(但しSD3はス
キャンレジスタCの次段のスキャンレジスタ(不図示)
のスキャンデータ入力端子)に入力され、最終段のスキ
ャンレジスタのスレーブ部からのスキャン出力Sout
として出力される。
【0012】スキャンレジスタA、B、Cの各ノーマル
データDは任意の組み合わせ回路からの入力であり、各
スキャンレジスタのノーマル出力Noa、Nob、No
cはそれぞれ他の任意の組み合わせ回路に接続される。
また、スキャンレジスタA、B、Cのノーマル出力No
a、Nob、Nocはスキャンレジスタのマスタ部52
の出力でありスレーブ部53の入力となっている。
データDは任意の組み合わせ回路からの入力であり、各
スキャンレジスタのノーマル出力Noa、Nob、No
cはそれぞれ他の任意の組み合わせ回路に接続される。
また、スキャンレジスタA、B、Cのノーマル出力No
a、Nob、Nocはスキャンレジスタのマスタ部52
の出力でありスレーブ部53の入力となっている。
【0013】図6を参照して、図5の回路のタイミング
動作を説明する。
動作を説明する。
【0014】スキャンテスト時にはスキャンイネーブル
(SE=“1”)となり、相反するノンオーバラップ
(互いに重ならない)のノーマルクロックCKとスレー
ブクロックSCの2相のクロックが入力される。
(SE=“1”)となり、相反するノンオーバラップ
(互いに重ならない)のノーマルクロックCKとスレー
ブクロックSCの2相のクロックが入力される。
【0015】ノーマルクロックCKでスキャンレジスタ
のマスタ部52にデータを取り込み、スレーブクロック
SCでスキャンデータを転送する。
のマスタ部52にデータを取り込み、スレーブクロック
SCでスキャンデータを転送する。
【0016】まず、各スキャンレジスタA、B、Cのス
キャンデータがそれぞれ、SD0=d0、SD1=d
1、SD2=d2であるものとする。
キャンデータがそれぞれ、SD0=d0、SD1=d
1、SD2=d2であるものとする。
【0017】ノーマルクロックCKが入力され各データ
が取り込まれる。この時、各スキャンレジスタA、B、
Cのノーマル出力は、Noa=d0、Nob=d1、N
oc=d2となる。
が取り込まれる。この時、各スキャンレジスタA、B、
Cのノーマル出力は、Noa=d0、Nob=d1、N
oc=d2となる。
【0018】続いて、スレーブクロックSCが入力され
スキャン出力は次段のスキャンレジスタに転送される。
すなわち、各スキャンレジスタA、B、Cのスキャン出
力は、Soa=d0、Sob=d1、Soc=d2とな
る。従って、スキャンレジスタB、C等のスキャンデー
タは、SD1=d0、SD2=d1、SD3=d2(S
D3は、Socに接続される次段レジスタのスキャンデ
ータ入力であり不図示)となり、1ビットシフト(スキ
ャン)したことになる。
スキャン出力は次段のスキャンレジスタに転送される。
すなわち、各スキャンレジスタA、B、Cのスキャン出
力は、Soa=d0、Sob=d1、Soc=d2とな
る。従って、スキャンレジスタB、C等のスキャンデー
タは、SD1=d0、SD2=d1、SD3=d2(S
D3は、Socに接続される次段レジスタのスキャンデ
ータ入力であり不図示)となり、1ビットシフト(スキ
ャン)したことになる。
【0019】クロック入力毎に上記した動作が繰り返さ
れ、スキャンデータがシフトし、スキャン出力Sout
にスキャンデータが出力される。
れ、スキャンデータがシフトし、スキャン出力Sout
にスキャンデータが出力される。
【0020】
【従来例2】図7及び図8を用いてスキャン法の第2の
従来例を以下に説明する。
従来例を以下に説明する。
【0021】図7を参照して、スキャン付きF/F77
は、図5で説明したスキャンレジスタとほぼ同様の構成
とされ、スキャンモードSMはスキャンイネーブルSE
と同様に機能する信号である。
は、図5で説明したスキャンレジスタとほぼ同様の構成
とされ、スキャンモードSMはスキャンイネーブルSE
と同様に機能する信号である。
【0022】図7を参照して、本従来例のスキャン付き
F/Fでは、前記第1の従来例(図5参照)のスキャン
ク専用クロック(スレーブクロックSC)は設けられて
いず、スキャンテスト時にもノーマルクロックCKが用
いられている。また、スキャン出力もノーマル出力No
utから取り出している。
F/Fでは、前記第1の従来例(図5参照)のスキャン
ク専用クロック(スレーブクロックSC)は設けられて
いず、スキャンテスト時にもノーマルクロックCKが用
いられている。また、スキャン出力もノーマル出力No
utから取り出している。
【0023】図7に示すように、本実施例では、ノーマ
ルクロックCKはクロックドライバ78a〜78cによ
り分配されており、F/F70〜72はいずれもクロッ
クドライバ78aの出力であるCKaのクロック線から
クロックを取り込み、F/F73〜75はいずれもクロ
ックドライバ78bの出力であるCKbのクロック線か
らクロックを取り込んでいる。そして、ノーマルクロッ
クCKを複数のクロックドライバ78a、78bで分配
して得たクロックCKaとクロックCKbの間ではクロ
ックスキューteが生じている(図8参照)。
ルクロックCKはクロックドライバ78a〜78cによ
り分配されており、F/F70〜72はいずれもクロッ
クドライバ78aの出力であるCKaのクロック線から
クロックを取り込み、F/F73〜75はいずれもクロ
ックドライバ78bの出力であるCKbのクロック線か
らクロックを取り込んでいる。そして、ノーマルクロッ
クCKを複数のクロックドライバ78a、78bで分配
して得たクロックCKaとクロックCKbの間ではクロ
ックスキューteが生じている(図8参照)。
【0024】遅延素子76の遅延時間をtyとして、t
e<tyとなるように遅延素子76をF/F72とF/
F73の間に挿入し、クロックCKaとCKbの間でク
ロックスキューteが生じても、F/F72のホールド
時間を長くしてデータがすり抜けないようにしている。
e<tyとなるように遅延素子76をF/F72とF/
F73の間に挿入し、クロックCKaとCKbの間でク
ロックスキューteが生じても、F/F72のホールド
時間を長くしてデータがすり抜けないようにしている。
【0025】図8を参照して、図7に示す回路のタイミ
ング動作を説明する。
ング動作を説明する。
【0026】スキャンテスト時はスキャンモード(SM
=“1”)となる。
=“1”)となる。
【0027】まず、各F/F71〜74のスキャンデー
タを、それぞれSD71=d71、DS72=d72、
SD73=d73、SD74=d74とする。
タを、それぞれSD71=d71、DS72=d72、
SD73=d73、SD74=d74とする。
【0028】ノーマルクロックCKによりクロックCK
aの立ち上がりによりF/F70〜72に各データが取
り込まれ、SD72=d71となる。図8において、t
dはクロックCKaの立ち上がりからF/Fのデータ出
力までの遅延時間(伝搬遅延時間)である。
aの立ち上がりによりF/F70〜72に各データが取
り込まれ、SD72=d71となる。図8において、t
dはクロックCKaの立ち上がりからF/Fのデータ出
力までの遅延時間(伝搬遅延時間)である。
【0029】図8に示すように、F/F73の入力信号
は遅延素子76によりty遅れる。このため、クロック
CKbの立ち上がりから、(td+ty)後に、F/F
73のスキャンデータ入力SD3は、SD73=d72
となる。
は遅延素子76によりty遅れる。このため、クロック
CKbの立ち上がりから、(td+ty)後に、F/F
73のスキャンデータ入力SD3は、SD73=d72
となる。
【0030】F/F74のスキャンデータSD74は、
クロックCKbの立ち上がりによりSD74=d73と
なる。このようにして、データは1ビットシフト(スキ
ャン)動作する。
クロックCKbの立ち上がりによりSD74=d73と
なる。このようにして、データは1ビットシフト(スキ
ャン)動作する。
【0031】
【従来例3】また、特開平3−46821号公報には、
スキャンパス法におけるF/Fのクロック分配スキュー
による誤動作という問題を解消するために、複数のブロ
ックに分割した回路の各ブロック内のフリップフロップ
を直列に接続し、この同一ブロック内のフリップフロッ
プのクロック入力には同一のクロック信号を供給するシ
フトパスを有し、各ブロックのシフトパス間に若番から
順次増加する遅延時間を持たせて偶数番目のブロックに
は第1のクロックを入力し奇数段目のブロックには第1
のクロックとは位相の異なる第2のクロックを入力して
構成することを特徴とした半導体集積回路(「第3の従
来例」という)が提案されている。このような構成によ
り、クロックスキューによるデータのすり抜けを防止し
ている。
スキャンパス法におけるF/Fのクロック分配スキュー
による誤動作という問題を解消するために、複数のブロ
ックに分割した回路の各ブロック内のフリップフロップ
を直列に接続し、この同一ブロック内のフリップフロッ
プのクロック入力には同一のクロック信号を供給するシ
フトパスを有し、各ブロックのシフトパス間に若番から
順次増加する遅延時間を持たせて偶数番目のブロックに
は第1のクロックを入力し奇数段目のブロックには第1
のクロックとは位相の異なる第2のクロックを入力して
構成することを特徴とした半導体集積回路(「第3の従
来例」という)が提案されている。このような構成によ
り、クロックスキューによるデータのすり抜けを防止し
ている。
【0032】
【発明が解決しようとする課題】前記第1の従来例で
は、ノーマルクロックとスレーブクロック(スキャンク
ロック)の2相のクロックを発生するクロックドライバ
回路が必要とされるという問題がある。
は、ノーマルクロックとスレーブクロック(スキャンク
ロック)の2相のクロックを発生するクロックドライバ
回路が必要とされるという問題がある。
【0033】また、前記第2の従来例では、遅延素子が
多数必要となり、チップサイズの増大を招くとともに、
また論理設計者がスキャンレジスタの構成を考慮し設計
を行なう必要がある。
多数必要となり、チップサイズの増大を招くとともに、
また論理設計者がスキャンレジスタの構成を考慮し設計
を行なう必要がある。
【0034】さらに、前記第3の従来例では、前記第1
の従来例と同様に、2相のクロック発生回路が必要とさ
れ、また前記第2の従来例と同様に論理設計者がスキャ
ンレジスタの構成を考慮し設計する必要がある他、レイ
アウト設計時にスキャンレジスタの配置配線も考慮する
必要があるというように各種問題を有している。
の従来例と同様に、2相のクロック発生回路が必要とさ
れ、また前記第2の従来例と同様に論理設計者がスキャ
ンレジスタの構成を考慮し設計する必要がある他、レイ
アウト設計時にスキャンレジスタの配置配線も考慮する
必要があるというように各種問題を有している。
【0035】従って、本発明は上記問題点を解消し、論
理設計者がテスト容易化設計のスキャン法を全く意識す
ることなしに設計が可能となるとともに、レイアウト設
計者もスキャンレジスタの配置を意識する必要がなく、
さらに、スキャン用のクロックドライバの設計工数も削
減でき、設計を容易とするスキャン機能を有するフリッ
プフロップを備えた半導体集積回路を提供することを目
的とする。
理設計者がテスト容易化設計のスキャン法を全く意識す
ることなしに設計が可能となるとともに、レイアウト設
計者もスキャンレジスタの配置を意識する必要がなく、
さらに、スキャン用のクロックドライバの設計工数も削
減でき、設計を容易とするスキャン機能を有するフリッ
プフロップを備えた半導体集積回路を提供することを目
的とする。
【0036】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、スキャン機能を有するフリップフロップ
と、前記フリップフロップのスキャンクロック端子に、
スキャンクロック入力からのスキャンデータ出力までの
遅延時間(td)に対し、tc<tdの関係が成り立つ
遅延時間(tc)のバッファを付加したスキャン機能付
きフリップフロップ専用セルを有し、前記フリップフロ
ップを直列に接続しシフトレジスタを構成するフリップ
フロップ群を有することを特徴とする半導体集積回路装
置を提供する。
め、本発明は、スキャン機能を有するフリップフロップ
と、前記フリップフロップのスキャンクロック端子に、
スキャンクロック入力からのスキャンデータ出力までの
遅延時間(td)に対し、tc<tdの関係が成り立つ
遅延時間(tc)のバッファを付加したスキャン機能付
きフリップフロップ専用セルを有し、前記フリップフロ
ップを直列に接続しシフトレジスタを構成するフリップ
フロップ群を有することを特徴とする半導体集積回路装
置を提供する。
【0037】本発明は、好ましい態様として、フリップ
フロップのスキャンデータ出力をノーマル出力とするこ
とを特徴とする。
フロップのスキャンデータ出力をノーマル出力とするこ
とを特徴とする。
【0038】あるいは、本発明は、好ましい態様とし
て、スキャンデータをノーマル出力とは別のスキャン出
力端子から行ない、フリップフロップのスキャン出力端
子に所定の遅延時間を有する遅延素子を付加した構成と
してもよい。
て、スキャンデータをノーマル出力とは別のスキャン出
力端子から行ない、フリップフロップのスキャン出力端
子に所定の遅延時間を有する遅延素子を付加した構成と
してもよい。
【0039】
【作用】本発明によれば、各F/Fのスキャンクロック
端子に遅延時間tcをもたせ、スキャンクロックからの
スキャンデータの遅延時間tdに対し、tc<tdの関
係が成立するスキャン機能付き専用セルを通常のセルラ
イブラリに用意することによりセットアップ時間が確保
され、論理設計者はシフト(スキャン)動作におけるデ
ータのすり抜け等を全く考慮する必要がなくなり、F/
Fをつなぐするだけでよく、設計を容易化するものであ
る。また、本発明によれば、レイアウト的にもスキャン
クロック信号線とスキャンデータ出力線の配線遅延はほ
ぼ同じと考えてよいため、各F/Fがどこに配置されて
もシフト(スキャン)動作は保証される。
端子に遅延時間tcをもたせ、スキャンクロックからの
スキャンデータの遅延時間tdに対し、tc<tdの関
係が成立するスキャン機能付き専用セルを通常のセルラ
イブラリに用意することによりセットアップ時間が確保
され、論理設計者はシフト(スキャン)動作におけるデ
ータのすり抜け等を全く考慮する必要がなくなり、F/
Fをつなぐするだけでよく、設計を容易化するものであ
る。また、本発明によれば、レイアウト的にもスキャン
クロック信号線とスキャンデータ出力線の配線遅延はほ
ぼ同じと考えてよいため、各F/Fがどこに配置されて
もシフト(スキャン)動作は保証される。
【0040】さらに、本発明によれば、クロックドライ
バの設計に関してもスキャン専用のクロックドライバを
設計する必要がなくなる。
バの設計に関してもスキャン専用のクロックドライバを
設計する必要がなくなる。
【0041】そして、本発明によれば、F/Fのスキャ
ン出力に更に遅延素子を付加し、スキャンクロックから
スキャン出力までの遅延時間tdを更に大として、tc
<tdの関係の成立を確保しており、スキャンテスト時
において遅延時間は増大するものの、誤動作を確実に回
避している。
ン出力に更に遅延素子を付加し、スキャンクロックから
スキャン出力までの遅延時間tdを更に大として、tc
<tdの関係の成立を確保しており、スキャンテスト時
において遅延時間は増大するものの、誤動作を確実に回
避している。
【0042】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【0043】
【実施例1】本発明の第1の実施例を図1及び図2を用
いて以下に説明する。図1は、本発明の第1の実施例に
係るスキャン付きF/F専用セルと、これを直列に接続
した構成を示す図であり、図2は、本発明の第1の実施
例の動作を説明するタイミング図である。
いて以下に説明する。図1は、本発明の第1の実施例に
係るスキャン付きF/F専用セルと、これを直列に接続
した構成を示す図であり、図2は、本発明の第1の実施
例の動作を説明するタイミング図である。
【0044】図1を参照して、スキャン付きF/F専用
セル1は、スキャン付きF/F2にスキャン専用のクロ
ックSCKを設け、スキャンモードSMにより、ノーマ
ルデータDとスキャンデータSDの切り替え、及び、ノ
ーマルクロックCKとスキャンクロックSCKを切り替
えを行う。
セル1は、スキャン付きF/F2にスキャン専用のクロ
ックSCKを設け、スキャンモードSMにより、ノーマ
ルデータDとスキャンデータSDの切り替え、及び、ノ
ーマルクロックCKとスキャンクロックSCKを切り替
えを行う。
【0045】スキャンクロックSCKに、スキャンクロ
ックからのスキャンデータの遅延時間td(図2に示す
ように、スキャンクロックSCKの立ち上がりからスキ
ャンデータが出力されるまでの伝搬遅延時間)に対し
て、tc<tdの関係が成り立つ遅延時間tcを有する
小バッファ3を挿入する。本実施例においては、スキャ
ン出力はノーマル出力Noutと同じであり同一端子か
ら出力される。
ックからのスキャンデータの遅延時間td(図2に示す
ように、スキャンクロックSCKの立ち上がりからスキ
ャンデータが出力されるまでの伝搬遅延時間)に対し
て、tc<tdの関係が成り立つ遅延時間tcを有する
小バッファ3を挿入する。本実施例においては、スキャ
ン出力はノーマル出力Noutと同じであり同一端子か
ら出力される。
【0046】スキャンテスト時に、シフトレジスタを構
成するために、F/FのA、B、Cを直列に接続し、
A、B、CのF/FにはスキャンモードSM、ノーマル
クロックCKが共通に接続されている。
成するために、F/FのA、B、Cを直列に接続し、
A、B、CのF/FにはスキャンモードSM、ノーマル
クロックCKが共通に接続されている。
【0047】スキャンクロックSCKは、各F/F毎に
小バッファ3が設けられているため、tcずつ遅れる
が、本来スキャンテスト時は、低速動作であるため問題
にならない。
小バッファ3が設けられているため、tcずつ遅れる
が、本来スキャンテスト時は、低速動作であるため問題
にならない。
【0048】各F/FのA、B、CのノーマルデータD
は任意の組み合わせ回路から入力され、ノーマル出力N
outは他の任意の組み合わせ回路に接続される。
は任意の組み合わせ回路から入力され、ノーマル出力N
outは他の任意の組み合わせ回路に接続される。
【0049】図2を参照して、本実施例のタイミング動
作を以下に説明する。
作を以下に説明する。
【0050】スキャンテスト時は、スキャンモード(S
M=“1”)となり、スキャンデータSD、スキャンク
ロックSCKを選択する。
M=“1”)となり、スキャンデータSD、スキャンク
ロックSCKを選択する。
【0051】まず、各F/FのA、B、Cのスキャンデ
ータが、それぞれSDa=d1、SDb=d2、SDc
=d3であるものとする。
ータが、それぞれSDa=d1、SDb=d2、SDc
=d3であるものとする。
【0052】スキャンクロックSCKの立ち上がりによ
り、各F/Fに入力されるスキャンクロックは、tcず
つ遅れて立ち上がり、それぞれSDa=d0、SDb=
d1、SDc=d3となり、1ビットシフト(スキャ
ン)動作する。
り、各F/Fに入力されるスキャンクロックは、tcず
つ遅れて立ち上がり、それぞれSDa=d0、SDb=
d1、SDc=d3となり、1ビットシフト(スキャ
ン)動作する。
【0053】ところで、各F/Fのスキャンデータの遅
延時間tdが、tc<tdを満さないと、F/Fのホー
ルド時間がなくなり、データのすり抜けを起こし誤動作
することになるが、本実施例では、小バッファ3の遅延
時間tcをスキャンクロックからのスキャンデータの遅
延時間tdよりも小としたことにより各F/Fのホール
ド時間が確保されており、データのすり抜け等の誤動作
は回避される。
延時間tdが、tc<tdを満さないと、F/Fのホー
ルド時間がなくなり、データのすり抜けを起こし誤動作
することになるが、本実施例では、小バッファ3の遅延
時間tcをスキャンクロックからのスキャンデータの遅
延時間tdよりも小としたことにより各F/Fのホール
ド時間が確保されており、データのすり抜け等の誤動作
は回避される。
【0054】
【実施例2】本発明の第2の実施例を図3を用いて説明
する。図3は、本発明の第2の実施例に係るスキャン機
能を有するフリップフロップの構成を示す図である。
する。図3は、本発明の第2の実施例に係るスキャン機
能を有するフリップフロップの構成を示す図である。
【0055】図2を参照して、スキャン付きF/F専用
セル11は、スキャン付きF/F12に、前記第1の実
施例と同様に、スキャン専用のクロックSCKを設け、
スキャンモードSMにより、ノーマルデータDとスキャ
ンデータSDの切り替え、及び、ノーマルクロックCK
とスキャンクロックSCKを切り替えを行う。
セル11は、スキャン付きF/F12に、前記第1の実
施例と同様に、スキャン専用のクロックSCKを設け、
スキャンモードSMにより、ノーマルデータDとスキャ
ンデータSDの切り替え、及び、ノーマルクロックCK
とスキャンクロックSCKを切り替えを行う。
【0056】スキャンクロックSCKに、スキャンクロ
ックからのスキャンデータの遅延時間tdに対し、tc
<tdの関係が成り立つ小バッファ14を挿入するとと
もにこの条件を確実に満足するようにデータ出力に遅延
素子13を設け、スキャンクロックからスキャン出力ま
での遅延時間tdを大きくしている。
ックからのスキャンデータの遅延時間tdに対し、tc
<tdの関係が成り立つ小バッファ14を挿入するとと
もにこの条件を確実に満足するようにデータ出力に遅延
素子13を設け、スキャンクロックからスキャン出力ま
での遅延時間tdを大きくしている。
【0057】このように、本実施例ではスキャン出力は
遅くなるため、スキャン出力をそのままノーマル出力と
しては使用できず、スキャン出力Soutをノーマル出
力Noutとは別にしている。
遅くなるため、スキャン出力をそのままノーマル出力と
しては使用できず、スキャン出力Soutをノーマル出
力Noutとは別にしている。
【0058】すなわち、図3に示すように、スキャン付
きF/F専用セルA、B、Cのスキャン出力Soutは
次段のスキャン付きF/F専用セルのスキャンデータS
Db、SDc等に接続されている。また、スキャン付き
F/F専用セルA、B、Cのノーマル出力Noutは前
記第1の実施例とは相違して、次段のスキャン付きF/
F専用セルのスキャンデータに入力されることなく、他
の任意の組み合わせ回路に接続される。
きF/F専用セルA、B、Cのスキャン出力Soutは
次段のスキャン付きF/F専用セルのスキャンデータS
Db、SDc等に接続されている。また、スキャン付き
F/F専用セルA、B、Cのノーマル出力Noutは前
記第1の実施例とは相違して、次段のスキャン付きF/
F専用セルのスキャンデータに入力されることなく、他
の任意の組み合わせ回路に接続される。
【0059】シフトレジスタの構成及びタイミング動作
は前記第1の実施例と同じであり、説明を省略する。
は前記第1の実施例と同じであり、説明を省略する。
【0060】前記第1及び第2の実施例は、内部回路の
テスト容易化のためのスキャン法として使用する他に、
バウンダリスキャン等のフリップフロップを有する入出
力バッファ回路にも有用である。
テスト容易化のためのスキャン法として使用する他に、
バウンダリスキャン等のフリップフロップを有する入出
力バッファ回路にも有用である。
【0061】以上本発明を上記各実施例に即して説明し
たが、本発明は上記態様にのみ限定されるものではなく
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
たが、本発明は上記態様にのみ限定されるものではなく
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
【0062】
【発明の効果】以上説明したように、本発明によれば、
各F/Fのスキャンクロック端子に遅延時間tcをもた
せ、スキャンクロックからのスキャンデータの遅延時間
tdに対し、tc<tdの関係が成立するスキャン機能
付き専用セルを通常のセルライブラリに用意することに
より、論理設計者はシフト(スキャン)動作でのデータ
のすり抜けを全く意識する必要がなくなり、設計を容易
化するものである。
各F/Fのスキャンクロック端子に遅延時間tcをもた
せ、スキャンクロックからのスキャンデータの遅延時間
tdに対し、tc<tdの関係が成立するスキャン機能
付き専用セルを通常のセルライブラリに用意することに
より、論理設計者はシフト(スキャン)動作でのデータ
のすり抜けを全く意識する必要がなくなり、設計を容易
化するものである。
【0063】また、本発明によれば、レイアウト的にも
スキャンクロック信号線とスキャンデータ出力線の配線
遅延はほぼ同じと考えてよいため、各F/Fがどこに配
置されてもシフト(スキャン)動作が保証される。
スキャンクロック信号線とスキャンデータ出力線の配線
遅延はほぼ同じと考えてよいため、各F/Fがどこに配
置されてもシフト(スキャン)動作が保証される。
【0064】さらに本発明によれば、クロックドライバ
の設計に関してもスキャン専用のクロックドライバを設
計する必要がなくなる。
の設計に関してもスキャン専用のクロックドライバを設
計する必要がなくなる。
【0065】そして、本発明によれば、F/Fのスキャ
ン出力とその出力端子との間に遅延素子を挿入し、スキ
ャンクロックからスキャン出力までの遅延時間tdを更
に大として、tc<tdなる関係の成立を確保し、スキ
ャンテスト時において遅延時間は増大するものの、誤動
作を確実に回避している。
ン出力とその出力端子との間に遅延素子を挿入し、スキ
ャンクロックからスキャン出力までの遅延時間tdを更
に大として、tc<tdなる関係の成立を確保し、スキ
ャンテスト時において遅延時間は増大するものの、誤動
作を確実に回避している。
【図1】本発明の第1の実施例1に係るスキャンレジス
タの構成を示す図である。
タの構成を示す図である。
【図2】本発明の第1の実施例のタイミング動作を説明
するタイミング図である。
するタイミング図である。
【図3】本発明の第2の実施例1に係るスキャンレジス
タの構成を示す図である。
タの構成を示す図である。
【図4】スキャン法の原理を説明する図である。
【図5】第1の従来例のスキャン回路の構成を示す図で
ある。
ある。
【図6】第1の従来例のタイミング動作を説明するタイ
ミング図である。
ミング図である。
【図7】第2の従来例のスキャン回路の構成を示す図で
ある。
ある。
【図8】第1の従来例のタイミング動作を説明するタイ
ミング図である。
ミング図である。
1 スキャン付きフリップフロップ専用セル 2 スキャン機能付きフリップフロップ専用セル 3 小バッファ 11 スキャン付きフリップフロップ専用セル 12 スキャン機能付きフリップフロップ専用セル 13 遅延素子 14 小バッファ 41〜43 組み合わせ回路 44〜49 スキャン付きフリップフロップ(スキャン
レジスタ) 51 スキャンレジスタ 52 マスタラッチ(マスタ部) 53 スレーブラッチ(スレーブ部) 70〜75 スキャン付きフリップフロップ 78a〜78c クロックドライバ
レジスタ) 51 スキャンレジスタ 52 マスタラッチ(マスタ部) 53 スレーブラッチ(スレーブ部) 70〜75 スキャン付きフリップフロップ 78a〜78c クロックドライバ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03K 3/02 Z 19/00 B H01L 27/04 A
Claims (4)
- 【請求項1】スキャン機能を有するフリップフロップの
スキャンクロック端子に、スキャンクロック入力からス
キャンデータ出力までの遅延時間(td)よりも小の遅
延時間(tc)を有するバッファを付加し、 前記フリップフロップを複数直列に接続しシフトレジス
タを構成するフリップフロップ群を有することを特徴と
する半導体集積回路装置。 - 【請求項2】スキャン機能を有するフリップフロップ
が、通常動作用のノーマルクロックを入力するノーマル
クロック端子と、スキャン動作用のスキャンクロックを
入力するスキャンクロック端子とを備え、 スキャンモードと通常動作モードとの切り替えを制御す
るスキャンモード信号を入力して、ノーマルデータとス
キャンデータの切り替え、及びノーマルクロックとスキ
ャンクロックの切り替えを制御し、 前記スキャンクロック端子に、スキャンクロック入力か
らスキャンデータ出力までの遅延時間(td)に対し、
tc<tdなる遅延時間(tc)を有するバッファを挿
入してなるスキャン付きフリップフロップ・セルを含む
半導体集積回路装置。 - 【請求項3】前記フリップフロップのスキャンデータ出
力をノーマル出力とすることを特徴とする請求項2記載
の半導体集積回路装置。 - 【請求項4】前記スキャンデータをノーマル出力とは別
のスキャン出力端子から行ない、前記フリップフロップ
のスキャン出力端子に所定の遅延時間を有する遅延素子
を付加したことを特徴とする請求項2記載の半導体集積
回路装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7031347A JP2734394B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体集積回路装置 |
KR1019960001836A KR100206678B1 (ko) | 1995-01-27 | 1996-01-27 | 스캔 경로를 가지는 반도체 장치 |
US08/591,976 US5719504A (en) | 1995-01-27 | 1996-01-29 | Semiconductor device having a scan path |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7031347A JP2734394B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08201484A true JPH08201484A (ja) | 1996-08-09 |
JP2734394B2 JP2734394B2 (ja) | 1998-03-30 |
Family
ID=12328703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7031347A Expired - Lifetime JP2734394B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5719504A (ja) |
JP (1) | JP2734394B2 (ja) |
KR (1) | KR100206678B1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3039362B2 (ja) * | 1996-03-28 | 2000-05-08 | 日本電気株式会社 | 半導体集積論理回路のテストパターン作成方法 |
JPH11272353A (ja) * | 1998-03-19 | 1999-10-08 | Toshiba Corp | クロック供給回路及びデータ転送回路 |
EP1089083A1 (en) * | 1999-09-03 | 2001-04-04 | Sony Corporation | Semiconductor circuits having scan path circuits |
JP2002083000A (ja) * | 2000-09-06 | 2002-03-22 | Fujitsu Ltd | 論理回路設計方法及び論理回路 |
US6848067B2 (en) * | 2002-03-27 | 2005-01-25 | Hewlett-Packard Development Company, L.P. | Multi-port scan chain register apparatus and method |
US7051255B2 (en) * | 2002-12-20 | 2006-05-23 | International Business Machines Corporation | Method and apparatus for reducing power dissipation in latches during scan operation |
KR101107703B1 (ko) * | 2005-05-26 | 2012-01-25 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 |
US20070208979A1 (en) * | 2006-01-13 | 2007-09-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Split clock scan flip-flop |
KR102453710B1 (ko) * | 2018-02-12 | 2022-10-11 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0358365B1 (en) * | 1988-09-07 | 1998-10-21 | Texas Instruments Incorporated | Testing buffer/register |
JPH0346821A (ja) * | 1989-07-14 | 1991-02-28 | Nec Corp | 半導体集積回路 |
US5132974A (en) * | 1989-10-24 | 1992-07-21 | Silc Technologies, Inc. | Method and apparatus for designing integrated circuits for testability |
JP2614345B2 (ja) * | 1990-04-20 | 1997-05-28 | 株式会社東芝 | スキャンフリップフロップ |
JP2945103B2 (ja) * | 1990-05-15 | 1999-09-06 | 株式会社リコー | テスト用スキャン回路装置 |
IT1246301B (it) * | 1990-10-22 | 1994-11-17 | St Microelectronics Srl | Dispositivo di analisi operativa di tipo scan path a singolo clock di scansione e singola fase di uscita per circuito integrato. |
JP3057814B2 (ja) * | 1991-06-26 | 2000-07-04 | 日本電気株式会社 | 半導体集積回路 |
-
1995
- 1995-01-27 JP JP7031347A patent/JP2734394B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-27 KR KR1019960001836A patent/KR100206678B1/ko not_active IP Right Cessation
- 1996-01-29 US US08/591,976 patent/US5719504A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR960030412A (ko) | 1996-08-17 |
KR100206678B1 (ko) | 1999-07-01 |
US5719504A (en) | 1998-02-17 |
JP2734394B2 (ja) | 1998-03-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971125 |