KR102453710B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는 하나 이상의 IP(Intellectual Property) 블록을 포함하는 프로세싱 블록; 상기 하나 이상의 IP 블록에 전기적으로 접속되는 스캔 체인; 및 복수의 비트를 포함하는 데이터 패턴을 생성하여, 상기 데이터 패턴을 상기 스캔 체인의 스캔 인(Scan In, SI) 단자에 입력하는 패턴 생성 회로와, 상기 스캔 체인의 스캔 아웃(Scan Out,SO) 단자로부터 출력되는 결과 패턴으로부터 상기 하나 이상의 IP 블록의 열화도를 판단하는 분석 회로를 포함하는 센싱 회로를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 회로의 열화(degradation)는 그 성능 저하 또는 시스템 오류를 야기할 수 있다. 그러므로 반도체 회로의 열화도를 측정할 필요가 있다. 그런데 열화도를 측정하기 위해 PVT(Process, Voltage, Temperature) 센서와 같은 별도의 장치를 추가하는 것은 제품의 면적을 증가시키고 제품이 소모하는 전력을 증가시킨다.
본 발명이 해결하고자 하는 기술적 과제는 SoC의 스캔 체인을 이용하여 용이하게 열화도를 측정할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 하나 이상의 IP(Intellectual Property) 블록을 포함하는 프로세싱 블록; 상기 하나 이상의 IP 블록에 전기적으로 접속되는 스캔 체인; 및 복수의 비트를 포함하는 데이터 패턴을 생성하여, 상기 데이터 패턴을 상기 스캔 체인의 스캔 인(Scan In, SI) 단자에 입력하는 패턴 생성 회로와, 상기 스캔 체인의 스캔 아웃(Scan Out,SO) 단자로부터 출력되는 결과 패턴으로부터 상기 하나 이상의 IP 블록의 열화도를 판단하는 분석 회로를 포함하는 센싱 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 IP 블록 및 제2 IP 블록을 포함하는 프로세싱 블록; 상기 제1 IP 블록에 전기적으로 접속되는 제1 스캔 체인 및 상기 제2 IP 블록에 전기적으로 접속되는 제2 스캔체인을 포함하는 스캔 체인; 및 제1 데이터 패턴을 상기 제1 스캔 체인에 입력한 후 그 결과 패턴을 분석하여 상기 제1 IP 블록의 열화도를 측정하고, 제2 데이터 패턴을 상기 제2 스캔 체인에 입력한 후 그 결과 패턴을 분석하여 상기 제2 IP 블록의 열화도를 측정하는 센싱 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 하나 이상의 IP 블록을 포함하는 프로세싱 블록; 상기 하나 이상의 IP 블록에 전기적으로 접속되는 스캔 체인; 및 제1 주파수를 갖는 제1 데이터 패턴 및 상기 제1 주파수와 다른 제2 주파수를 갖는 제2 데이터 패턴을 생성하여, 상기 제1 데이터 패턴 및 상기 제2 데이터 패턴을 상기 스캔 체인의 스캔 인 단자에 입력하는 패턴 생성 회로와, 상기 스캔 체인의 스캔 아웃 단자로부터 출력되는 각각의 제1 결과 패턴 및 제2 결과 패턴으로부터 상기 하나 이상의 IP 블록의 열화도를 판단하는 분석 회로를 포함하는 센싱 회로를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 4, 도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 개략도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 블록도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 8c 내지 도 8e는 본 발명의 다양한 실시예에 따라 발생되는 유리한 효과의 예를 설명하기 위한 도면들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 11 내지 13은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 개략도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 19 내지 도 21은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 22는 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 시스템 온 칩(System-on-Chip, SoC)(1)을 포함할 수 있다.
본 실시예에서 SoC(1)는 센싱 회로(100), 스캔 체인(200) 및 프로세싱 블록(300)을 포함한다.
먼저, 프로세싱 블록(300)은 본 발명에 따른 다양한 실시예에서 열화도를 측정하기 위한 대상이 되는 반도체 회로들을 포함한다. 구체적으로, 본 실시예에서, 프로세싱 블록(300)은 열화도 측정 대상으로 하나 이상의 IP(Intellectual Property) 블록을 포함하지만, 본 발명의 범위가 이에 제한되는 것은 아니다.
본 발명의 몇몇의 실시예에서, 하나 이상의 IP 블록은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), NPU(Neural Processing Unit) 등을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
다음으로, 스캔 체인(200)은 반도체 회로를 검사하기 위해 SoC(1)에 구비된 회로로서 순차적 소자들을 연속적인 순서로 연결하는 방식으로 구현될 수 있다. 스캔 체인(200)은 검사 대상이 되는 반도체 회로의 조합 로직(combinational logic)에 해당하는 하나 이상의 IP 블록과 전기적 접속을 형성한다.
주목할 점은, 본 명세서에서 스캔 체인(200)은 설명의 편의를 위해 프로세싱 블록(300)과 별개의 블록으로 도시하였으나, 이와 같은 도시는 스캔 체인(200)과 프로세싱 블록(300)의 개념적인 구분을 나타내기 위한 것일 뿐, 스캔 체인(200)과 프로세싱 블록(300)의 물리적인 연결 관계를 직접 나타내는 것은 아니다. 예를 들어, 프로세싱 블록(300)은 그 내부에 제1 반도체 회로 및 상기 제1 반도체 회로와 다른 제2 반도체 회로를 포함하고, 스캔 체인(200)은 상기 제1 반도체 회로의 주변에 배치되어 상기 제1 반도체 회로에 연결된 제1 스캔 체인과, 상기 제2 반도체 회로의 주변에 배치되어 상기 제2 반도체 회로와 연결된 제2 스캔 체인을 포함할 수 있다. 스캔 체인(200)과 프로세싱 블록(300)의 물리적인 연결 관계의 예시는 도 6, 도 7 및 도 8b에 도시되어 있다.
스캔 체인(200)은 스캔 인(Scan In, SI) 단자 및 스캔 아웃(Scan Out,SO) 단자를 포함한다. SI 단자는 스캔 체인(200)의 입력에 해당하고, SO 단자는 스캔 체인(200)의 출력에 해당한다. 또한, 스캔 체인(200)은 스캔 인에이블(Scan Enable, SE) 단자를 포함한다. SE 단자는 조합 회로와 시프트 레지스터(shift register) 사이의 접속을 토글(toggle)할 수 있다.
스캔 체인(200)에 대한 해당 기술 분야에 공지되어 있는 더욱 구체적인 내용은 그 설명을 생략하도록 한다.
센싱 회로(100)는 프로세싱 블록(300)에 포함된 IP 블록의 열화도를 측정한다. 구체적으로, 센싱 회로(100)는 프로세싱 블록(300)에 포함된 IP 블록의 열화도를 측정하기 위한 동작 모드로 진입하기 위해 스캔 체인(200)의 SE 단자에 인에이블 신호(EN)를 제공할 수 있다.
또한, 센싱 회로(100)는 복수의 비트를 포함하는 데이터 패턴(PTN)을 생성하여 이를 스캔 체인(200)의 SI 단자에 제공하고, 이에 대한 응답으로 스캔 체인(200)의 SO 단자로부터 출력되는 결과 패턴(OUT)을 수신한 후, 프로세싱 블록(300)에 포함된 IP 블록의 열화도를 판단할 수 있다.
본 실시예에 따른 반도체 장치는, PVT(Process, Voltage, Temperature) 센서와 같은 별도의 측정 장치를 추가할 필요 없이, 불량 검사용으로 SoC(1)에 이미 구비된 스캔 체인(200)을 이용하여 IP 블록의 열화도를 측정하기 때문에, 제품의 면적을 추가적으로 증가시키지 않을 뿐 아니라, 별도의 측정 장치가 소모하는 전력을 절약할 수 있다.
또한, PVT 센서와 같은 별도의 측정 장치를 이용하여 IP 블록의 열화도를 측정하는 경우에는, 별도의 측정 장치가 열화도를 측정하는 지점과 IP 블록이 위치한 지점 사이의 물리적 거리로 인해 필연적으로 그 열화도 측정의 정확도가 떨어질 수밖에 없다. 반면, 본 실시예에 따른 반도체 장치는 SoC(1)의 IP 블록에 바로 인접하여 형성된 스캔 체인(200)을 이용하기 때문에, 물리적 거리로 인한 오차가 확연히 줄어들어, 보다 정확한 열화도 측정이 가능하다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 도 1의 실시예와 달리, SoC(2)와 그 외부에 배치된 센싱 회로(100)를 포함할 수 있다.
즉, 센싱 회로(100)는 SoC(2)의 외부에서 스캔 체인(200)의 SE 단자 및 SI 단자에 인에이블 신호(EN) 및 데이터 패턴(PTN)을 각각 제공하고, 스캔 체인(200)의 SO 단자를 통해 SoC(2)의 외부에서 결과 패턴(OUT)을 수신 한 후, 프로세싱 블록(300)에 포함된 IP 블록의 열화도를 판단할 수 있다.
본 실시예에 따른 반도체 장치는, SoC(2)의 IP 블록에 바로 인접하여 형성된 스캔 체인(200)을 이용하기 때문에, PVT 센서와 같은 별도의 측정 장치를 이용하는 경우와 달리 물리적 거리로 인한 오차가 확연히 줄어들어, 보다 정확한 열화도 측정이 가능하다.
이하에서는 센셍 회로(100)에 대해 보다 구체적인 내용을 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 센싱 회로(100)는 인에이블 회로(110), 패턴 생성 회로(120) 및 분석 회로(130)를 포함할 수 있다.
인에이블 회로(110)는 프로세싱 블록(300)에 포함된 IP 블록의 열화도를 측정하기 위한 동작 모드로 진입하기 위해 스캔 체인(200)의 SE 단자에 인에이블 신호(EN)를 제공할 수 있다.
예를 들어, 인에이블 회로(110)는 열화도 측정 모드로 진입하기 위해 SE 단자에 제1 값(예컨대 '0')을 갖는 인에이블 신호(EN)를 제공할 수 있고, 열화되 측정 모드를 종료하기 위해 SE 단자에 제2 값(예컨대 '1')을 갖는 인에이블 신호(EN)를 제공할 수 있다.
패턴 생성 회로(120)는 복수의 비트를 포함하는 데이터 패턴(PTN)을 생성하여, 생성한 데이터 패턴(PTN)을 스캔 체인(200)의 SI 단자에 입력한다.
분석 회로(130)는 스캔 체인(200)의 SO 단자로부터 출력되는 결과 패턴(OUT)으로부터, 하나 이상의 IP 블록의 열화도를 판단한다.
패턴 생성 회로(120)와 분석 회로(130)에 대한 보다 상세한 내용은 해당되는 도면들을 참조하여 아래에서 설명하도록 한다.
도 4, 도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 개략도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 패턴 생성 회로(120)는 복수의 비트를 포함하는 데이터 패턴(PTN)을 생성할 수 있다.
데이터 패턴(PTN)은 제1 값('0') 및 제2 값('1')이 반복되는 비트 패턴을 포함할 수 있다. 도 4를 참조하면, 패턴 생성 회로(120)는 "001100110011"의 데이터 패턴(PTN)을 생성하여 이를 스캔 체인(200)의 SI 단자에 제공한다. 상기 데이터 패턴(PTN)은 "0011"의 비트 패턴이 규칙적으로 반복될 수 있다.
데이터 패턴(PTN)은 스캔 회로(200)의 순차적 소자들을 통과한 후 결과 패턴(OUT)으로서 출력된다. 도 4를 참조하면, 스캔 체인(200)의 SO 단자로부터 출력되는 결과 패턴(OUT)은 "000100110011"이고, 이는 분석 회로(130)에 제공된다. 분석 회로(130)는 SI 단자에 입력되는 비트 패턴과, SO 단자로부터 출력되는 결과 패턴(OUT)을 비교하여 IP 블록의 열화도를 판단할 수 있다.
예를 들어, 도 4에서는 SI 단자에 입력되는 비트 패턴이 "0011"로 반복되는 반면, SO 단자로부터 출력되는 결과 패턴(OUT)은 "000100110011"로서 밑줄로 표시한 패턴이 SI 단자에 입력되는 비트 패턴과 일치하지 않는다. 이 경우 분석 회로(130)는 IP 블록에 열화가 있음을 판단할 수 있다.
IP 블록에 열화가 발생하게 되면, IP 블록을 구동하는 클럭 신호에 따라 동작하는 반도체 회로들이 처리하고 전달하는 데이터 신호의 전파에 오류가 발생할 수 있다.
예를 들어, 트랜지션하는 데이터 신호를 정확하게 리드(read)하기 위해서는, 클럭 신호의 라이징 에지(rising edge) 또는 폴링 에지(falling edge) 전후로 충분한 셋업 타임(TSETUP) 및 홀드 타임(THOLD)이 확보되어야 한다. 이와 같은 타이밍이 어긋나게 되면 데이터 신호를 정확하게 리드할 수 없다.
따라서, 본 발명의 다양한 실시예에 따른 반도체 장치는, 스캔 체인(200)의 SO 단자에 타이밍을 벗어난 오류를 검출할 수 있는 데이터 패턴(PTN)을 입력하고, 그 결과 신호(OUT)와의 동일성을 판단하여 IP 블록의 열화도를 측정할 수 있다.
예를 들어, 도 5a를 참조하여, 패턴 생성 회로(120)가 비트 패턴이 "0011"로 반복되는 데이터 패턴(PTN)을 생성하여 스캔 체인(200)의 SI 단자에 입력한다고 가정하자. 이 때 SO 단자로부터 출력되는 결과 신호(OUT)가 "001000100010"인 경우는 라이징 타임이 길어지는 슬로우 라이즈(slow rise)형 폴트(fault)가 발생했음을 판단할 수 있다.
이와 다르게 SO 단자로부터 출력되는 결과 신호(OUT)가 "011101110111"인 경우는 폴링 타임이 길어지는 슬로우 폴(slow fall)형 폴트가 발생했음을 판단할 수 있다.
이와 다르게 SO 단자로부터 출력되는 결과 신호(OUT)가 "011001100110"인 경우는 클럭 신호의 트랜지션에 대한 데이터 신호 위상이 늦어지는 슬로우(slow)형 폴트가 발생했음을 판단할 수 있다.
또한, SO 단자로부터 출력되는 결과 신호(OUT)가 "101110111011"인 경우는 라이징 타임이 빨라지는 패스트 라이즈(fast rise)형 폴트가 발생했음을 판단할 수 있다.
이와 다르게 SO 단자로부터 출력되는 결과 신호(OUT)가 "000100010001"인 경우는 폴링 타임이 빨라지는 패스트 폴(fast fall)형 폴트가 발생했음을 판단할 수 있다.
이와 다르게 SO 단자로부터 출력되는 결과 신호(OUT)가 "100110011001"인 경우는 클럭 신호의 트랜지션에 대한 데이터 신호 위상이 빨라지는 패스트(fast)형 폴트가 발생했음을 판단할 수 있다.
이와 같이 스캔 체인(200)에 데이터 패턴(PTN)을 입력한 후, 그 결과 패턴(OUT)을 기반으로 분석 회로(130)에 의해 판단할 수 있는 여러 가지 폴트 유형에 따라 IP 블록의 열화도를 측정할 수 있다.
도 5b는 클럭 신호에 따라 데이터 신호를 리드함에 있어서, 시간이 지날수록 IP 블록에 열화가 발생하는 에이징(aging)이 진행됨에 따라, 타이밍과 데이터 신호의 트랜지션 형상(shape)이 변화하는 예를 도시한다.
도 5b를 참조하면, 에이징이 진행되기 전에는 데이터 신호는 클럭 신호의 라이징 에지 전후로 충분한 셋업 타임(TSETUP) 및 홀드 타임(THOLD)이 확보되어 있고, 데이터 신호 트랜지션의 라이징 타임과 폴링 타임이 매우 짧다. 이 경우 클럭 신호에 따라 데이터 신호를 리드한 결과 값은 '1'이 된다.
그런데 도 5b의 하단으로 진행할수록, 에이징이 진행되어, 클럭 신호의 라이징 에지 전에 확보되어야 하는 셋업 타임(TSETUP)이 점점 감소할뿐만 아니라, 데이터 신호 트랜지션의 라이징 타임과 폴링 타임이 길어지게 된다. 이 경우 클럭 신호에 따라 데이터 신호를 리드한 결과 값은 '1'로 판단될 수도 있고 '0'으로 판단될 수도 있는 불안정한 값 'X'가 된다.
에이징이 더욱 진행된, 도 5b의 최하단의 경우를 참조하면, 데이터 신호의 트랜지션 자체가 클럭 신호의 라이징 에지를 벗어났을뿐만 아니라, 데이터 신호 트랜지션의 라이징 타임과 폴링 타임이 더욱 길어지게 된다. 이 경우 클럭 신호에 따라 데이터 신호를 리드한 결과 값은 '0'이 되어 잘못된 값을 리드한 셈이 된다.
후술할 도 8a 및 도 8b에 관련된 설명에서 구체적으로 기술될 것이지만, 이러한 경우, 본 발명의 일 실시예에 따른 주파수 제어 회로(140) 및 전압 제어 회로(150)를 이용하여 안티-에이징(anti-aging)을 구현할 수 있다. 이에 따라, 다시 클럭 신호의 라이징 에지 전후로 충분한 셋업 타임(TSETUP) 및 홀드 타임(THOLD)이 확보될 수 있고, 데이터 신호 트랜지션의 라이징 타임과 폴링 타임을 충분히 줄여, 클럭 신호에 따라 데이터 신호를 성공적으로 리드할 수 있도록 할 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 블록도이다.
도 6을 참조하면, 프로세싱 블록(300)은 복수의 빅 CPU(Big CPU)를 포함하는 IP 블록(310), 복수의 리틀 CPU(Little CPU)를 포함하는 IP 블록(320), 복수의 GPU를 포함하는 IP 블록(330) 및 복수의 NPU를 포함하는 IP 블록(340) 등을 포함할 수 있다.
또한, 스캔 체인(200)은 IP 블록(310)에 전기적으로 접속된 스캔 체인(210), IP 블록(320)에 전기적으로 접속된 스캔 체인(220), IP 블록(330)에 전기적으로 접속된 스캔 체인(230) 및 IP 블록(340)에 전기적으로 접속된 스캔 체인(240)을 포함할 수 있다.
이와 같은 본 실시예에서, 센싱 회로(100)는 먹스/디먹스(mux/demux) 회로(105)를 이용하여, 스캔 체인(210, 220, 230, 240) 별로 데이터 패턴(PTN)을 입력하고 그 결과 패턴을 각각 수신하는 방식으로, 해당 스캔 체인(210, 220, 230, 240)에 대응하는 IP 블록(310, 320, 330, 340)에 대한 열화도를 각각 측정할 수 있다.
본 실시예에 따라, 프로세싱 블록(300)에 포함된 하나 이상의 IP 블록 중 원하는 IP 블록에 대해서만 열화도 측정을 수행할 수 있다.
나아가 도 7을 참조하면, 도 6에 도시된 것과 달리, IP 블록(310)은 복수의 빅 CPU 각각에 대응하는 복수의 스캔 체인(210a 내지 210d)를 포함할 수 있고, IP 블록(320)은 복수의 리틀 CPU 각각에 대응하는 복수의 스캔 체인(220a 내지 220d)를 포함할 수 있다. 이와 유사하게, IP 블록(330)은 복수의 GPU 각각에 대응하는 복수의 스캔 체인(230a 내지 230d)를 포함할 수 있고, IP 블록(340)은 복수의 NPU 각각에 대응하는 복수의 스캔 체인(240a 내지 240d)를 포함할 수 있다.
이와 같은 본 실시예에서, 센싱 회로(100)는 먹스/디먹스 회로(105, 1051, 1052, 1053, 1054)를 이용하여, 스캔 체인(210a 내지 210d, 220a 내지 220d, 230a 내지 230d, 240a 내지 240d) 별로 데이터 패턴(PTN)을 입력하고 그 결과 패턴을 각각 수신하는 방식으로, 해당 스캔 체인(210a 내지 210d, 220a 내지 220d, 230a 내지 230d, 240a 내지 240d)에 대응하는 IP 블록에 대한 열화도를 각각 측정할 수 있다.
본 실시예에 따라, 프로세싱 블록(300)에 포함된 하나 이상의 IP 블록 중 원하는 IP 블록에 대해서만 더욱 세밀하게 열화도 측정을 수행할 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 1과 관련하여 앞서 언급한 바와 같이, 본 명세서에서 스캔 체인(200)은 설명의 편의를 위해 프로세싱 블록(300)과 별개의 블록으로 도시하였으나, 이와 같은 도시는 스캔 체인(200)과 프로세싱 블록(300)의 개념적인 구분을 나타내기 위한 것일 뿐, 스캔 체인(200)과 프로세싱 블록(300)의 물리적인 연결 관계를 직접 나타내는 것은 아니다. 예를 들어, 프로세싱 블록(300)은 그 내부에 제1 반도체 회로 및 상기 제1 반도체 회로와 다른 제2 반도체 회로를 포함하고, 스캔 체인(200)은 상기 제1 반도체 회로의 주변에 배치되어 상기 제1 반도체 회로에 연결된 제1 스캔 체인과, 상기 제2 반도체 회로의 주변에 배치되어 상기 제2 반도체 회로와 연결된 제2 스캔 체인을 포함할 수 있다.
도 8a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 센싱 회로(100)는 주파수 제어 회로(140) 및 전압 제어 회로(150) 중 적어도 하나를 더 포함할 수 있다.
주파수 제어 회로(140)는, 패턴 생성 회로(120) 및 분석 회로(130)를 이용하여 판단한 열화도에 기초하여 하나 이상의 IP 블록에 제공되는 클럭 신호의 주파수를 조정한다.
구체적으로, 도 7을 함께 참조하면, 스캔 체인(230a)에 대해 데이터 패턴(PTN)을 입력하고 그 결과 패턴(OUT)을 분석한 결과, GPU1를 구동하는 클럭 신호의 주파수가 증가 또는 감소해야 한다고 판단된 경우, 주파수 제어 회로(140)는 주파수 제어 신호(F_CTL)를 생성한다.
주파수 제어 신호(F_CTL)은 SoC 내부의 요소들의 구동 클럭의 주파수의 제어를 담당하는 클럭 제어 블록(400)에 전달되고, 클럭 제어 블록(400)은 주파수 제어 신호(F_CTL)에 따라 GPU1의 구동 클럭 신호의 주파수를 증가 또는 감소시킨다.
이와 같이, SoC의 내부 구성요소 별로 세밀하게 측정된 열화도에 따라, 해당 구성요소를 구동하는 클럭 신호의 주파수를 조정함으로써, SoC의 수명을 연장시킬 수 있는 효과가 발생할 수 있다.
한편, 전압 제어 회로(150)는, 패턴 생성 회로(120) 및 분석 회로(130)를 이용하여 판단한 열화도에 기초하여 상기 하나 이상의 IP 블록에 제공되는 구동 전압을 조정한다.
구체적으로, 도 7을 함께 참조하면, 스캔 체인(240b)에 대해 데이터 패턴(PTN)을 입력하고 그 결과 패턴(OUT)을 분석한 결과, NPU2를 구동하는 전압이 증가 또는 감소해야 한다고 판단된 경우, 전압 제어 회로(150)는 전압 제어 신호(V_CTL)를 생성한다.
전압 제어 신호(V_CTL)은 SoC 내부의 요소들의 구동 전압의 제어를 담당하는 전압 제어 블록(500)에 전달되고, 전압 제어 블록(500)은 주파수 제어 신호(F_CTL)에 따라 NPU2의 구동 전압을 증가 또는 감소시키기 위한 요청을 전력 관리 회로(Power Management Integrated Circuit, PMIC)(600)에 제공한다. PMIC(600)는 상기 요청에 대한 응답으로 NPU2의 구동 전압을 조정한다.
이와 같이, SoC의 내부 구성요소 별로 세밀하게 측정된 열화도에 따라, 해당 구성요소에 대한 구동 전압을 조정함으로써, SoC의 수명을 연장시킬 수 있는 효과가 발생할 수 있다.
이어서 도 8b를 참조하면, 도 8b는 도 7의 센싱 회로(100)와 IP 블록(310, 320, 330, 340)을 SoC로 구현한 일 실시예를 나타낸다.
구체적으로, IP 블록(310)은 복수의 빅 CPU 각각에 대응하는 복수의 스캔 체인(210a 내지 210d)를 포함할 수 있고, IP 블록(320)은 복수의 리틀 CPU 각각에 대응하는 복수의 스캔 체인(220a 내지 220d)를 포함할 수 있다. 이와 유사하게, IP 블록(330)은 복수의 GPU 각각에 대응하는 복수의 스캔 체인(230a 내지 230d)를 포함할 수 있고, IP 블록(340)은 복수의 NPU 각각에 대응하는 복수의 스캔 체인(240a 내지 240d)를 포함할 수 있다.
또한, IP 블록(310)은 복수의 빅 CPU 각각에 대응하는 복수의 전압 체인(212a 내지 212d)를 포함할 수 있고, IP 블록(320)은 복수의 리틀 CPU 각각에 대응하는 복수의 전압 체인(222a 내지 222d)를 포함할 수 있다. 이와 유사하게, IP 블록(330)은 복수의 GPU 각각에 대응하는 복수의 전압 체인(232a 내지 232d)를 포함할 수 있고, IP 블록(340)은 복수의 NPU 각각에 대응하는 복수의 전압 체인(242a 내지 242d)를 포함할 수 있다.
센싱 회로(100)는 예컨대 IP 블록(310)의 빅 CPU0에 연결된 스캔 체인(210a)에 대해 인에이블 신호(EN1), 데이터 패턴(PTN1) 및 결과 패턴(OUT1)을 주고 받으며, 빅 CPU0에 대한 열화도 측정을 할 수 있다.
이후, 센싱 회로(100)의 주파수 제어 회로(140)는 측정한 열화도에 따라 필요한 경우 클럭 제어 블록(400)을 통해 빅 CPU0에 제공되는 클럭 신호의 주파수를 증가 또는 감소하도록 조정할 수 있다. 이와 같은 동작을 제공하기 위해, 클럭 제어 블록(400)은 각각의 요소에 대한 클럭 신호(Clock 0 내지 Clock 3)을 제어할 수 있다.
한편, 센싱 회로(100)의 전압 제어 회로(150)는 측정한 열화도에 따라 필요한 경우 전압 제어 블록(500)과 PMIC(600)를 통해 빅 CPU0의 전압 체인(210a)에 제공되는 공급 전압을 증가 또는 감소하도록 조정할 수 있다. 이와 같은 동작을 지원하기 위해, SoC와 PMIC(600)는 각각의 요소에 대한 공급 전압을 제공할 수 있는 복수 개의 단자를 포함하고, PMIC(600)는 복수 개의 단자를 통해 공급 전압(V10 내지 V13, V20 내지 V23, V30 내지 V33, V40 내지 V43)을 SoC에 제공할 수 있다.
이와 별개로, 센싱 회로(100)는 예컨대 IP 블록(310)의 빅 CPU1에 연결된 스캔 체인(210b)에 대해 인에이블 신호(EN2), 데이터 패턴(PTN2) 및 결과 패턴(OUT2)을 주고 받으며, 빅 CPU1에 대한 열화도 측정을 할 수 있다.
이후, 센싱 회로(100)의 주파수 제어 회로(140)는 측정한 열화도에 따라 필요한 경우 클럭 제어 블록(400)을 통해 빅 CPU1에 제공되는 클럭 신호의 주파수를 증가 또는 감소하도록 조정할 수 있다.
한편, 센싱 회로(100)의 전압 제어 회로(150)는 측정한 열화도에 따라 필요한 경우 전압 제어 블록(500)과 PMIC(600)를 통해 빅 CPU1의 전압 체인(210b)에 제공되는 공급 전압을 증가 또는 감소하도록 조정할 수 있다.
이와 같이, 본 발명의 다양한 실시예에 따르면, 센싱 회로(100)는 각각의 빅 CPU0 내지 빅 CPU3, 리틀 CPU0 내지 CPU3, GPU0 내지 GPU 3 및 NPU0 내지 NPU3에 대해 각각 열화도를 측정한 후, 동작 클럭의 주파수와 구동 전압을 개별적으로 조정할 수 있다.
나아가, 본 발명의 다양한 실시예에 따르면, 이와 같은 센싱 회로(100)의 동작을 바탕으로, 예컨대 빅 CPU1의 에이징이 심화되어 더 이상 동작이 어려운 경우, 예컨대 다른 빅 CPU2 또는 빅 CPU3를 대신 구동시키는 방식으로 하드웨어 자원을 효율적으로 운용함으로써, 결국 SoC의 수명을 연장시킬 수 있게 된다.
도 8c 내지 도 8e는 본 발명의 다양한 실시예에 따라 발생되는 유리한 효과의 예를 설명하기 위한 도면들이다.
먼저 도 8c 및 도 8d를 참조하면, 본 발명의 다양한 실시예에 따라, SoC 내부에 있는 각각의 구성요소(예컨대 각각의 빅 CPU, 각각의 리틀 CPU, 각각의 GPU, 각각의 NPU 등)에 대한 스캔 체인을 이용하여, 상황에 맞는 전압 조절을 통해 SoC의 소비 전력을 감소시키고, SoC의 수명이 다하는 시점인 EOL(End Of Life)을 연장시킬 수 있다.
도 8c에 도시된 바와 같이, 칩(예컨대 SoC)은 공정 마진(process margin)에 따라 FF 코너(corner), TT 코너 및 SS 코너를 가질 수 있다. 다시 말해서, 생산된 칩들은 FF 코너, TT 코너 및 SS 코너를 그 산포로 가질 수 있다.
CPU의 타겟 주파수(target frequency)가 150 MHz 라고 가정하자. 이 경우 TT 코너에 해당하는 칩에는 1.0 V 의 전압을 공급하면 150 MHz 의 타겟 주파수를 달성할 수 있다.
그런데 FF 코너에 해당하는 칩에 1.0 V 의 전압을 공급하면 175 MHz 의 동작 주파수가 생성되어 공급 전압이 낭비된 셈이 된다. 즉, FF 코너에 해당하는 칩에는 예컨대 0.95 V 의 전압만 공급해도 150 MHz 의 타겟 주파수를 달성할 수 있다.
한편, SS 코너에 해당하는 칩에 1.0 V 의 전압을 공급하면 125 MHz 의 동작 주파수가 생성되어 150 MHz 의 타겟 주파수를 달성할 수 없다. 이 경우에는 공급하는 전압을 예컨대 1.05 V 로 높일 필요가 있다.
이어서 도 8d를 참조하면, 기존에는 시간이 지남에 따라 에이징이 진행되어 최소 동작을 보장하는 전압(Vmin)이 증가함을 고려하여, 예컨대 PVT 마진을 고려하여 동작 전압(Vop)을 변하지 않는 값으로 설정하는 방식을 채용하였다. 이 경우, 전압(Vmin)이 전압(Vop)에 도달하게 되면, 해당 칩의 수명이 다한 EOL에 도달한 것으로 판단하였다.
그러나 본 발명의 다양한 실시예에 따르면, 칩을 사용하는 중 필요에 따라 스캔 체인을 이용해 열화도를 측정하고, 이를 보상하기 위한 공급 전압을 조정하는 적응적 홉(adaptive hop) 방식을 채용함으로써, EOL을 EOL'로 연장시킬 수 있어 결국 칩(예컨대 SoC)의 수명을 늘릴 수 있는 효과가 있다. 나아가 적응적 홉 방식에 따르면, 에이징이 진행되기 전의 초기 전압(Vop)를 설정함에 있어서 마진을 충분히 크게 설정할 필요가 없으므로 결국 칩(예컨대 SoC)의 소모 전력도 절감할 수 있는 효과가 발생한다.
다음으로 도 8e를 참조하면, 기존에는 스캔 체인이 제1 코어(core 1), 제2 코어(core 2), 제3 코어(core 3), 제4 코어(core 4) 및 GPU 등의 구성요소에 모두 연결되는 방식이어서, 이와 같은 스캔 체인을 열화도 측정에 사용하는 경우, 각각의 구성요소에 대해 세밀하게 열화도를 측정하기 어렵다.
이에 따라 상기 구성요소들을 모두 감안한 공급 전압 또는 동작 주파수에 대한 마진을 확보하기 위해, 도 8e의 왼편에 도시된 것과 같은 낭비 에너지(wasted energy)가 발생된다.
그러나 본 발명의 다양한 실시예에 따르면, 스캔 체인이 제1 코어(core 1), 제2 코어(core 2), 제3 코어(core 3), 제4 코어(core 4) 및 GPU 등의 구성요소에 각각 연결되는 방식이기 때문에, 각각의 스캔 체인을 사용하여 각각의 구성요소에 대해 세밀하게 열화도를 측정할 수 있게 되고, 따라서 공급 전압 또는 동작 주파수에 대한 마진 역시 각각의 구성요소에 대해 세밀하게 설정할 수 있어, 도 8e의 오른편에 도시된 것과 같이 낭비 에너지(wasted energy)가 감소할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9를 참조하면, 열화도 판단 대상이 되는 IP 블록의 구동 전압(Vdd)과 주파수(F)에 관한 그래프가 도시되어 있다.
본 발명에 따른 몇몇의 실시예에서는, IP 블록에 페일(FAIL) 영역에 해당하는 오버 클럭(over clock) 주파수를 이용할 수 있다. 구체적으로, t_0 시점에서 페일을 발생시키기 위한 오버 클럭 주파수(F1)를 갖는 데이터 패턴(PTN)을 스캔 체인(200)에 입력할 수 있다. 이에 대한 응답으로 스캔 체인(200)으로부터 출력되는 결과 패턴(OUT)을 기준 데이터(reference data)로 정할 수 있다.
다음으로, t_i 시점에서 오버 클럭 주파수(F2)를 갖는 데이터 패턴(PTN)을 스캔 체인(200)에 입력하고, 이후 t_i+j 시점에서 오버 클럭 주파수(F2)를 갖는 데이터 패턴(PTN)을 스캔 체인(200)에 입력하는 방식으로 열화도를 측정할 수 있다.
즉, 패턴 생성 회로(120)는 IP 블록의 페일을 발생시키기 위한 오버 클럭 주파수를 갖는 데이터 패턴(PTN)을 SI 단자에 입력하고, 분석 회로(130)는 SO 단자로부터 출력되는 결과 패턴으로부터 IP 블록의 열화도를 측정할 수도 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 10을 참조하면, 패턴 생성 회로(120)는 복수의 설정 가능 링 오실레이터(configurable ring oscillator)(1211, 1212, 1213)를 포함할 수 있다.
패턴 생성 회로(120)는, 복수의 설정 가능 링 오실레이터(1211, 1212, 1213)를 이용하여, 제1 주파수를 갖는 제1 데이터 패턴(PTN1) 및 상기 제1 주파수와 다른 제2 주파수를 갖는 제2 데이터 패턴(PTN2)을 생성하여 SI 단자에 입력할 수 있다.
한편, 분석 회로(130)는 제1 주파수를 갖는 제1 데이터 패턴(PTN1)에 대해 SO 단자로부터 출력되는 제1 결과 패턴(OUT1)과, 제2 주파수를 갖는 제2 데이터 패턴(PTN2)에 대해 SO 단자로부터 출력되는 제2 결과 패턴(OUT2)으로부터 IP 블록의 열화도를 측정할 수 있다.
구체적으로, 분석 회로(130)는 카운터(131), 비교부(133) 및 출력부(135)를 포함할 수 있다.
카운터(131)는 SO 단자로부터 출력되는 결과 패턴(OUT)의 클럭 신호의 트랜지션을 카운트하고, 비교부(133)는 카운트한 트랜지션의 개수를 도 9에서 설명한 방식으로 t_0 시점에서 획득한 기준 데이터(1300)와 비교한다. 그리고 출력부(150)는 비교부(133)에서 비교한 결과에 따라 IP 블록의 열화도를 판단한다.
즉, 분석 회로(130)는 제1 시점에서 SO 단자를 통해 획득하는 결과 패턴과, 제1 시점과 다른 제2 시점에서 SO 단자를 통해 획득하는 결과 패턴을 비교하여 IP 블록의 열화도를 측정할 수 있다.
도 11 내지 13은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 개략도이다.
도 11을 참조하면, 패턴 생성 회로(120)는 설정 가능 링 오실레이터(1211)를 이용하여 1 GHz의 주파수를 갖는 제1 데이터 패턴(PTN1), 2 GHz의 주파수를 갖는 제2 데이터 패턴(PTN2) 및 3 GHz의 주파수를 갖는 제3 데이터 패턴(PTN3)을 생성하여 SI 단자에 입력할 수 있다.
한편, 분석 회로(130)는 1 GHz의 주파수를 갖는 제1 데이터 패턴(PTN1)에 대해 SO 단자로부터 출력되는 제1 결과 패턴(OUT1), 2 GHz의 주파수를 갖는 제2 데이터 패턴(PTN2)에 대해 SO 단자로부터 출력되는 제2 결과 패턴(OUT2) 및 3 GHz의를 갖는 제3 데이터 패턴(PTN3)에 대해 SO 단자로부터 출력되는 제3 결과 패턴(OUT3)으로부터 IP 블록의 열화도를 측정할 수 있다.
구체적으로, 도 12 및 도 13을 함께 참조하면, 분석 회로(130)는 카운터(131)를 이용하여 각각의 결과 패턴(OUT1 내지 OUT3)의 클럭 신호의 트랜지션을 카운트한다.
예를 들어, 제1 결과 패턴(OUT1)의 클럭 신호의 트랜지션 횟수는 1 us, 2 us, 3 us 동안 각각 999번, 2000번, 2998번으로 카운트 되었다고 가정하자. 또한, 제2 결과 패턴(OUT2)의 클럭 신호의 트랜지션 횟수는 1 us, 2 us, 3 us 동안 각각 2001번, 3999번, 6012번으로 카운트 되었고, 제3 결과 패턴(OUT3)의 클럭 신호의 트랜지션 횟수는 1 us, 2 us,3 us 동안 각각 2997번, 6017번, 8991번으로 카운트 되었다고 가정하자
이 때, 분석 회로(130)의 비교부(133)는 셀(V11)과 셀(V33)을 비교할 수 있다. 즉, 셀(V11)의 값에 3을 곱한 값과 셀(V33)을 비교하여 열화도 판단에 이용할 수 있다. 또한, 비교부(133)는 셀(V12)과 셀(V21)을 비교할 수 있다. 또한, 비교부(133)는 셀(V13)과 셀(V31)을 비교하여 열화도 판단에 이용할 수 있다.
예를 들어, 도 13을 참조하면, 1 us 동안을 기준으로 제1 결과 패턴(OUT1)의 클럭 신호의 트랜지션 횟수는 이상적으로 1000회로 카운트되어야 하지만 그 열화도에 따라 실제로 카운트되는 트랜지션 횟수는 감소함을 알 수 있다. 구체적으로, 1 us 동안을 기준으로 제1 결과 패턴(OUT1)의 클럭 신호의 트랜지션 횟수가 900회로 카운트 되었다면 해당하는 IP 블록의 열화도는 10 %로 판단할 수 있고, 트랜지션 횟수가 800회로 카운트 되었다면 해당하는 IP 블록의 열화도는 20 %로 판단할 수 있다.
여기서 이상적인 수치는, 주파수를 이용하여 산술적으로 계산한 값으로 정해질 수도 있고, 앞서 설명한 기준 데이터로 정해질 수도 있다.
이와 같은 방식으로, 카운터(131)를 이용하여 각각의 결과 패턴(OUT1 내지 OUT3)의 클럭 신호의 트랜지션을 카운트함으로써, IP 블록의 열화도를 측정할 수 있다.
이하에서는 도 9 내지 도 13에서 설명한 방식으로 동작하는 반도체 장치의 다양한 변형례에 대해 설명하도록 한다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 14를 참조하면, 도 10의 실시예와 다른 점은, 패턴 생성 회로(120)가 고주파수 클럭 생성부(1221)를 포함한다는 점이다. 그런데 본 발명의 범위는 이에 제한되지 않고, 고주파수 클럭 생성부(1221)는 패턴 생성 회로(120)의 외부이자 센싱 회로(100)의 내부에 배치될 수도 있다.
패턴 생성 회로(120)는 고주파수 클럭 생성부(1221)에서 출력된 클럭 신호를 이용하여 데이터 패턴(PTN)을 생성하고, 한편으로는 고주파수 클럭 생성부(1221)에서 출력된 클럭 신호를 프로세싱 블록(300)에 제공할 수도 있다.
즉, 패턴 생성 회로(120)는 고주파수 클럭 생성부(1221)에서 출력된 클럭 신호를 스캔 체인(200)과 프로세싱 블록(300)에 다양한 조합으로 전송할 수 있다.
이후 분석 회로(130)는 고주파수 클럭 생성부(1221)에서 출력된 클럭 신호를 이용하여 생성된 데이터 패턴(PTN)에 대해 SO 단자로부터 출력되는 결과 패턴(OUT)으로부터, 그 트랜지션을 카운트함으로써 IP 블록의 열화도를 측정할 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 15를 참조하면, 도 10의 실시예와 다른 점은, 패턴 생성 회로(120)가 복수의 분주 회로(FD1 내지 FD3)를 포함한다는 점이다.
분주 회로(FD1)는 제1 분주율에 따라 발진 신호(CLK1)를 분주하고, 이에 기초하여 데이터 패턴(PTN)을 생성한다. 이와 유사하게, 분주 회로(FD2, FD3)는 각각 제2 분주율 및 제3 분주율에 따라 발진 신호(CLK2, CLK3)를 각각 분주하고, 이에 기초하여 데이터 패턴(PTN)을 생성한다.
이후 분석 회로(130)는 복수의 분주 회로(FD1 내지 FD3)를 통해 생성된 복수의 데이터 패턴(PTN)에 대해 SO 단자로부터 출력되는 결과 패턴(OUT)으로부터, 그 트랜지션을 카운트함으로써 IP 블록의 열화도를 측정할 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 16을 참조하면, 도 10의 실시예와 다른 점은, 스캔 체인(200)이 복수의 스캔 체인(2001, 2002, 2003)을 포함한다는 점이다. 복수의 스캔 체인(2001, 2002, 2003)은 도 6에서 설명한 스캔 체인(210, 220, 230, 240)에 대응되거나, 도 7에서 설명한 스캔 체인(210a 내지 210d, 220a 내지 220d, 230a 내지 230d, 240a 내지 240d)에 대응될 수 있다.
이후 분석 회로(130)는 복수의 스캔 체인(2001, 2002, 2003) 별로 입력된 데이터 패턴(PTN)에 대해 SO 단자로부터 출력되는 결과 패턴(OUT)으로부터, 그 트랜지션을 카운트함으로써 IP 블록의 열화도를 측정할 수 있다.
본 실시예에 따라, 프로세싱 블록(300)에 포함된 하나 이상의 IP 블록 중 원하는 IP 블록에 대해서만 더욱 세밀하게 열화도 측정을 수행할 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 17을 참조하면, 도 10의 실시예와 다른 점은, 하나 이상의 IP 블록은 액티브 상태의 IP 블록 및 아이들 상태의 IP 블록을 포함한다는 점이다.
이 경우, 스캔 체인(200)은 액티브 상태의 IP 블록에 전기적으로 접속된 스캔 체인(2011) 및 아이들 상태의 IP 블록에 전기적으로 접속된 스캔 체인(2013)을 포함한다.
본 실시예에서, 센싱 회로(100)는 아이들 상태의 IP 블록에 전기적으로 접속된 스캔 체인(2013)에만 데이터 패턴(PTN)을 입력하여, 아이들 상태의 IP 블록의 열화도를 측정할 수 있고, 액티브 상태의 IP 블록은 다른 작업을 계속 처리하도록 유지할 수 있다.
즉, 분석 회로(130)는, 액티브 상태의 IP 블록은 다른 작업을 수행하는 동안, 아이들 상태의 IP 블록에 전기적으로 접속된 스캔 체인(2013)에 입력된 데이터 패턴(PTN)에 대해 SO 단자로부터 출력되는 결과 패턴(OUT)으로부터, 그 트랜지션을 카운트함으로써 IP 블록의 열화도를 측정할 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 18을 참조하면, 도 10의 실시예와 다른 점은, 패턴 생성 회로(120)는 복수의 스캔 체인(200, 202)에 대해 데이터 패턴(PTN)을 제공하고, 데이터 패턴(PTN)에 대해 복수의 스캔 체인(200, 202) 각각의 SO 단자로부터 출력되는 결과 패턴(OUT)을 분석 회로(130, 132)가 각각 처리한다는 점이다.
즉, 분석 회로(130)는, 스캔 체인(200)에 입력된 데이터 패턴(PTN)에 대해 스캔 체인(200)의 SO 단자로부터 출력되는 결과 패턴(OUT)으로부터, 그 트랜지션을 카운트함으로써 스캔 체인(200)에 대응되는 IP 블록의 열화도를 측정할 수 있다.
또한, 분석 회로(132)는, 스캔 체인(200)과 다른 스캔 체인(202)에 입력된 데이터 패턴(PTN)에 대해 스캔 체인(202)의 SO 단자로부터 출력되는 결과 패턴(OUT)으로부터, 그 트랜지션을 카운트함으로써 스캔 체인(202)에 대응되는 IP 블록의 열화도를 측정할 수 있다.
도 19 내지 도 21은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 19 내지 도 21을 참조하면, 도 14와 다른 점은, 스캔 체인(200)과 카운터(131) 사이에 시프트 레지스터(1310)가 더 배치되고, 고주파수 클럭 생성부(1221)로부터 출력된 클럭 신호가 카운터(131)에 제공되고, 패턴 생성 회로(120)로부터 출력된 데이터 패턴(PTN)이 시프트 레지스터(1310)에 제공된다는 점이다.
시프트 레지스터(1310)는 패턴 생성 회로(120)로부터 출력된 데이터 패턴(PTN)이 직접 입력되는 REF 시프트 레지스터(1311)와, 스캔 체인(200)의 SO 단자를 통해 출력된 결과 패턴(OUT)이 입력되는 REFP 시프트 레지스터(1312), REF 시프트 레지스터(1311)와 REFP 시프트 레지스터(1312)에 저장된 값으로부터 논리 연산을 수행하는 복수의 논리 게이트를 포함하는 논리 회로(1313), 논리 회로(1313)의 결과를 취합하기 위한 합산 회로(1314), 기준 값(1315)과 합산 회로(1314)의 결과를 비교하기 위한 비교 회로(1316)를 포함할 수 있다.
비교 회로(1316)는 기준 값(1315)과 합산 회로(1314)의 결과의 비교 결과에 따라, 카운터(131)에 카운트 중지 신호(STOP)를 제공할 수 있다.
이와 같은 시프트 레지스터(1310)를 이용하여, t_0 시점에서의 REFP 시프트 레지스터(1312)의 사이클 개수와, t_i 시점에서의 REFP 시프트 레지스터(1312)의 사이클 개수를 비교함으로써, IP 블록의 열화도를 측정할 수 있다.
도 22는 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
지금까지 설명한 본 발명의 다양한 실시예에 따른 SoC(1)는 프로세서(10), 메모리(20), 디스플레이(30), 네트워크 장치(40), 스토리지(50) 및 I/O 장치(60)와 버스(70)로 연결되어 반도체 시스템을 형성할 수 있다.
또한, 지금까지 설명한 본 발명의 다양한 실시예에 따른 반도체 장치는, PVT 센서와 같은 별도의 측정 장치를 추가할 필요 없이, 불량 검사용으로 SoC(1)에 이미 구비된 스캔 체인(200)을 이용하여 IP 블록의 열화도를 측정하기 때문에, 제품의 면적을 추가적으로 증가시키지 않을 뿐 아니라, 별도의 측정 장치가 소모하는 전력을 절약할 수 있다.
또한, PVT 센서와 같은 별도의 측정 장치를 이용하여 IP 블록의 열화도를 측정하는 경우에는, 별도의 측정 장치가 열화도를 측정하는 지점과 IP 블록이 위치한 지점 사이의 물리적 거리로 인해 필연적으로 그 열화도 측정의 정확도가 떨어질 수밖에 없다. 반면, 본 실시예에 따른 반도체 장치는 SoC(1)의 IP 블록에 바로 인접하여 형성된 스캔 체인(200)을 이용하기 때문에, 물리적 거리로 인한 오차가 확연히 줄어들어, 보다 정확한 열화도 측정이 가능하다.
뿐만 아니라, 도 7에서 설명한 바와 같이, 프로세싱 블록(300)에 포함된 하나 이상의 IP 블록 중 원하는 IP 블록에 대해서만 더욱 세밀하게 열화도 측정을 수행할 수 있을 뿐 아니라, 세밀하게 측정된 열화도에 따라, 해당 구성요소에 대한 구동 전압을 조정함으로써, SoC의 수명을 연장시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 2: 시스템 온 칩(SoC) 100: 센싱 회로
110: 인에이블 회로 120: 패턴 생성 회로
1211, 1212, 1213: 설정 가능 링 오실레이터
1221: 고주파수 클럭 생성부 1231, 1232, 1233: 분주 회로
130, 132: 분석 회로 131: 카운터
133: 비교부 135: 출력부
1300: 기준 데이터 1310: 시프트 레지스터
140: 주파수 제어 회로 150: 전압 제어 회로
200, 202, 210, 220, 230, 240: 스캔 체인
300: 프로세싱 블록 310: 제1 프로세싱 블록
320: 제2 프로세싱 블록 330: 제3 프로세싱 블록
340: 제4 프로세싱 블록 400: 클럭 제어 블록
500: 전압 제어 블록 600: 전력 관리 회로(PMIC)

Claims (20)

  1. 하나 이상의 IP(Intellectual Property) 블록을 포함하는 프로세싱 블록;
    상기 하나 이상의 IP 블록에 전기적으로 접속되는 스캔 체인; 및
    복수의 비트를 포함하는 데이터 패턴을 생성하여, 상기 데이터 패턴을 상기 스캔 체인의 스캔 인(Scan In, SI) 단자에 입력하는 패턴 생성 회로와, 상기 스캔 체인의 스캔 아웃(Scan Out,SO) 단자로부터 출력되는 결과 패턴으로부터 상기 하나 이상의 IP 블록의 열화도를 판단하는 분석 회로를 포함하는 센싱 회로를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 데이터 패턴은 제1 값 및 제2 값이 규칙적으로 반복되는 비트 패턴을 포함하고,
    상기 분석 회로는 상기 스캔 인 단자에 입력되는 비트 패턴과, 상기 스캔 아웃 단자로부터 출력되는 결과 패턴을 비교하여, 상기 IP 블록의 열화도를 판단하는 반도체 장치.
  3. 제1항에 있어서,
    상기 패턴 생성 회로는 상기 하나 이상의 IP 블록의 페일(fail)을 발생시키기 위한 오버 클럭(over clock) 주파수를 갖는 상기 데이터 패턴을 상기 스캔 인 단자에 입력하고,
    상기 분석 회로는 상기 스캔 아웃 단자로부터 출력되는 결과 패턴으로부터 상기 하나 이상의 IP 블록의 열화도를 측정하는 반도체 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 분석 회로는 제1 시점에서 상기 스캔 아웃 단자를 통해 획득하는 결과 패턴과, 상기 제1 시점과 다른 제2 시점에서 상기 스캔 아웃 단자를 통해 획득하는 결과 패턴을 비교하여 상기 IP 블록의 열화도를 측정하는 반도체 장치.
  6. 제1항에 있어서,
    상기 패턴 생성 회로는 고주파수 클럭 생성부를 포함하고,
    상기 패턴 생성 회로는 상기 고주파수 클럭 생성부에서 출력된 클럭 신호를 이용하여 상기 데이터 패턴을 생성하고, 상기 고주파수 클럭 생성부에서 출력된 클럭 신호를 상기 프로세싱 블록에 제공하는 반도체 장치.
  7. 제1항에 있어서,
    상기 센싱 회로는, 상기 판단한 열화도에 기초하여 상기 하나 이상의 IP 블록에 제공되는 클럭 신호의 주파수를 조정하는 주파수 제어 회로를 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 센싱 회로는, 상기 판단한 열화도에 기초하여 상기 하나 이상의 IP 블록에 제공되는 구동 전압을 조정하는 전압 제어 회로를 더 포함하는 반도체 장치.
  9. 삭제
  10. 제1항에 있어서,
    상기 하나 이상의 IP 블록은 액티브 상태의 제1 IP 블록 및 아이들 상태의 제2 IP 블록을 포함하고,
    상기 스캔 체인은 상기 제1 IP 블록에 전기적으로 접속된 제1 스캔 체인 및 상기 제2 IP 블록에 전기적으로 접속된 제2 스캔 체인을 포함하고,
    상기 센싱 회로는 상기 제2 스캔 체인에만 데이터 패턴을 입력하여 상기 제2 IP 블록의 열화도를 측정하는 반도체 장치.
  11. 제1 IP(Intellectual Property) 블록 및 제2 IP 블록을 포함하는 프로세싱 블록;
    상기 제1 IP 블록에 전기적으로 접속되는 제1 스캔 체인 및 상기 제2 IP 블록에 전기적으로 접속되는 제2 스캔체인을 포함하는 스캔 체인; 및
    제1 데이터 패턴을 상기 제1 스캔 체인에 입력한 후 그 결과 패턴을 분석하여 상기 제1 IP 블록의 열화도를 측정하고,
    제2 데이터 패턴을 상기 제2 스캔 체인에 입력한 후 그 결과 패턴을 분석하여 상기 제2 IP 블록의 열화도를 측정하는 센싱 회로를 포함하는 반도체 장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 하나 이상의 IP(Intellectual Property) 블록을 포함하는 프로세싱 블록;
    상기 하나 이상의 IP 블록에 전기적으로 접속되는 스캔 체인; 및
    제1 주파수를 갖는 제1 데이터 패턴 및 상기 제1 주파수와 다른 제2 주파수를 갖는 제2 데이터 패턴을 생성하여, 상기 제1 데이터 패턴 및 상기 제2 데이터 패턴을 상기 스캔 체인의 스캔 인(Scan In, SI) 단자에 입력하는 패턴 생성 회로와, 상기 스캔 체인의 스캔 아웃(Scan Out,SO) 단자로부터 출력되는 각각의 제1 결과 패턴 및 제2 결과 패턴으로부터 상기 하나 이상의 IP 블록의 열화도를 판단하는 분석 회로를 포함하는 센싱 회로를 포함하는 반도체 장치.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11416049B2 (en) * 2020-03-23 2022-08-16 Qualcomm Incorporated In-field monitoring of on-chip thermal, power distribution network, and power grid reliability
US20220293170A1 (en) * 2021-03-10 2022-09-15 Invention And Collaboration Laboratory Pte. Ltd. Integrated scaling and stretching platform for optimizing monolithic integration and/or heterogeneous integration in a single semiconductor die

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003121499A (ja) 2001-10-09 2003-04-23 Hitachi Ltd 組込みテスト機能付き半導体集積回路、テストコード生成プログラムから成る電子設計データを保存する記憶媒体、該半導体集積回路のテスト方法、テストコード生成自動化方法及びそのプログラム
JP2007322414A (ja) 2006-05-02 2007-12-13 Fujitsu Ltd 半導体集積回路、記録媒体、テストデータ生成装置およびｌｓｉ試験装置
US20100138707A1 (en) 2008-12-03 2010-06-03 Fujitsu Microelectronics Limited Processor and method for controlling storage-device test unit
JP2012103163A (ja) 2010-11-11 2012-05-31 Elpida Memory Inc 半導体装置
US20150253384A1 (en) 2014-03-04 2015-09-10 Mediatek Inc. Method and apparatus for generating featured scan pattern

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3325727B2 (ja) * 1994-05-26 2002-09-17 三菱電機株式会社 半導体メモリの検査装置
JP2734394B2 (ja) * 1995-01-27 1998-03-30 日本電気株式会社 半導体集積回路装置
JP3981281B2 (ja) 2002-02-14 2007-09-26 松下電器産業株式会社 半導体集積回路の設計方法及びテスト方法
US7194669B2 (en) 2003-02-14 2007-03-20 Logicvision, Inc. Method and circuit for at-speed testing of scan circuits
US20050080581A1 (en) * 2003-09-22 2005-04-14 David Zimmerman Built-in self test for memory interconnect testing
KR100727975B1 (ko) 2005-09-10 2007-06-14 삼성전자주식회사 시스템 온 칩의 고장 진단 장치 및 방법과 고장 진단이가능한 시스템 온 칩
EP2677328B1 (en) * 2006-02-17 2015-07-29 Mentor Graphics Corporation Multi-stage test response compactors
US7512925B2 (en) * 2006-07-14 2009-03-31 International Business Machines Corporation System and method for reducing test time for loading and executing an architecture verification program for a SoC
US7673202B2 (en) * 2006-09-28 2010-03-02 Cisco Technology, Inc. Single event upset test circuit and methodology
US7650547B2 (en) * 2007-02-28 2010-01-19 Verigy (Singapore) Pte. Ltd. Apparatus for locating a defect in a scan chain while testing digital logic
US8316265B2 (en) * 2007-03-04 2012-11-20 Mentor Graphics Corporation Test pattern generation for diagnosing scan chain failures
KR20090032302A (ko) * 2007-09-27 2009-04-01 삼성전자주식회사 반도체 테스트 시스템 및 그것의 테스트 방법
JP5695743B2 (ja) 2010-08-12 2015-04-08 アドバンテスト （シンガポール） プライベート リミテッド 基準スキャンチェーン試験データを発生させる試験装置、及び試験システム
US8412991B2 (en) 2011-09-02 2013-04-02 Teseda Corporation Scan chain fault diagnosis
US9323320B2 (en) 2012-05-18 2016-04-26 Mediatek Singapore Pte. Ltd. Weighted control in a voltage scaling system
US9121892B2 (en) * 2012-08-13 2015-09-01 Analog Devices Global Semiconductor circuit and methodology for in-system scan testing
US9188643B2 (en) 2012-11-13 2015-11-17 Globalfoundries Inc. Flexible performance screen ring oscillator within a scan chain
EP2940195A4 (en) 2012-12-26 2016-08-10 Univ Tohoku CRYSTALLINE MATERIAL, RADIATION DETECTOR, IMAGE CAPTURE DEVICE, NON-DESTRUCTIVE INSPECTION DEVICE, AND LIGHTING APPARATUS
US9383766B2 (en) 2013-01-09 2016-07-05 International Business Machines Corporation Chip performance monitoring system and method
KR101457557B1 (ko) 2013-01-18 2014-11-04 연세대학교 산학협력단 멀티코어 장치, 테스트 장치 및 고장 진단 방법
US8917123B2 (en) 2013-03-29 2014-12-23 Stmicroelectronics International N.V. Integrated circuit with reduced power consumption in a test mode, and related methods
US9483068B2 (en) 2013-04-19 2016-11-01 Nvidia Corporation Estimating and monitoring the effects of transistor aging
CN104123205B (zh) * 2013-04-24 2018-01-23 联想(北京)有限公司 一种检测cpu超频工作状态的方法及装置
KR20150113569A (ko) * 2014-03-31 2015-10-08 삼성전자주식회사 전자 장치의 저전력 시스템을 위한 전력 제어 방법 및 장치
JP6496562B2 (ja) * 2014-04-11 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置、診断テスト方法及び診断テスト回路
US9128151B1 (en) 2014-05-08 2015-09-08 International Business Machines Corporation Performance screen ring oscillator formed from paired scan chains
KR101679375B1 (ko) 2014-10-22 2016-11-25 한밭대학교 산학협력단 에이징을 감시하는 반도체 집적회로 및 그 방법
CN104502690B (zh) * 2014-12-30 2017-07-11 中科创达软件股份有限公司 一种cpu功耗测试方法和***
JP6491507B2 (ja) * 2015-03-20 2019-03-27 ルネサスエレクトロニクス株式会社 半導体装置、電子装置および半導体装置の自己診断方法
US10295597B2 (en) * 2015-04-16 2019-05-21 Renesas Electronics Corporation Semiconductor device and scan test method including writing and reading test data
US10578672B2 (en) * 2015-12-31 2020-03-03 Stmicroelectronics (Grenoble 2) Sas Method, device and article to test digital circuits
KR101681153B1 (ko) 2016-02-29 2016-12-01 한밭대학교 산학협력단 회로 성능 모니터링 장치
US9897653B2 (en) * 2016-03-16 2018-02-20 Stmicroelectronics (Grenoble 2) Sas Scan chain circuit supporting logic self test pattern injection during run time
US10247777B1 (en) * 2016-11-10 2019-04-02 Teseda Corporation Detecting and locating shoot-through timing failures in a semiconductor integrated circuit
JP6880403B2 (ja) * 2017-05-24 2021-06-02 富士通株式会社 半導体装置の設計検証支援装置、半導体装置の設計検証支援プログラム及び半導体装置の設計検証支援方法
US10353001B2 (en) * 2017-06-01 2019-07-16 Seagate Technology Llc Rapid scan testing of integrated circuit chips
US10459029B2 (en) * 2018-01-08 2019-10-29 Seagate Technology Llc On-chip clock control monitoring

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003121499A (ja) 2001-10-09 2003-04-23 Hitachi Ltd 組込みテスト機能付き半導体集積回路、テストコード生成プログラムから成る電子設計データを保存する記憶媒体、該半導体集積回路のテスト方法、テストコード生成自動化方法及びそのプログラム
JP2007322414A (ja) 2006-05-02 2007-12-13 Fujitsu Ltd 半導体集積回路、記録媒体、テストデータ生成装置およびｌｓｉ試験装置
US20100138707A1 (en) 2008-12-03 2010-06-03 Fujitsu Microelectronics Limited Processor and method for controlling storage-device test unit
JP2012103163A (ja) 2010-11-11 2012-05-31 Elpida Memory Inc 半導体装置
US20150253384A1 (en) 2014-03-04 2015-09-10 Mediatek Inc. Method and apparatus for generating featured scan pattern

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