KR100567936B1 - 코어 테스트 제어 - Google Patents

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Abstract

본 발명은 다수의 코어들(110, 120)을 구비하는 집적 회로(100)에 관한 것이다. 각각의 코어(110, 120)는 그 테스트 모드에서 코어를 제어하기 위한 TCB(112, 122)에 관련된다. 각각의 TCB는 테스트 제어 데이터를 보유하기 위한 시프트 레지스터(220)를 구비한다. TCB들(112, 122)은 체인(140)으로 직렬로 연결되며, 테스트 제어 데이터는 연속적으로 시프트될 수 있다. 또다른 시프트 레지스터(220)를 구비하는 시스템 TCB(130)가 체인(140)에 제공된다. 시스템 TCB(130)는, 그 시프트 레지스터(220)에서 테스트 제어 데이터의 특정 세트를 수신한 후, TCB들(112, 122)의 시프트 모드 및 응용 모드 사이를 전환하기 위한 시스템 테스트 보유 신호를 TCB들(112, 122)에 제공하기 위해 각각의 TCB(112, 122)에 연결된다.
코어, 체인, 시프트 레지스터

Description

코어 테스트 제어{Core test control}
본 발명은 다수의 코어들을 구비하는 집적 회로에 관한 것으로, 각각의 코어는 그 테스트 모드에서 코어를 제어하기 위한 각각의 코어 테스트 제어 블록(TCB)에 관련되며, 각각의 TCB는 테스트 제어 데이터를 보유하기 위한 코어 시프트 레지스터를 구비하고, 코어 TCB들은 체인으로 직렬로 연결되며, 각각의 코어 TCB는 체인을 따라 테스트 제어 데이터를 시프트하는 제 1 모드 및 테스트 제어 데이터를 관련 코어에 공급하는 제 2 모드를 구비한다.
IC 디자인의 현재 경향은 소위 코어라고하는 대단위 모듈들의 앞서 개발된(매개변수화된) 버젼을 재사용함으로써 설계 시간을 고속화하는 것이다. 어떠한 그러한 코어들은 다수의 성공적인 (재)사용에 의해 효과적으로 설계되었음이 입증되었더라도, 실리콘에 의한 구현은 제품에 항상 결함을 나타내므로 테스트되어야만 된다. 따라서, 칩 설계자에게 유용한 코어들은 종종 코어에 맞추어 만들어진 상응하는 테스트 방식이 곁에 수반된다. 코어들 뿐만 아니라 그들의 상응하는 테스트 방식이 재사용되는 것이 바람직하다. 코어들 자체에 부가하여, 또한 코어들 간의 상호접속이 테스트되어야 한다.
이들 두 종류의 테스트들은 칩 레벨상에서 유기적으로 되어야하며, 칩 핀들을 통해 활성화되거나 제어될 수 있어야한다. 칩 설계자의 작업은 이에 대한 회로를 설계하는 것이다. 칩상의 코어들의 수 및 그 복잡성이 증가함에 따라, 이러한 작업은 더욱더 복잡하게 된다. 또한, 이용가능한 칩 핀들의 수 및 이용가능한 영역이 제한되기 때문에, 칩 설계자는 이러한 작업을 실행하기 위한 수단들을 더욱더 적게 갖게 된다. 특히, 테스트 동안 코어들을 제어하는 테스트 제어 데이터를 어떻게 코어들에 제공하는지가 문제가 된다.
그러한 문제에 대한 접근이 미국 특허 5,491,666에 개시되어 있다. 공지된 집적 회로는 전제부에 기술된 바와 같다. 각각의 코어에는 IEEE Std. 1149.1에 규정된 바와 같은, 널리 공지된 바운더리-스캔 테스트 표준에 따라 실질적으로 테스트 액세스 포트(TAP) 제어기인 코어 TCB가 제공된다. TAP 제어기들은 테스트 제어 데이터를 시프트 레지스터로 연속하여 시프트하기 위한 직렬 체인에 연결된다. TAP 제어기의 내역(specification)은, 내부 시프트 레지스터를 통하여 제어기의 입력 노드 및 출력 노드 사이의 경로를 규정하고, 또한, 테스트 제어 데이터의 시프트 및 관련 코어에 대한 테스트 제어 데이터의 응용을 제어하는 상태 머신을 규정하는 배치에 적합하다. 그러한 종류의 코어 TCB의 문제는 상태 머신이 복합하게 되고, 따라서 비교적 큰 영역의 집적 회로를 필요로한다는 것이다. 또한, 그러한 코어 TCB들의 다수가 집적 회로에 요구된다.
본 발명의 목적은 어떻게 테스트 제어 데이터를 코어들에 공급하는지에 대한 문제에 대한 보다 효율적인 해결책을 제공하는 것이다. 이러한 목적을 위하여, 본 발명에 따른 회로는, 상기 체인에는 시스템 TCB가 제공되고, 상기 시스템 TCB의 출력은 상기 시스템 TCB가 테스트 제어 데이터의 특정 세트를 수신할 때 제 1 및 제 2 모드 사이를 전환하기 위한 시스템 테스트 보유 신호를 상기 코어 TCB들에 제공하기 위해 상기 각각의 코어 TCB에 접속되는 것을 특징으로 한다. 그러한 구조는 테스트 제어 데이터를 코어 TCB에 공급하기 위한 바운더리-스캔 테스트 표준에 따른 코어 TCB의 복잡한 상태 머신을 필요로하지 않는다. 테스트 제어 데이터의 시프트 및 적용은 기본적으로 단지 하나의 카피가 각 체인에 대해 직접되야하는 매우 간단한 시스템 TCB에 의해 제어된다. 또다른 이점은 다수의 TCB 및 시스템 TCB 사이에 단지 극소의 상호접속이 요구된다는 것이다.
본 발명은 특히 단일 기판 집적 회로의 코어에 적용된다. 이러한 것은 시스템의 어떠한 종류의 논리 장치에도 확장될 수 있다. 더욱이, 코어 TCB는 기능적 테스트, 내장된 셀프 테스트(BIST), 스캔 테스트, 정지 전류(IDDQ) 테스트 등과 같은 코어 테스트 및 상호 접속 테스트를 제어하는데 이용될 수 있다.
청구항 2항의 이점은 시스템 테스트 보유 신호가 매우 효과적으로 발생될 수 있다는 것이다. 첫째로, 체인사이의 시프트 레지스터들이 예컨대 모두 0인 초기값들을 포함하도록 리셋된다. 두 번째로, 일련의 테스트 제어 데이터가 체인으로 시프트되며, 그 첫 번째 비트는 예컨대 1인 초기값과 다르다. 비트가 시스템 TCB에 도달하자마자, 나중 쪽이 모든 시프트 레지스터들이 새로운 테스트 제어 데이터를 포함함에 따라 반응할 수 있다. 바람직하게, 시스템 시프트 레지스터의 출력은 시스템 테스트 보유 신호를 공급하는데 이용될 수 있다.
청구항 3항의 이점은 본 발명에 적합한 TCB의 매우 간단한 구조를 제공하는 것이다. 코어 TCB 및 시스템 TCB 양쪽 모두는 그와 같이 바람직하게 배치된다.
이후, 본 발명은 첨부된 도면을 참조하여 설명될 것이다.
도 1은 본 발명에 따른 집적 회로를 도시하는 도면.
도 2는 본 발명에 따른 코어 TCB를 도시하는 도면.
도 3은 코어 TCB에 제공되는 신호들을 도시하는 타이밍도.
도 4는 본 발명에 따른 코어 TCB의 슬라이스를 도시하는 도면.
도 1은 본 발명에 따른 집적 회로를 도시한다. 회로(100)는 코어 테스트 제어 블록(TCB)(112) 및 TCB(122)를 각각 수반하는 코어(110) 및 코어(120)를 구비한다. 코어 TCB(112, 122)는 서로간에 연속하여 접속되어 체인(140)을 형성하고, 그 끝에는 시스템 TCB(130)이 제공된다. 코어 TCB(112, 122)의 제 1 모드에서, 테스트 제어 데이터는 칩 핀(150)을 통하여 시프트될 수 있다. 테스트 제어 데이터의 특정 세트를 수신한후, 시스템 TCB(130)는 코어 TCB(112, 122)를 제 2 모드에 두며, 여기에서, 테스트 제어 데이터는 각각의 코어(110, 120)에 인가된다. 이러한 모드 전환은 접속(142)에 의해 전달되는 시스템 테스트 보유 신호 THLD 에 의해 달성된다. 발생 회로(160)는 리셋 신호 및/또는 클럭 신호와 같은 부가 신호들을 발생하기 위해 제공된다.
체인(140)은 테스트 데이터 및 테스트 제어 데이터 양쪽 모두를 코어들에 공급하는데 이용될 수 있다. 하지만, 대부분의 테스트 종류들을 갖는 테스트 데이터 볼륨은 매우 크므로, 별개의 테스트 데이터 경로를 통하여 코어들로 테스트 데이터를 공급하고 코어들로부터 테스트 데이터를 추출하는데 유익하다. 테스트 데이터 경로는 테스트 시간을 감소시키는 보다 큰 대역폭을 위한 어떤 종류의 구조에서도 (부분적으로) 병렬 라인들로 이루어질 수 있다.
테스트 제어 데이터에 의해, 예컨대 TCB(112, 122)는 내부 테스트 또는 상호접속 테스트와 같은 관련 코어들(110, 120)의 특정 테스트를 선택한다. 테스트 제어 데이터는 또한 상기 테스트들의 어떤 테스트 동안에도 테스트 신호들을 발생하는데 이용된다. 또한, 코어 TCB(112, 122)는 적절한 테스트 제어 데이터가 관련 코어들(110, 122)의 어떠한 3 상태 구동기 출력들을 3 상태로 두도록 배열될 수 있다. 코어 TCB(112, 122)는 테스트 제어 데이터의 제어하에서 예컨대, 개별 테스트 데이터 레일상의 테스트 데이터가 코어를 바이패스하는, 코어들(110, 120)을 바이패스 모드에 두는 것과 같이, 테스트 데이터의 흐름을 제어하는데 이용될 수 있다.
회로(100)의 체인 수는 반드시 하나로 제한될 필요는 없다. 다른 세트들의 코어들이 개별 체인들에 배치될 수 있으며, 각각의 체인은 포함된 TCB를 제어하는 그 자신의 시스템 TCB를 구비한다. 또한, 단일 체인에서도 다른 IC들에서 코어 TCB를 구비할 수 있다.
도 2는 도 1의 시스템에서 이용되는 코어 TCB를 도시한다. 코어 TCB(210)는 클럭 신호 TCK 의 제어 하에서 다수의 플립-플롭들을 구비하는 코어 시프트 레지스터(220)을 구비한다. 시스템 TCB(130) 및 다른 코어 TCB 의 코어 시프트 레지스터들은 입력 TCDI 및 출력 TCDO를 통하여 상호접속되어, 체인(140)을 형성한다. 6개의 길이를 갖는 코어 시프트 레지스터(220)가 단지 실례로서 도시되었다. 코어 시프트 레지스터 길이는 관련 코어의 테스트 구조의 복잡성에 적합될 수 있다.
AND 포트들(230)을 구성하는 인에이블링 회로는 관련 코어(200)를 구동하도록 코어 시프트 레지스터의 출력을 인에이블하기 위해 제공된다. THLD 가 로우 상태에 있는한, AND 포트들(230)은 로우 출력들을 갖는다. 이러한 인에이블 회로는 테스트 제어 데이터의 시프팅 동안에 활성화될 수 있는 테스트 제어 데이터 성분이 없도록 보장한다. 물론, 이러한 기능은 또한 AND 포트들(230)과는 다른 논리 성분들을 사용하여 실행될 수 있다. 대안적으로, 제 1 모드 동안에 이전의 테스트 제어 데이터가 코어(200)에 변함없이 제공되게 하는 회로가 제공될 수 있다.
리셋 신호 TRST 에 의해 코어 시프트 레지스터(220)를 비동기식으로 리셋한후, 플립-플롭은 0 을 포함한다. THLD 는 테스트 제어 데이터가 TCDI를 통하여 시프트될 수 있도록 제 1 모드에서 코어 TCB(210)를 로우 상태로 둔다. 동시에 THLD 는, 테스트 제어 데이터의 시프트 동안 코어에 손상이 발생되지 않도록, AND 포트들(230)을 로우 출력으로 구동한다. 테스트 제어 데이터가 시프트된후, THLD 는 하이 상태로 된다. 이러한 것은 코어 테스트 제어 블록들을 제 2 모드에 두어, 신호 TCK와 상관없이 시프트 처리를 끝내게 한다. 또한, AND 포트들(230)은 코어 시프트 레지스터(220)를 인에이블하여 관련 코어(200)를 구동하게 한다. 도 3은 코어 TCB 에 제공된 신호들을 설명하는 타이밍도이다.
논리 회로(240)는 통상의 테스트 제어 데이터를 코어(100)에 맞추어진 신호들로 변환하는데 제공된다. 신호 TMS 는 코어(200)의 정규 모드와 테스트 모드 사이에 토글하는데 이용된다. 신호 TRST 및 TCK 는 발생 회로(160)에 의해 전체적으로 발생되는 것으로 가정되며, 다른 코어 TCB에 병렬로 공급된다.
네가티브 에지 트리거된 플립-플롭(250)은 코어 시프트 레지스터(220)의 최종 플립-플롭 이후에 제공되어, 클럭 신호 TCK 의 도달 시간의 차에 기인한 왜곡 문제가 발생되지 않게 한다. 이러한 것은 코어 TCB가 레이아웃 주변에서 스캐터됨에 따라 종종 필요하게 된다. 본 발명의 실시예에 있어서, 플립-플롭(250)은 시프트 레지스터(220)와 함께 신호 TRST를 통해 리셋된다.
코어 TCB는 바람직하게 도 2에 따른 구조를 가질 뿐만 아니라, 시스템 TCB도 역시 바람직하게 동일한 구조를 갖는다. 물론, 그러한 경우에 있어서 시프트 레지스터(220)는 시스템 시프트 레지스터가 되며, 시스템 TCB 는 체인의 끝에 있으므로, 출력 TCDO 및 네가티브 에지 트리거된 플립-플롭(250)은 요구되지 않는다. 다음으로, THLD는 신호 TRST를 통하여 시스템 시프트 레지스터를 리셋팅함으로써 초기값으로 두어진다. 이어서, 테스트 제어 데이터의 시프트에 의해서 THLD 는 다른 값으로 주어질 수 있다. 대안적으로, 시스템 TCB는 경계 스캔 테스트 표준에 적합한 IC를 제공하기 위하여, 시스템 TCB가 다르게 배치될 수 있다.
칩 설계자가 코어 TCB를 전혀 갖지 않거나 또는 상기 방식에 적합하지 않는 코어 TCB를 이미 갖고 있는 코어들을 결합하려는 경우, 상기 설계자는 기존의 코어 TCB와는 상관없이, 도 2에 따른 코어 TCB를 코어에 부가함으로써 이러한 문제를 해소할 수 있다. 기존의 코어 TCB는 부가된 코어 TCB에 의해 제어될 수 있다.
도 4는 본 발명에 따른 TCB 슬라이스를 도시한다. 도 2에 도시된 바와 같이, 코어 TCB는 매우 규칙적인 구조를 가지며, 소위 슬라이스라고 하는 큰 범위의 유사한 빌딩 블록들로 구성된다. 각각의 그러한 슬라이스(400)는 클럭 신호 TCK 제어하의 플립-플롭(410), 멀티플렉서(420), AND 포트(430) 및 일부 글루 로직(440)을 구비한다. 신호 THLD 는 체인(140)을 따라 데이터의 시프트를 인에이블하거나 플립-플롭(410)을 보유하도록 멀티플렉서(420)를 제어한다. 신호 THLD 는 또한 AND 포트(430)에 공급된다. 신호 TRST 의 제어하에서, 플립-플롭(410)은 초기 상태, 즉 0을 기억하는 상태로 두어질 수 있다. 신호 TMS 는 관련 코어의 테스트 모드 및 정규 모드 사이에 선택된다.
슬라이스(400)의 설명은 요구된 사이즈의 TCB 가 슬라이스들을 간단히 부가함으로써 이루어질 수 있게 되는 라이브러지의 일부가 될 수 있다. 앞서 제시된 바와 같이, 시스템 TCB는 코어 TCB와 실질적으로 동일한 구조를 갖는다. 시스템 TCB의 제 1 슬라이스는 THLD를 발생하는데 이용된다. 다른 슬라이스들은 다른 글로벌 테스트 신호들을 제어하는데 부가될 수 있다. 코어 및 시스템 TCB의 이러한 체계는 글로벌 테스트 제어 데이터가 시스템 TCB 에 의해서만 처리될 수 있고 코어에 특정되는 테스트 제어 데이터가 그 코어의 관련 TCB에 의해 배타적으로 처리될 수 있는 이점을 갖는다.
또한, 칩 설계자에게 그러한 코어 TCB들을 갖는 코어들이 제공될 경우, 칩 설계자는 대응하는 테스트 제어 데이터를 갖는 블랙 박스로서 각각의 코어를 처리할 수 있다. 칩 설계자는 코어가 테스트 가능한지의 여부를 확인할 필요가 없게 된다. 대안적으로, 칩 설계자는 이러한 구성에 따르지 않는 코어에 어쩌면 존재할 기존의 설계 고유 TCB를 제어하는 코어 TCB를 부가한다. 이어서 칩 디지이너는 RM 특정 코어 테스트의 세부사항을 검토하게 된다.
본 발명에 따른 집적 회로가 그 자신의 코어로서 테스트되는 경우, 테스트 부분이 관련되는한, 이러한 것은 시스템 TCB, 및 신호들 TRST, TCK 및 TMS를 발생하기위해 있을지 모를 전용 하드웨어를 제거함으로써 달성될 수 있다. 이러한 것은 일련의 저 레벨 코어 TCB들로 구성되는 새로운 고 레벨 코어 TCB로 유도된다.

Claims (4)

  1. 다수의 코어들을 구비하는 집적 회로로서, 각각의 코어는 그 테스트 모드에서 코어를 제어하는 각각의 코어 테스트 제어 블록(TCB)에 관련되고, 각각의 코어 TCB는 테스트 제어 데이터를 보유하는 코어 시프트 레지스터를 구비하며, 상기 코어 TCB들은 체인으로 직렬 연결되고, 각각의 코어 TCB는 상기 체인을 따라 상기 테스트 제어 데이터를 시프트하는 제 1 모드 및 상기 테스트 제어 데이터를 관련된 코어에 공급하는 제 2 모드를 구비하는, 상기 집적 회로에 있어서,
    상기 체인에는 시스템 TCB가 제공되고, 상기 시스템 TCB의 출력은 상기 시스템 TCB가 테스트 제어 데이터의 특정 세트를 수신할 때, 상기 제 1 및 제 2 모드 사이를 전환하기 위한 시스템 테스트 보유 신호를 상기 코어 TCB들에 제공하기 위해 상기 각각의 코어 TCB에 접속되는 것을 특징으로 하는 집적 회로.
  2. 제 1 항에 있어서, 상기 시스템 TCB는 체인의 끝에 위치되고, 상기 체인의 일부가 되는 시스템 시프트 레지스터를 구비하며, 상기 시스템 시프트 레지스터의 출력은 상기 시스템 TCB 출력을 제공하고, 상기 집적 회로는 상기 코어 시프트 레지스터들과 상기 시스템 시프트 레지스터를 초기 상태로 리셋하는 리셋 회로를 더 구비하는 것을 특징으로 하는 집적 회로.
  3. 제 1 항에 있어서, 각각의 코어 시프트 레지스터는 직렬 접속된 기억 소자들을 구비하며, 각각의 기억 소자의 입력에는 각 멀티플렉서가 제공되고, 상기 멀티플렉서의 제 1 입력은 테스트 제어 데이터를 상기 체인을 따라 시프트되게 하고, 상기 멀티플렉서의 제 2 입력은 기억 소자의 출력에 접속되며, 상기 멀티플렉서의 상태는 상기 시스템 테스트 보유 신호의 제어하에 있는 것을 특징으로 하는 집적 회로.
  4. 제 3 항에 있어서, 각각의 코어 TCB의 코어 시프트 레지스터는 관련 인에이블 회로를 통하여 관련 코어에 접속되며, 상기 인에이블 회로는 상기 인에이블 회로의 제 1 상태에서 사전설정된 신호들을 전달하고 상기 인에이블 회로의 제 2 상태에서 상기 코어 시프트 레지스터의 내용을 전달하는 출력들을 가지며, 상기 인에이블 회로의 상태는 상기 시스템 테스트 보유 신호의 제어하에 있는 것을 특징으로 하는 집적 회로.
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