JPH08181600A - レベルシフト回路 - Google Patents

Abstract

(57)【要約】 【目的】 論理ゲートにスイッチ回路とフィードバック
回路とを組合せて、面積の小さいレベルシフト回路を提
供する。 【構成】 低電圧動作回路に接続される入力信号端子１
０１と、高電圧動作回路に接続される出力信号端子１０
２と、入力部が入力信号端子１０１に接続され出力部が
出力信号端子１０２に接続され高電圧で動作する論理ゲ
ートであるＣＭＯＳインバータ１０５と、ＣＭＯＳイン
バータ１０５の出力がＬレベルのときにＣＭＯＳインバ
ータ１０５の入力部に高電圧を導入するフィードバック
回路１０２と、入力信号端子１０１とＣＭＯＳインバー
タ１０５の入力部との間に介設され入力信号端子１０１
への電流の逆流を阻止する機能を有するスイッチ回路１
０３とを備えている。低電圧動作するインバータを設け
る必要がないので、ＬＳＩのパターン面積を小さくする
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源電圧の異なる回路
を接続する際に使用するレベルシフト回路に関するもの
である。

【０００２】

【従来の技術】近年、電子機器の低消費電力化の要望に
伴いＬＳＩ内部回路の電源電圧が３Ｖやそれ以下の低い
電圧になってきている。それにともない、内部回路の電
源電圧が３Ｖで外部のＬＳＩが５Ｖ動作品で５Ｖ振幅の
入力が要求される場合等が生じ、３Ｖやそれ以下の振幅
を５Ｖ振幅に昇圧するレベルシフト回路が必要となる。

【０００３】従来のレベルシフト回路について説明す
る。

【０００４】図７は、従来のレベルシフト回路であり、
６０１は低電圧（例えば３Ｖ）動作回路からの入力信号
端子であり、６０２は高電圧（例えば５Ｖ）動作回路へ
の出力信号端子である。６２１は低電圧電源（例えば３
Ｖ）に接続される第１電源端子であり、６２２は高電圧
電源（例えば５Ｖ）に接続される第２電源端子である。
６０３及び６０４はＰチャネル型ＭＯＳトランジスタ
（以下Ｐｃｈトランジスタという）であって、該各Ｐｃ
ｈトランジスタ６０３，６０４のソースはいずれも第２
電源端子６２２に接続されている。６０５及び６０６は
Ｎチャネル型ＭＯＳトランジスタ（以下Ｎｃｈトランジ
スタ）であって、該各Ｎｃｈトランジスタ６０５，６０
６のソースは接地電源（０Ｖ）に接続されている。６０
７は低電圧（例えば３Ｖ）で動作するインバータであ
り、６０８及び６０９は回路の内部ノードである。

【０００５】以上のように構成されたレベルシフト回路
について、以下その動作について説明する。

【０００６】入力信号端子６０１にＬレベル（０Ｖ）か
らＨレベル（３Ｖ）に変化する信号が入力されると、こ
の信号がＮｃｈトランジスタ６０６のゲートに入力さ
れ、そのゲート−ソース間電圧が上昇し、同トランジス
タ６０６のオン抵抗が低下する。内部ノード６０９の電
位はＰｃｈトランジスタ６０４とＮｃｈトランジスタ６
０６の抵抗比で決まっているため、Ｎｃｈトランジスタ
６０６のオン抵抗の低下により内部ノード６０９の電位
は低下に転じる。

【０００７】一方、Ｎｃｈトランジスタ６０５のゲート
には、インバータ６０７を介して入力信号の反転信号が
入力されるため、そのゲート−ソース間電圧が低下し、
同トランジスタ６０５のオン抵抗が上昇する。内部ノー
ド６０８の電位もＰｃｈトランジスタ６０３とＮｃｈト
ランジスタ６０５の抵抗比で決まっており、Ｎｃｈトラ
ンジスタ６０５のオン抵抗の上昇により内部ノード６０
８の電位は上昇に転ずる。

【０００８】内部ノード６０９の電位低下により、Ｐｃ
ｈトランジスタ６０３のゲート−ソース間電圧が上昇
し、同トランジスタ６０３のオン抵抗が低下するため、
内部ノード６０８の電位は更に上昇する。また、内部ノ
ード６０８の電位上昇により、Ｐｃｈトランジスタ６０
４のゲート−ソース間電圧が低下し、同トランジスタ６
０４のオン抵抗が上昇するため、内部ノード６０９の電
位は更に下降する。

【０００９】そして、ついには、Ｐｃｈトランジスタ６
０４はオフ状態となり、内部ノード６０９の電位は０Ｖ
となる。また、Ｐｃｈトランジスタ６０３はオン状態と
なり、内部ノード６０８の電位は５Ｖとなる。これによ
り、出力信号端子６０２の電位は０Ｖとなる。

【００１０】また、入力信号端子６０１にＨレベル（３
Ｖ）からＬレベル（０Ｖ）に変化する信号を入力した時
は、上記と逆の動作となり、出力信号端子６０２は５Ｖ
となる。

【００１１】以上のような動作により、出力信号端子６
０２には入力端子６０１への入力信号の反転信号が現
れ、この反転信号の振幅は５Ｖとなる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来のレベルシフト回路の構成では、低電圧動作回路から
の入力信号の反転信号を生成する低電圧動作のインバー
タが必要となる。ＬＳＩ上に低電圧動作のインバータを
作るには、低電圧電源に接続したＮウェル内にＰｃｈト
ランジスタを配置しなければならず、そのＮウェルを別
個に作る分だけＬＳＩのパターン面積が大きくなってし
まうという問題があった。

【００１３】一方、高電圧電源に接続されるＮウェル内
に上記Ｐｃｈトランジスタを配置する方法も考えられる
が、この場合は、基板バイアス効果によりＰｃｈトラン
ジスタのドレイン電流が低下してしまうので、ゲート幅
の大きなトランジスタが必要となり、やはりＬＳＩのパ
ターン面積が大きくなってしまう。また、上記低電圧動
作のインバータに供給するための低電圧電源の配線が必
要であり、これによってもＬＳＩの面積を縮小するのが
困難であるという問題があった。

【００１４】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、消費電力が小さく、かつＬＳＩのパ
ターン面積の小さいレベルシフト回路を提供することに
ある。

【００１５】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明のレベルシフト回路は、低電圧動作回路か
ら高電圧動作の論理ゲートにＨレベルを入力した時、フ
ィードバック回路により上記論理ゲートの入力電位を高
電圧電源の電位まで引き上げ、同時に上記論理ゲートの
入力から低電圧動作回路への電流の逆流を防止するスイ
ッチ回路を備える構成である。

【００１６】具体的に請求項１の発明の発明の講じた手
段は、レベルシフト回路を、第１の電圧で動作する第１
の外部回路に接続される入力信号端子と、上記第１の電
圧よりも高い第２の電圧で動作する第２の外部回路に接
続される出力信号端子と、入力部が上記入力信号端子に
接続され出力部が上記出力信号端子に接続されて、上記
第２の電圧で動作する論理ゲートと、上記入力信号端子
と論理ゲートの入力部の少なくとも一部との間に介設さ
れ、上記入力信号端子の電位が上記第１の電圧よりも低
い所定電位以下のときにオンし、上記論理ゲートの入力
部の少なくとも一部の電位が上記所定電位を越えるとオ
フするスイッチ回路と、上記出力信号端子の電位状態に
応じて上記論理ゲートの入力部の電位を上記第２の電圧
に引き上げるフィードバック回路とを設ける構成とした
ものである。

【００１７】請求項２の発明の講じた手段は、請求項１
記載のレベルシフト回路において、上記フィードバック
回路を、第２の電圧の電源と上記論理ゲートの入力部と
の間に接続され、ゲートが上記論理ゲートの出力部に接
続されるＰチャネル型ＭＯＳトランジスタで構成したも
のである。

【００１８】請求項３の発明の講じた手段は、請求項１
又は２記載のレベルシフト回路において、上記論理ゲー
トを、上記第２の電圧の電源と接地電源との間で順に直
列接続されるＰチャネル型ＭＯＳトランジスタ及びＮチ
ャネル型ＭＯＳトランジスタを有するＣＭＯＳインバー
タとする。そして、ＣＭＯＳインバータのＰチャネル型
ＭＯＳトランジスタのドレインと上記Ｎチャネル型ＭＯ
Ｓトランジスタのドレインとに共通に上記出力信号端子
に接続する。さらに、上記論理ゲートの入力部を、上記
Ｐチャネル型ＭＯＳトランジスタのゲートと上記Ｎチャ
ネル型ＭＯＳトランジスタのゲートとで構成したもので
ある。

【００１９】請求項４の発明の講じた手段は、請求項３
記載のレベルシフト回路において、上記ＣＭＯＳインバ
ータのＰチャネル型ＭＯＳトランジスタのゲートを上記
スイッチ回路及び上記フィードバック回路に接続する一
方、上記ＣＭＯＳインバータのＮチャネル型ＭＯＳトラ
ンジスタのゲートを上記スイッチ回路とフィードバック
回路から切り離されて上記入力信号端子に接続したもの
である。

【００２０】請求項５の発明の講じた手段は、請求項
１，２，３又は４記載のレベルシフト回路において、上
記スイッチ回路として、上記入力信号端子−論理ゲート
間に介設され、ゲートが上記第１の電圧の電源に接続さ
れるスイッチングトランジスタを設けたものである。

【００２１】請求項６の発明の講じた手段は、請求項５
記載のレベルシフト回路において、上記スイッチ回路
に、上記入力信号端子と論理ゲートの入力部との間で上
記スイッチングトランジスタと直列に介設され、ゲート
が上記第２の電圧の電源に接続されるＮチャネル型ＭＯ
Ｓトランジスタをさらに設けたものである。

【００２２】請求項７の発明の講じた手段は、上記請求
項３または請求項４記載のレベルシフト回路において、
スイッチ回路に、上記スイッチングトランジスタのゲー
トと上記第１及び第２の電圧の電源の間に介設される２
つのＮチャネル型ＭＯＳトランジスタをさらに設け、上
記２つのＮチャネル型ＭＯＳトランジスタのソースはそ
れぞれ上記第１の電圧の電源と第２の電圧の電源とに接
続され、上記２つのＮチャネル型ＭＯＳトランジスタの
一方のゲートと他のソースとがそれぞれ互いに接続され
ているように構成したものである。

【００２３】

【作用】以上の構成によって、各請求項の発明では、下
記の作用が得られる。

【００２４】請求項１、２又は３の発明では、入力信号
端子からスイッチ回路を介して高電圧動作の論理ゲート
にＨレベルが入力されると、フィードバック回路により
上記論理ゲートの入力部の電位が第２の電圧と同じ電位
まで引き上げられる。同時に、スイッチ回路がオフ状態
となり、論理ゲートの入力部から入力信号端子への電流
の逆流が阻止されるので、入力信号端子からの信号の反
転信号を生成することなく、論理ゲートの出力部から第
２電圧の信号が出力される。したがって、低電圧動作の
インバータを配置する必要がないので、低電圧電源に接
続されるウェル領域を形成する必要がなくなり、ＬＳＩ
のパターン面積が低減される。

【００２５】請求項４の発明では，ＣＭＯＳインバータ
のＮｃｈＭＯＳトランジスタには入力信号端子から直接
第１の電圧の振幅を持つ入力信号が供給されるので、ス
イッチ回路のしきい値分だけＮｃｈＭＯＳトランジスタ
の電位が高くなる。したがって、その分ＣＭＯＳインバ
ータのスイッチング電圧を低く設定することが可能とな
り、ＣＭＯＳトランジスタのＮｃｈトランジスタの寸法
の縮小が可能となる。また、ＣＭＯＳインバータのＮｃ
ｈＭＯＳトランジスタのゲートに入力信号端子から直接
入力信号が印加されることで、ＮｃｈＭＯＳトランジス
タのターンオフ時間が短くなり、動作速度が向上する。

【００２６】請求項５の発明では、スイッチングトラン
ジスタのソース・ドレインの電位が第１の電圧からスイ
ッチングトランジスタのしきい値を差し引いた値である
所定値よりも低くなると、スイッチングトランジスタが
オンとなる。一方、スイッチングトランジスタの論理ゲ
ートのソース・ドレインの電位が上記所定値よりも高く
なると、スイッチングトランジスタがオフとなる。した
がって、論理ゲートの入力部の電位が高電圧である第２
の電圧に上昇したときでも、低電圧側の入力信号端子に
電流が逆流することがなく、レベルシフト回路の円滑な
動作が維持されることになる。

【００２７】請求項６の発明では、第２の電圧の供給が
オフ状態で入力信号端子の電位がＨレベルのときでも、
スイッチ回路に付加されたＮチャネルＭＯＳトランジス
タがオフとなるので、入力信号端子側から高電圧電源へ
の電流の流入が阻止される。

【００２８】請求項７の発明では、第２の電圧の供給が
オフ状態で入力信号端子の電位がＨレベルのときでも、
スイッチ回路に付加された２つのＮチャネルＭＯＳトラ
ンジスタの動作によってスイッチングトランジスタがオ
フとなるので、入力端子側から高電圧電源への電流の流
入が阻止される。しかも、２つのＮチャネルＭＯＳトラ
ンジスタはいずれもスイッチングトランジスタと直列に
接続されてはいないので、抵抗として機能することはな
く、高速動作が維持される。

【００２９】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。

【００３０】（第１実施例）図１は本発明の第１実施例
におけるレベルシフト回路の回路図である。

【００３１】同図において、１０１は低電圧（例えば３
Ｖ）動作回路からの入力信号端子であり、１０２は高電
圧（例えば５Ｖ）動作回路への出力信号端子である。１
２１は低電圧電源（例えば３Ｖ）に接続される第１電源
端子であり、１２２は高電圧電源（例えば５Ｖ）に接続
される第２電源端子である。そして、上記各端子間に
は、スイッチ回路１０３と、フィードバック回路１０４
と、論理ゲートとして機能するＣＭＯＳインバータ１０
５とが配設されている。

【００３２】上記スイッチ回路１０３内には、Ｎｃｈト
ランジスタであるスイッチングトランジスタ１０９が配
設されている。該スイッチングトランジスタ１０９は、
上記第１電源端子１２１を介して低電圧電源に接続され
るゲートと、上記入力信号端子に接続されるソースと、
上記ＣＭＯＳインバータ１０５に接続されるドレインと
からなる。つまり、スイッチングトランジスタ１０９の
閾値電圧をＶｔｎとすると、ソース又はドレインの電位
が（３−Ｖｔｎ）以上の時に、スイッチングトランジス
タ１０９がオフ状態となる。

【００３３】上記フィードバック回路１０４内には、Ｐ
ｃｈトランジスタ１０６が配置されている。該Ｐｃｈト
ランジスタ１０６は、出力信号端子１０２に接続される
ゲートと、第２電源端子１２２に接続されるソースと、
ＣＭＯＳインバータ１０５に接続されるドレインとから
なる。つまり、Ｐｃｈトランジスタ１０６の閾値電圧を
Ｖｔｐとすると、ゲートの電位が（５−｜Ｖｔｐ｜）の
ときに、ドレインの電位が５Ｖに引き上げられる。

【００３４】上記ＣＭＯＳインバータ１０５には、上記
第２電源端子１２２と接地電源との間に直列に接続され
るＰｃｈトランジスタ１０７及びＮｃｈトランジスタ１
０８が配設されている。Ｐｃｈトランジスタ１０７は、
スイッチ回路１０３のスイッチングトランジスタ１０９
のドレインに接続されるゲートと、第２電源端子１２２
を介して高電圧電源に接続されるソースと、出力信号端
子１０２に接続されるドレインとからなり、出力振幅は
５Ｖである。Ｎｃｈトランジスタ１０８は、スイッチ回
路１０３のスイッチングトランジスタ１０９のドレイン
に接続されるゲートと、接地電源に接続されるソース
と、出力信号端子１０２に接続されるドレインとからな
る。

【００３５】また、１２０は上記スイッチ回路１０３と
ＣＭＯＳインバータ１０５間の回路間の中間ノードであ
る。

【００３６】以上のように構成されたレベルシフト回路
について、以下、図１を参照しながらその動作を説明す
る。

【００３７】（１） 入力信号端子１０１にＬレベル
（０Ｖ）からＨレベル（３Ｖ）に変化する信号が入力さ
れた場合 スイッチングトランジスタ１０９はソース又はドレイン
の電位が（３−Ｖｔｎ）以上になるとオフ状態となるの
で、中間ノード１２０の電位は（３−Ｖｔｎ）まで上昇
する。したがって、ＣＭＯＳインバータ１０５のスイッ
チング電圧を（３−Ｖｔｎ）より低くしておくことによ
り、ＣＭＯＳインバータ１０５からインバータ動作によ
りＬレベルが出力される。ただし、この段階ではＰｃｈ
トランジスタ１０７、Ｎｃｈトランジスタ１０８が両方
オン状態であるため、ＣＭＯＳインバータ１０５の出力
電圧は０Ｖにはなっていない。

【００３８】次に、Ｐｃｈトランジスタ１０６がオン状
態になるため、中間ノード１２０の電位は更に上昇し、
５Ｖに達する。中間ノード１２０の電位が５Ｖになると
Ｐｃｈトランジスタ１０７はオフ状態となるので、ＣＭ
ＯＳインバータ１０５の出力レベルは０Ｖになり、出力
信号端子１０２の電位は０Ｖとなる。

【００３９】（２） 入力信号端子１０１にＨレベル
（３Ｖ）からＬレベル（０Ｖ）に変化する信号が入力さ
れた場合 スイッチングトランジスタ１０９はソースの電位が０Ｖ
となるためオン状態となり、中間ノード１２０の電位は
低下する。中間ノード１２０の電位をＶ120 、スイッチ
ングトランジスタ１０９のオン抵抗をＲ109 、Ｐｃｈト
ランジスタ１０６のオン抵抗をＲ106 とすると、中間ノ
ード電位Ｖ120 は、下記式 Ｖ120 ＝５＊Ｒ109 ／（Ｒ109 ＋Ｒ106 ） で決定される。従って、スイッチングトランジスタ１０
９のオン抵抗Ｒ109 をＰｃｈトランジスタ１０６のオン
抵抗Ｒ106 に対して十分低く設定しておくことにより、
中間ノード電位Ｖ120 はＣＭＯＳインバータ１０５のス
イッチング電圧以下となり、ＣＭＯＳインバータ１０５
からインバータ動作によりＨレベルが出力される。ただ
し、この段階ではＰｃｈトランジスタ１０７、Ｎｃｈト
ランジスタ１０８が両方オン状態であるため、ＣＭＯＳ
インバータ１０５の出力電圧は５Ｖにはなっていない。

【００４０】その後、Ｐｃｈトランジスタ１０６のゲー
ト電位が低下して抵抗Ｒ106 が大きくなると、中間ノー
ド電位Ｖ120 が一層低下し、ＣＭＯＳインバータ１０５
の出力電圧が一層５Ｖに近付くように作用する。そし
て、ＣＭＯＳインバータ１０５の出力電圧が（５−｜Ｖ
ｔｐ｜）以上になると、Ｐｃｈトランジスタ１０６がオ
フ状態となるので、中間ノード１２０の電位は０Ｖとな
り、ＣＭＯＳインバータ１０５の出力電圧は５Ｖとな
る。すなわち、出力信号端子１０２の電位は５Ｖとな
り、Ｈレベルが出力される。

【００４１】以上のように、本実施例によれば、出力信
号端子１０２には入力信号端子１０１の反転信号が現
れ、その振幅は５Ｖとなり、レベルシフト動作を行う。
しかも、従来例のように低電圧動作回路からの入力信号
の反転信号を生成する必要がないので、低電圧動作のイ
ンバータは必要ない。従って、低電圧電源に接続される
Ｎウェルを形成する必要もないため、ＬＳＩのパターン
面積を小さくすることができる。また、低電圧電源から
の配線についても、スイッチングトランジスタ１０９の
ゲートには低電圧電源の電位を与えるだけで電流を流す
必要がないので、低電圧電源の配線は最小線幅でよく、
これによってもＬＳＩのパターン面積を低減することが
できる。さらに、トランジスタの個数についても、従来
例でのトランジスタの個数が６個であるのに対して、本
発明の本実施例では４個と少なくすることができるの
で、ＬＳＩのパターン面積は極めて小さくなる。

【００４２】（第２実施例）次に、第２実施例につい
て、図２を参照しながら説明する。図２は本発明の第２
実施例におけるレベルシフト回路の回路図である。

【００４３】本実施例のレベルシフト回路では、上記図
１に示す第１実施例のレベルシフト回路と異なり、Ｎｃ
ｈトランジスタ１０８のゲートが、スイッチ回路１０３
及びフィードバック回路１０４と切り離されて、直接、
低電圧動作回路からの入力信号端子１０１に接続されて
いる。

【００４４】その他の構成は図１に示すレベルシフト回
路の構成と同様であり、図１と同一の機能を有するもの
には同一の符号を付してその詳細な説明を省略する。

【００４５】以上のように構成されたレベルシフト回路
について、以下、図２を参照しながら、その動作を説明
する。

【００４６】（１） 入力信号端子１０１にＬレベル
（０Ｖ）からＨレベル（３Ｖ）に変化する信号が入力さ
れた場合 スイッチングトランジスタ１０９はソース又はドレイン
の電位が（３−Ｖｔｎ）以上になるとオフ状態となるの
で、中間ノード１２０の電位は（３−Ｖｔｎ）まで上昇
する。この時、ＣＭＯＳインバータ１０５においては、
Ｐｃｈトランジスタ１０７のゲート電位は（３−Ｖｔ
ｎ）であるが、Ｎｃｈトランジスタ１０８のゲートは直
接入力信号端子１０１に接続されているので電位は３Ｖ
である。したがって、Ｎｃｈトランジスタ１０８がオン
となり、出力信号端子１０２には低レベルが出力され
る。

【００４７】（２） 入力信号端子１０１にＨレベル
（３Ｖ）からＬレベル（０Ｖ）に変化する信号が入力さ
れた場合 Ｐｃｈトランジスタ１０７もＮｃｈトランジスタ１０８
も、ゲート電圧はともに０Ｖとなるので、第１実施例と
同じ動作となる。

【００４８】以上のように、本実施例においては、上記
第１実施例と同様に、入力信号の反転信号を生成する必
要がないので、低電圧動作のインバータは必要ない。従
って、低電圧電源に接続したＮウェルも必要ないため、
ＬＳＩのパターン面積を小さくすることができる。ま
た、低電圧電源の配線についても、スイッチングトラン
ジスタ１０９のゲートには低電圧電源の電位を与えるだ
けで電流を流す必要がないので、低電圧電源の配線は最
小線幅でよく、これによってもＬＳＩのパターン面積を
小さくできる。トランジスタの個数についても、従来例
でのトランジスタの個数が６個であるのに対して、本発
明の本実施例では４個と少なくすることができる。

【００４９】加えて、本実施例では、Ｎｃｈトランジス
タ１０８のゲートが入力信号端子１０１に直接接続され
ているので、第１実施例と比べて、ゲート電位はＶｔｎ
だけ高い。このため、上記（１）の動作において、Ｎｃ
ｈトランジスタ１０８のドレイン電流が増加し、結果と
して、ＣＭＯＳインバータ１０５のスイッチング電圧を
低くしやすい。すなわち、第１実施例と同じスイッチン
グレベルを得るのに、Ｎｃｈトランジスタ１０８のゲー
ト幅が小さくてすみ、ＬＳＩのパターン面積を小さくす
ることができる。また、Ｎｃｈトランジスタ１０８のゲ
ート電圧はスイッチングトランジスタ１０９のしきい値
Ｖｔｎの影響を受けないため、製造ばらつきに対して、
動作範囲を広くできる。

【００５０】また、第２実施例では、Ｎｃｈトランジス
タ１０８のゲートには、抵抗となるスイッチングトラン
ジスタ１０９を介することなく入力信号が印加されるの
で、上記（２）の動作において、Ｎｃｈトランジスタ１
０８がオフ状態になるのに必要な時間が短くて済む。従
って、レベルシフト回路の動作速度としては、第２実施
例のほうが第１実施例より速い。

【００５１】（第３実施例）次に、第３実施例につい
て、図３を参照しながら説明する。図３は、第３実施例
におけるレベルシフト回路の回路図である。

【００５２】本実施例では、上記図１の構成に加え、入
力信号端子１０１とスイッチングトランジスタ１０９と
の間に、ゲートが第２電源端子１２２を介して高電圧電
源に接続されるＮｃｈトランジスタ１１０が介設されて
いる。

【００５３】その他の構成は上記第１図に示すレベルシ
フト回路の構成と同じであり、図１と同一の機能を有す
るものには同一の符号を付してその詳細な説明を省略す
る。

【００５４】以上のように構成されたレベルシフト回路
について、以下、図３を参照しながらその動作を説明す
る。ただし、本実施例における動作は、上記第１実施例
における動作と略同様であるので、上記第１実施例と異
なる点のみ説明する。

【００５５】各電源端子１２１，１２２から低電圧並び
に高電圧が供給されているときは、Ｎｃｈトランジスタ
１１０は等価的に抵抗として働くので、動作は第１実施
例と同様である。しかし、高電圧が供給されなくなり０
Ｖとなった時、第１実施例では低電圧動作回路からのＨ
レベル（３Ｖ）の信号が、Ｐｃｈトランジスタ１０７を
通して高電圧電源へ流れ込んでしまう虞れがある。これ
に対して、第３実施例においては、高電圧が供給されな
くなり０Ｖとなった時は、Ｎｃｈトランジスタ１１０が
オフ状態となる。このため、入力信号端子１０１は高イ
ンピーダンス状態であり、低電圧動作回路から高電圧電
源への電流の流入を防止できる。

【００５６】以上のように、本実施例においては、上記
第１実施例と同様に、入力信号の反転信号を生成する必
要がなく、ＬＳＩのパターン面積を小さくすることがで
きる。低電圧電源の配線が最小線幅でよいのも同様であ
る。更に、本実施例では、高電圧電源からの供給電圧が
０Ｖとなった時でも、低電圧動作回路から高電圧電源へ
の電流の流入を防止できる特長を有する。

【００５７】なお、本実施例では、高電圧電源に接続さ
れるゲートを有するＮｃｈトランジスタ１１０を、入力
信号端子１０１とスイッチングトランジスタ１０９との
間に介設した構成となっているが、スイッチングトラン
ジスタ１０９とＣＭＯＳインバータ１０５の間にＮｃｈ
トランジスタを介設する構成としてもよい。

【００５８】（第４実施例）次に、第４実施例につい
て、図４を参照しながら説明する。図４は第４実施例に
おけるレベルシフト回路の回路図である。

【００５９】本実施例では、上記図１に示す構成と異な
り、スイッチングトランジスタ１０９のゲートと第１電
源端子１２１との間にＮｃｈトランジスタ１１１が、ス
イッチングトランジスタ１０９のゲートと第２電源端子
１２２との間にＮｃｈトランジスタ１１２がそれぞれ介
設されている。上記各トランジスタ１１１，１１２のド
レインがスイッチングトランジスタ１０９のゲートに接
続され、Ｎｃｈトランジスタ１１１のソースは第１電源
端子１２１に、Ｎｃｈトランジスタ１１２のソースは第
２電源端子１２２にそれぞれ接続されている。また、Ｎ
ｃｈトランジスタ１１１のゲートはＮｃｈトランジスタ
１１２のソースに、Ｎｃｈトランジスタ１１２のゲート
はＮｃｈトランジスタ１１１のソースにそれぞれ接続さ
れている。

【００６０】その他の構成は、上記図１に示す構成と同
じであり、図１と同一の機能を有するものには同一の符
号を付してその詳細な説明を省略する。

【００６１】以上のように構成されたレベルシフト回路
について、以下、図４を参照しながらその動作を説明す
る。ただし、本実施例における基本的な動作は上記第１
実施例の動作と略同じであるので、第１実施例の動作と
異なる部分のみ説明する。

【００６２】各端子１２１，１２２を介して低電圧電源
から３Ｖが供給され、高電圧電源から５Ｖが供給されて
いる時は、Ｎｃｈトランジスタ１１１のゲートの電位が
５Ｖであり、Ｎｃｈトランジスタ１１１はオン状態であ
る。この時、Ｎｃｈトランジスタ１１２において、ソー
スの電位は５Ｖであり、ゲートの電位は３Ｖであるが、
ドレインの電位はＮｃｈトランジスタ１１１の作用によ
り３Ｖであり、オフ状態である。Ｎｃｈトランジスタ１
１１がオン状態であることにより、スイッチングトラン
ジスタ１０９のゲートには３Ｖが印加される。従って、
この状態においては、第４実施例におけるレベルシフト
回路の動作については、第１実施例と同様である。しか
し、高電圧が供給されなくなり０Ｖになると、Ｎｃｈト
ランジスタ１１１のゲートの電位が０Ｖとなり、Ｎｃｈ
トランジスタ１１１はオフ状態となる。一方、Ｎｃｈト
ランジスタ１１２のソースの電位が０Ｖに、ゲートの電
位が３Ｖとなり、Ｎｃｈトランジスタ１１２はオン状態
となる。この作用により、スイッチングトランジスタ１
０９のゲートの電位が０Ｖとなり、スイッチングトラン
ジスタ１０９はオフ状態となる。このため、入力信号端
子１０１は高インピーダンス状態となり、低電圧動作回
路から高電圧電源への電流の流入を防止することができ
る。

【００６３】以上のように、本実施例においては、上記
第１実施例と同様に、入力信号の反転信号を生成する必
要がなく、ＬＳＩのパターン面積を小さくすることがで
きる。低電圧電源の配線が最小線幅でよいのも同様であ
る。更に、本実施例では、高電圧電源からの供給電圧が
０Ｖとなった時でも、低電圧動作回路から高電圧電源へ
の電流の流入を防止できる特長を有する。更に加えて、
第４実施例のように、入力信号端子１０１とスイッチン
グトランジスタ１０９の間に、Ｎｃｈトランジスタ１１
０を挿入しないので、入力信号端子１０１と中間ノード
１２０間の抵抗を小さくすることができ、高速動作が可
能である。

【００６４】（第５実施例）次に、第５実施例につい
て、図５を参照しながら説明する。図５は第５実施例に
おけるレベルシフト回路の回路図である。

【００６５】本実施例におけるレベルシフト回路の構成
は、図２に示すレベルシフト回路の構成に加え、上記第
３実施例と同様に、スイッチ回路１０３のスイッチング
トランジスタ１０９と入力信号端子１０１との間に、Ｎ
ｃｈトランジスタ１１０が介設されている。

【００６６】本実施例においても、高電圧電源からの供
給電圧が０Ｖとなった時でも、Ｎｃｈトランジスタ１１
０がオフ状態となるので、入力信号端子１０１は高イン
ピーダンス状態であり、低電圧動作回路から高電圧電源
への電流の流入を防止できる。

【００６７】また、第３実施例と比べて、Ｎｃｈトラン
ジスタ１０８のゲート電位はＶｔｎだけ高く、このた
め、Ｎｃｈトランジスタ１０８のドレイン電流が増加
し、結果として、ＣＭＯＳインバータ１０５のスイッチ
ング電圧を低くしやすいという第２実施例と同様の効果
を有する。

【００６８】なお、上記Ｎｃｈトランジスタ１１０は、
スイッチングトランジスタ１０９とＣＭＯＳインバータ
１０５との間に介設してもよいことはいうまでもない。

【００６９】（第６実施例）次に、第６実施例につい
て、図６を参照しながら説明する。図６は、第６実施例
におけるレベルシフト回路の回路図である。

【００７０】本実施例におけるレベルシフト回路は、上
記図２に示す第２実施例のレベルシフト回路の構成に加
え、上記第４実施例と同様に、スイッチングトランジス
タ１０９と各電源端子１２１，１２２との間にそれぞれ
Ｎｃｈトランジスタ１１１，１１２が介設されている。

【００７１】本実施例では、上記第２実施例と第４実施
例との効果が併せて得られる。

【００７２】

【発明の効果】請求項１、２又は３の発明によれば、Ｌ
ＳＩのパターン面積の低減を図ることができる。

【００７３】請求項４の発明によれば，ＬＳＩの面積の
低減と動作速度の向上とを図ることができる。

【００７４】請求項５の発明によれば、スイッチングト
ランジスタのオン・オフ特性を利用してレベルシフト回
路の円滑な動作を実現することができる。

【００７５】請求項６の発明によれば、第２の電圧の供
給がオフ状態のときにおける入力端子側から論理ゲート
の入力部への電流の流入を防止することができる。

【００７６】請求項７の発明によれば、高速動作を維持
しながら、第２の電圧の供給がオフ状態のときにおける
入力端子側から論理ゲートの入力部への電流の流入を防
止することができる。

【図面の簡単な説明】

【図１】第１実施例におけるレベルシフト回路の構成を
示す電気回路図である。

【図２】第２実施例におけるレベルシフト回路の構成を
示す電気回路図である。

【図３】第３実施例におけるレベルシフト回路の構成を
示す電気回路図である。

【図４】第４実施例におけるレベルシフト回路の構成を
示す電気回路図である。

【図５】第５実施例におけるレベルシフト回路の構成を
示す電気回路図である。

【図６】第６実施例におけるレベルシフト回路の構成を
示す電気回路図である。

【図７】従来のレベルシフト回路の構成を示す電気回路
図である。

【符号の説明】

１０１ 入力信号端子 １０２ 出力信号端子 １０３ スイッチ回路 １０４ フィードバック回路 １０５ ＣＭＯＳインバータ １０６ Ｐｃｈトランジスタ １０７ Ｐｃｈトランジスタ １０８ Ｎｃｈトランジスタ １０９ スイッチングトランジスタ １２０ 中間ノード １２１ 第１電源端子 １２２ 第２電源端子 ６０１ 入力信号端子 ６０２ 出力信号端子 ６０３ Ｐｃｈトランジスタ ６０４ Ｐｃｈトランジスタ ６０５ Ｎｃｈトランジスタ ６０６ Ｎｃｈトランジスタ ６０７ 低電圧動作インバータ ６０８ 内部ノード ６０９ 内部ノード ６２１ 第１電源端子 ６２２ 第２電源端子

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１の電圧で動作する第１の外部回路に
   接続される入力信号端子と、 上記第１の電圧よりも高い第２の電圧で動作する第２の
   外部回路に接続される出力信号端子と、 入力部が上記入力信号端子に接続され出力部が上記出力
   信号端子に接続されて、上記第２の電圧で動作する論理
   ゲートと、 上記入力信号端子と論理ゲートの入力部の少なくとも一
   部との間に介設され、上記入力信号端子の電位が上記第
   １の電圧よりも低い所定電位以下のときにオンし、上記
   論理ゲートの入力部の少なくとも一部の電位が上記所定
   電位を越えるとオフするスイッチ回路と、 上記出力信号端子の電位状態に応じて上記論理ゲートの
   入力部の電位を上記第２の電圧に引き上げるフィードバ
   ック回路とを備えたことを特徴とするレベルシフト回
   路。
2. 【請求項２】 請求項１記載のレベルシフト回路におい
   て、 上記フィードバック回路は、 第２の電圧の電源と上記論理ゲートの入力部との間に接
   続され、ゲートが上記論理ゲートの出力部に接続される
   Ｐチャネル型ＭＯＳトランジスタであることを特徴とす
   るレベルシフト回路。
3. 【請求項３】 請求項１又は２記載のレベルシフト回路
   において、 上記論理ゲートは、上記第２の電圧の電源と接地電源と
   の間で順に直列接続されるＰチャネル型ＭＯＳトランジ
   スタ及びＮチャネル型ＭＯＳトランジスタを有するＣＭ
   ＯＳインバータであり、 上記ＣＭＯＳインバータのＰチャネル型ＭＯＳトランジ
   スタのドレインと上記Ｎチャネル型ＭＯＳトランジスタ
   のドレインとに共通に上記出力信号端子が接続され、 上記論理ゲートの入力部は、上記Ｐチャネル型ＭＯＳト
   ランジスタのゲートと上記Ｎチャネル型ＭＯＳトランジ
   スタのゲートとで構成されていることを特徴とするレベ
   ルシフト回路。
4. 【請求項４】 請求項３記載のレベルシフト回路におい
   て、 上記ＣＭＯＳインバータのＰチャネル型ＭＯＳトランジ
   スタのゲートは上記スイッチ回路及び上記フィードバッ
   ク回路に接続される一方、上記ＣＭＯＳインバータのＮ
   チャネル型ＭＯＳトランジスタのゲートは上記スイッチ
   回路とフィードバック回路から切り離されて上記入力信
   号端子に接続されていることを特徴とするレベルシフト
   回路。
5. 【請求項５】 請求項１，２，３又は４記載のレベルシ
   フト回路において、 上記スイッチ回路は、 上記入力信号端子−論理ゲート間に介設され、ゲートが
   上記第１の電圧の電源に接続されるスイッチングトラン
   ジスタを有することを特徴とするレベルシフト回路。
6. 【請求項６】 請求項５記載のレベルシフト回路におい
   て、 上記スイッチ回路は、 上記入力信号端子と論理ゲートの入力部との間で上記ス
   イッチングトランジスタと直列に介設され、ゲートが上
   記第２の電圧の電源に接続されるＮチャネル型ＭＯＳト
   ランジスタをさらに備えることを特徴とするレベルシフ
   ト回路。
7. 【請求項７】 請求項５記載のレベルシフト回路におい
   て、 上記スイッチ回路は、 上記上記スイッチングトランジスタのゲートと上記第１
   及び第２の電圧の電源の間に介設される２つのＮチャネ
   ル型ＭＯＳトランジスタをさらに備え、 上記２つのＮチャネル型ＭＯＳトランジスタのソースは
   それぞれ上記第１の電圧の電源と第２の電圧の電源とに
   接続され、上記２つのＮチャネル型ＭＯＳトランジスタ
   の一方のゲートと他のソースとがそれぞれ互いに接続さ
   れていることを特徴とするレベルシフト回路。