JPH0516188B2 - - Google Patents

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JPH0516188B2
JPH0516188B2 JP58125290A JP12529083A JPH0516188B2 JP H0516188 B2 JPH0516188 B2 JP H0516188B2 JP 58125290 A JP58125290 A JP 58125290A JP 12529083 A JP12529083 A JP 12529083A JP H0516188 B2 JPH0516188 B2 JP H0516188B2
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channel
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    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 発明の技術分野 本発明は、マスタ・スライス方式を適用して製
造される大規模集積回路装置（LSI）を構成する
為のゲート・アレイの改良に関する。
従来技術と問題点 マスタ・スライス方式は、一つの半導体チツプ
中に複数のトランジスタや抵抗からなる基本セル
を予め大量に形成したゲート・アレイを作製して
おき、必要品種に応じて配線マスクを作製し、そ
の配線マスクを用いてトランジスタや抵抗間を接
続する加工を施して所望の動作をするLSIを完成
させるものである。
第１図はマスタ・スライス方式を適用して形成
した一般的なゲート・アレイのパターンを表わす
要部平面図である。
図から判るように、チツプの周辺部にパツド
PDの領域と入力／出力（Ｉ／Ｏ）用セルIOCの
為のバルク・パターンの領域とが存在し、その内
側に基本セルを縦方向に連ねて形成した基本セル
列BL１，BL２……BLnが間隔をおいて並べられ
ている。尚、基本セル列間は配線領域となる。
第２図は前記基本セル列を構成している基本セ
ルの要部等価回路図である。
図に於いて、QP１及びQP２はｐチヤネル・ト
ランジスタ、QN１及びQN２はｎチヤネル・ト
ランジスタをそれぞれ示している。
第３図は第２図に示した基本セルの回路構成を
具現化した所謂バルク・パターンを表わす要部平
面図であり、第１図に関して説明した部分と同部
分は同記号で指示してある。
図に於いて、１はｐ型不純物拡散領域、２はｎ
型不純物拡散領域、３Ｇ１及び３Ｇ２は多結晶シ
リコン・ゲート電極、４CNはｎ型基板コンタク
ト・パターン、４CPはｐ型基板コンタクト・パ
ターンをそれぞれ示している。尚、ｐ型不純物拡
散領域１はｐチヤネル・トランジスタQP１及び
QP２のソース領域或いはドレイン領域を構成す
るものであり、そして、ｎ型不純物拡散領域２は
ｎチヤネル・トランジスタQN１及びQN２のソ
ース領域或いはドレイン領域を構成するものであ
る。
さて、前記説明した基本セルを用いて回路を構
成するには、第４図に見られるように、或る基本
セル列BLに於いて縦に並ぶ基本セルBCのうちの
所要個を以て記号UCで指示してあるユニツト・
セルと呼ばれる小規模な回路、例えば２入力
NAND、２入力NOR、フリツプ・フロツプ回路
などを構成し、それ等を基本セル列間に在る配線
領域にアルミニウム（Al）配線を２層に亙り形
成すること依り接続して完成するものである。
前記したように、基本セル列間に在る配線領域
にAl配線を形成する場合には、基本セル列の長
手方向（縦方向）に沿う方向には第１層目のAl
配線を、それに直交する方向（横方向）には第２
層目のAl配線をそれぞれ形成するようにし、そ
して、配線が折れ曲るような場合には第１層目
Al配線と第２層目Al配線とのコンタクト・ホー
ルを使用する。
このように、第１層目Al配線と第２層目Al配
線とを利用して形成される配線は、一定間隔で区
切られた仮想の格子上に在るようにしている。
第５図は前記配線を構成を説明する為の要部平
面図であり、第１図乃至第４図に関して説明した
部分と同部分は同記号で指示してある。
図に於いて、LAは第１層目のAl配線、LBは
第２層目のAl配線、NBは第２層目のAl配線LB
と第１層目のAl配線LAとのコンタクト部分（二
重丸：◎）をそれぞれ示している。
図では、基本セル列Ｂ１及びBL２間に格子状
の線が見られる。然し乍ら、これは仮想のもので
あつて、実際に存在するわけではない。この仮想
の格子状態が縦方向に９本あると考えた場合、第
１層目のAl配線LAは９本形成することができる
ことを意味し、その場合、基本セル列の間が９チ
ヤネルあると称している。尚、これは横方向につ
いても全く同様である。
ところで、前記したような従来技術に依つた場
合、基本セル列間の配線領域に形成される配線が
邪魔になつて、横方向にユニツト・セルを延伸、
即ち、複数の基本セル列に亙りユニツト・セルを
形成することが困難である。従つて、どうしても
第４図に見られるように縦長のユニツト・セルに
ならざるを得ないが、若し、ユニツト・セルとし
て縦方向のみならず横方向にも大きさの自由度を
持たせることができればLSIの構成が極めて容易
になる。
発明の目的 本発明は、マスタ・スライス方式を適用して製
造されるLSIを構成する為のゲート・アレイとし
て、ユニツト・セルの形状を他の配線に影響を与
えることなく縦方向及び横方向に自由に延伸させ
得るようにし、しかも、場合に依つてはユニツ
ト・セルに於ける遅延時間を小さくすることが可
能であるようにするものである。
発明の構成 本発明のゲート・アレイでは、ソース領域或い
はドレイン領域を共有しゲート長が縦方向になる
ように配設された２個のｐチヤネル・トランジス
タからなるｐチヤネル・トランジスタ領域及びソ
ース領域或いはドレイン領域を共有しゲート長が
縦方向になるように配設された２個のｎチヤネ
ル・トランジスタからなるｎチヤネル・トランジ
スタ領域を有し且つ前記２個ずつのｐチヤネル・
トランジスタ及びｎチヤネル・トランジスタのう
ち１個のｐチヤネル・トランジスタと１個のｎチ
ヤネル・トランジスタの各ゲートを共通接続する
と共に残りのｐチヤネル・トランジスタ及びｎチ
ヤネル・トランジスタの各ゲートを共通接続して
なる通常型基本セルを前記ｐチヤネル・トランジ
スタ領域とｎチヤネル・トランジスタ領域が横方
向に並ぶ状態にして縦長に配設することに依り構
成された基本セル列が間隔をおいて配列され、該
間隔内には前記基本セルと同じ構成を有し各トラ
ンジスタのゲート幅方向に延伸されて前記通常型
基本セルよりも大型化された基本セルを前記通常
型基本セルと対応づけて同じく縦長に配設するこ
とに依り構成された大型基本セル列が配列された
構造を採つている。これに依り、基本セルを接続
してユニツト・セルを構成する場合には、縦方向
は勿論のこと、横方向にも自由に展張することが
可能となり、LSIを製造する際の自由度は飛躍的
に増大し、また、前記大型基本セルをユニツト・
セル内で出力側に多数の負荷が接続されている回
路に適用するとユニツト・セル全体の遅延時間は
小さくすることができる。
発明の実施例 第６図は本発明一実施例のバルク・パターンの
要部平面図であり、第１図乃至第５図に関して説
明した部分と同部分は同記号で指示してある。
図から明らかなように、通常型の基本セル列
BL１とBL２との間の配線領域にはゲート幅方向
に伸長して大型化した基本セルからなる大型基本
セル列BLLが配列されている。
この大型基本セル列BLLを構成する大型基本
セルの構造は第３図に示した通常型の基本セルと
同じてあり、唯、ゲート幅方向に引き伸ばされて
いるだけである。従つて、ゲート長方向の寸法は
通常型の基本セルと変らない。
第７図は第６図に見られるゲート・アレイを用
いて構成したインバータ回路の要部等価回路図で
ある。
図に於いて、INV１，INV２，INV３はイン
バータ、Ａは入力信号、Ｘは出力信号をそれぞれ
表わしている。
第８図は第７図に示した回路構成を具現化した
バルク・パターンを表わす要部平面図であり、第
１図乃至第７図に関して説明した部分と同部分は
同記号で指示してある。
図に於いて、BC１は通常型基本セル列BL１に
属する基本セル、BC２は通常型基本セル列BL２
に属する基本セル、BCLは大型基本セル列BLL
に属する基本セル、NAは第１層目のAl配線LA
と半導体基板とのコンタクト部分（白丸：○）、
Ｒ１，Ｒ２，Ｒ３はインバータ回路を構成する為
のAl配設LAが存在する領域をそれぞれ表わして
いる。
第８図から明らかなように、この回路には第１
層目のAl配線LAが全く形成されていない部分が
存在する。即ち、領域Ｒ１とＲ２の間の領域Ｓ
１、領域Ｒ２とＲ３との間の領域Ｓ２であり、こ
れは第９図を参照すると一層明らかになる。
第９図は第６図と同様なバルク・パターンを表
わす要部平面図であるが、破線のハツチングを施
し且つ記号Ｒ１，Ｒ２，Ｒ３を付した部分が第８
図に於ける領域Ｒ１，Ｒ２，Ｒ３に対応し、従つ
て、Ｓ１及びＳ２は第８図に於ける領域Ｓ１及び
Ｓ２に対応する。
前記領域Ｓ１及びＳ２が他の配線を形成する領
域として使用することができることは云うまでも
ない。
第１０図は第９図と同様なバルク・パターンを
表わす要部平面図であるが、これは、通常型基本
セル列BL１の一部と大型基本セル列BLLの一部
のみを使用することも可能であることを表わして
いる。
第１１図は大型基本セルBCLを出力側の負荷
が重い２入力NORに適用した場合の要可回路図
であり、第１図乃至第１０図に関して説明した部
分と同部分は同記号で指示してある。
図に於いて、Ａ１及びＡ２は入力信号をそれぞ
れ示している。
図示のように、大型基本セルBCLをユニツ
ト・セル内で出力側に多くの負荷が接続されてい
る部分に適用することに依つてユニツト・セル全
体を遅延時間を小さくすることができる。
第１２図は第１１図に示した回路に於ける大型
基本セルBCLのバルク・パターンを表わす要部
平面図であり、第１図乃至第１１図に関して説明
した部分と同部分は同記号で指示してある。
図に於いて、VDDは正側電源レベルを表わして
いる。
この図からも、他の配線領域として使用できる
領域Ｓ１及びＳ２の存在が明らかである。
一般に、CMOS回路の出力側に配線が接続さ
れている場合、配線の長さに応じてCMOS回路
が動作するに要する時間（遅延時間）が急激に増
加する。回路を構成する場合、遅延時間が大きく
なることは好ましくない。従つて、長い配線が避
けられそうにない場合、駆動能力が大きいバツフ
ア回路を挿入することが行なわれている。現用の
ブロツク・バツフア回路は通常型基本セルを11個
も使用してしまうので、ブロツク・バツフア回路
を多数使用する必要がある場合は本来の回路に適
用し得る基本セルの数が激減する。このような場
合に、本発明に於ける大型基本セルを用いると有
効である。
第１２図に見られるように、他の配線領域に使
用出来る領域Ｓ１，Ｓ２が従来の基本セル列間の
配線領域に匹敵する程度に採つてあれば、他の配
線の邪魔をすることなく、何列もの基本セル列に
亙りユニツト・セルを延伸して形成することが可
能になる。これは、回路で配線の代用をしている
ことに相当し、しかも、ユニツト・セルの形状
も、従来の縦方向に加え、横方向の自由度を持つ
ことになるから、大規模集積回路を構成する際に
は相互配線の面から極めて有効である。
種々の実施例について説明したが、本発明のゲ
ート・アレイは、通常型基本セル列のみを使用し
て大型基本セル列を配線領域として使用すること
に依り従来と全く同様なレイアウトにすることが
できるし、また、その逆に、大型基本セル列のみ
を使用することも可能である。また、前記実施例
では、大型基本セルの構成として、図の左側にｐ
チヤネル・トランジスタ領域を、右側にｎチヤネ
ル・トランジスタ領域をそれぞれ配設したものを
例示したが、これは、位置を反対にしても全く同
様に使用することができる。
現在、基本セルの幅と基本セル列間の幅の比は
例えば３：７である。このような場合、大型基本
セルの幅を通常型基本セルに於けるそれの7/3倍
にすれば従来の基本セル列の間に丁度収まるので
好都合である。
発明の効果 本発明のゲート・アレイに於いては、従来の通
常型基本セル列間の配線領域に大型基本セル列を
配列した構成になつていて、該大型基本セル列上
には、基本セル列間を結ぶ配線以外の他の配線を
通過させる領域が存在している為、該他の配線に
影響を与えることなく、ユニツト・セルを縦方向
に云うまでもなく、横方向にも自由に延伸して形
成することができ、LSIの製造には極めて有効で
ある。また、ユニツト・セル内に於ける重い負荷
が結合される回路に前記大型基本セルを適用する
ことに依り、ユニツト・セル全体の遅延時間を少
なくすることが可能になる。
【図面の簡単な説明】
第１図はゲート・アレイの要部平面図、第２図
は従来の基本セルの要部等価回路図、第３図は第
２図の基本セルのバルク・パターンを表わす要部
平面図、第４図はユニツト・セルを説明する為の
バルク・パターンを表わす要部平面図、第５図は
配線の関係を説明する為のバルク・パターンを表
わす要部平面図、第６図は本発明一実施例を表わ
すバルク・パターンの要部平面図、第７図はゲー
ト・アレイを用いて構成するインバータ回路を表
わす回路図、第８図は第７図に見られる回路を具
現化したバルク・パターンの要部平面図、第９図
は他の配線領域として使用できる領域の存在を説
明する為のバルク・パターンを表わす要部平面
図、第１０図は基本セル列の選択的使用を説明す
る為のバルク・パターンを表わす要部平面図、第
１１図は本発明に於ける大型基本セルを重負荷の
回路に適用した場合を説明する為の要部回路図、
第１２図は第１１図に於ける大型基本セルの部分
を具現化したバルク・パターンを表わす要部平面
図である。 図に於いて、PDはパツド、IOCは入力／出力
用セル、BL，BL１，BL２……BLnは基本セル
列、QP１及びQP２はｐチヤネル・トランジス
タ、QN１及びQN２はｎチヤネル・トランジス
タ、１はｐ型不純物拡散領域、２はｎ型不純物拡
散領域、３Ｇ１及び３Ｇ２は多結晶シリコン・ゲ
ート電極、４CNはｎ型基板コンタクト・パター
ン、４CPはｐ型基板コンタクト・パターン、
BC，BC１，BC２は通常型基本セル、UCはユニ
ツト・セル、LAは第１層目Al配線、LBは第２
層目Al配線、NAは第１層目のAl配線と半導体基
板とのコンタクト部分、NBは第２層目のAl配線
LBと第１層目のAl配線LAとのコンタクト部分、
INV１，INV２，INV３はインバータ、Ａ，Ａ
１，Ａ２は入力信号、Ｘは出力信号、BCLは大
型基本セル、Ｒ１，Ｒ２，Ｒ３はAl配線LAが存
在する領域、Ｓ１，Ｓ２は他の配線を形成し得る
領域、BLLは大型基本セル列、VDDは正側電源レ
ベルである。

Claims (1)

    【特許請求の範囲】
  1. １ ソース領域或いはドレイン領域を共有しゲー
    ト長が縦方向になるように配設された２個のｐチ
    ヤネル・トランジスタからなるｐチヤネル・トラ
    ンジスタ領域及びソース領域或いはドレイン領域
    を共有しゲート長が縦方向になるよう配設された
    ２個のｎチヤネル・トランジスタからなるｎチヤ
    ネル・トランジスタ領域を有し且つ前記２個ずつ
    のｐチヤネル・トランジスタ及びｎチヤネル・ト
    ランジスタのうち１個のｐチヤネル・トランジス
    タと１個のｎチヤネル・トランジスタの各ゲート
    を共通接続すると共に残りのｐチヤネル・トラン
    ジスタ及びｎチヤネル・トランジスタの各ゲー
    ト・アレイを共通接続してなる通常型基本セルを
    前記ｐチヤネル・トランジスタ領域とｎチヤネ
    ル・トランジスタ領域が横方向に並ぶ状態にして
    縦長に配設することに依り構成された基本セル列
    が間隔をおいて配列され、該間隔内には前記基本
    セルと同じ構成を有し各トランジスタのゲート幅
    方向に延伸されて前記通常型基本セルよりも大型
    化された基本セルを前記通常型基本セルと対応づ
    けて同じく縦長に配設することに依り構成された
    大型基本セル列が配列されてなることを特徴とす
    るゲート・アレイ。
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