JPH0812882B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0812882B2 JPH0812882B2 JP62209258A JP20925887A JPH0812882B2 JP H0812882 B2 JPH0812882 B2 JP H0812882B2 JP 62209258 A JP62209258 A JP 62209258A JP 20925887 A JP20925887 A JP 20925887A JP H0812882 B2 JPH0812882 B2 JP H0812882B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Description
【発明の詳細な説明】 〔概要〕 スタンダードセル方式の半導体集積回路に関し、 配線チャネルの面積を減少してセルを集積度を向上す
ることを目的とし、 論理ゲートに対応した複数のセルを用意し、論理回路
図に基づいて該セルを配置し、該セル間の配線を行なう
スタンダードセル方式の半導体集積回路において、前記
セルが、該セル上に設けられる第１の電源線と第２の電
源線との間に入出力端子を有し、かつ、前記第１及び第
２の電源線と平行な方向に延在する前記複数のセルの前
記入出力端子どうしを接続する、前記第１及び第２の電
源線と同一の配線層よりなる配線と、前記第１及び第２
電源線と垂直な方向に延在する前記複数のセルの前記入
出力端子どうしを接続する、前記第１及び第２の電源線
と異なる配線層よりなる配線とを設けることができる配
線可能な領域を有するよう構成する。
ることを目的とし、 論理ゲートに対応した複数のセルを用意し、論理回路
図に基づいて該セルを配置し、該セル間の配線を行なう
スタンダードセル方式の半導体集積回路において、前記
セルが、該セル上に設けられる第１の電源線と第２の電
源線との間に入出力端子を有し、かつ、前記第１及び第
２の電源線と平行な方向に延在する前記複数のセルの前
記入出力端子どうしを接続する、前記第１及び第２の電
源線と同一の配線層よりなる配線と、前記第１及び第２
電源線と垂直な方向に延在する前記複数のセルの前記入
出力端子どうしを接続する、前記第１及び第２の電源線
と異なる配線層よりなる配線とを設けることができる配
線可能な領域を有するよう構成する。
本発明は半導体集積回路に関し、スタンダードセル方
式の半導体集積回路に関する。
式の半導体集積回路に関する。
近年、集積回路の大規模化びユーザニーズの多様化に
より、集積回路の設計は複雑化及び長期化している。こ
のような状況に対して設計の自動化が進み、その手法と
してスタンダードセル方式が注目されている。
より、集積回路の設計は複雑化及び長期化している。こ
のような状況に対して設計の自動化が進み、その手法と
してスタンダードセル方式が注目されている。
スタンダードセル方式は論理ゲートに対応したセル
（機能ブロック）を用意しておき、論理回路図に基づい
てセル間を自動配線してゆく。
（機能ブロック）を用意しておき、論理回路図に基づい
てセル間を自動配線してゆく。
このようなスタンダードセル方式でも集積度を向上さ
せることが要望されている。
せることが要望されている。
従来のスタンダードセル方式では、セルは第６図
（Ａ）に示す如く方形状とされ、入出力端子10a〜10cは
セル10の周縁部に設けられている。
（Ａ）に示す如く方形状とされ、入出力端子10a〜10cは
セル10の周縁部に設けられている。
上記のセル10は第６図（Ｂ）に示す如く一列に並べら
れ、セル間の配線はセル列11の間に設けられた配線チャ
ネル12において行なわれる。
れ、セル間の配線はセル列11の間に設けられた配線チャ
ネル12において行なわれる。
従来のスタンダードセル方式ではセル10内の配線は禁
止され、隣接するセル間の入出力端子を接続する場合に
も配線チャネル12を用いて配線を行なわねばならず、配
線チャネル12の占める面積が大となり、このため集積度
が低くなる。
止され、隣接するセル間の入出力端子を接続する場合に
も配線チャネル12を用いて配線を行なわねばならず、配
線チャネル12の占める面積が大となり、このため集積度
が低くなる。
また、セル列12を横切る第６図（Ｂ）に示す如き配線
13を設けるためにセル列11を分離して配線チャネル14を
設けなければならず、集積度が低くなるという問題点が
あった。
13を設けるためにセル列11を分離して配線チャネル14を
設けなければならず、集積度が低くなるという問題点が
あった。
本発明は上記の点に鑑みてなされたものであり、配線
チャネルの面積を減少してセルの集積度を向上する半導
体集積回路を提供することを目的とする。
チャネルの面積を減少してセルの集積度を向上する半導
体集積回路を提供することを目的とする。
本発明の半導体集積回路は、論理ゲートに対応した複
数のセルを用意し、論理回路図に基づいて該セルを配置
し、該セル間の配線を行なうスタンダードセル方式の半
導体集積回路において、 前記セルが、該セル上に設けられる第１の電源線（2
6）と第２の電源線（27）との間に入出力端子を有し、 かつ、前記第１及び第２の電源線と平行な方向に延在
する前記複数のセル（40〜44）の前記入出力端子どうし
を接続する、前記第１及び第２の電源線と同一の配線層
よりなる配線と、前記第１及び第２の電源線と垂直な方
向に延在する前記複数のセルの前記入出力端子どうしを
接続する、前記第１及び第２の電源線と異なる配線層よ
りなる配線とを設けることができる配線可能な領域を有
する。
数のセルを用意し、論理回路図に基づいて該セルを配置
し、該セル間の配線を行なうスタンダードセル方式の半
導体集積回路において、 前記セルが、該セル上に設けられる第１の電源線（2
6）と第２の電源線（27）との間に入出力端子を有し、 かつ、前記第１及び第２の電源線と平行な方向に延在
する前記複数のセル（40〜44）の前記入出力端子どうし
を接続する、前記第１及び第２の電源線と同一の配線層
よりなる配線と、前記第１及び第２の電源線と垂直な方
向に延在する前記複数のセルの前記入出力端子どうしを
接続する、前記第１及び第２の電源線と異なる配線層よ
りなる配線とを設けることができる配線可能な領域を有
する。
〔作用〕 本発明回路においては、セルの入出力端子を第１の電
源線（26）と第２の電源線（27）との間に設け、第１及
び第２の電源線と平行な方向に並んでいるセルの入出力
端子を上記電源線と同一の配線層よりなる配線で接続で
きるようにし、第１及び第２の電源線と垂直な方向に並
んでいるセルの入出力端子を上記電源線と異なる配線層
よりなる配線が接続できるようにしたため、先ず電源線
と平行な方向に隣接するセル間が電源線と交差すること
なく電鍵線と同一の配線層よりなる配線で接続され、更
に、電源線と垂直な方向に隣接するセル内の入出力端子
どうしが電源線と異なる配線層よりなる配線により接続
され、配線チャネル領域が完全に不要になる。
源線（26）と第２の電源線（27）との間に設け、第１及
び第２の電源線と平行な方向に並んでいるセルの入出力
端子を上記電源線と同一の配線層よりなる配線で接続で
きるようにし、第１及び第２の電源線と垂直な方向に並
んでいるセルの入出力端子を上記電源線と異なる配線層
よりなる配線が接続できるようにしたため、先ず電源線
と平行な方向に隣接するセル間が電源線と交差すること
なく電鍵線と同一の配線層よりなる配線で接続され、更
に、電源線と垂直な方向に隣接するセル内の入出力端子
どうしが電源線と異なる配線層よりなる配線により接続
され、配線チャネル領域が完全に不要になる。
第１図（Ａ），（Ｂ）夫々は本発明の半導体集積回路
のナンドセルの一実施例のマスクパターン，シンボルパ
ターンを示す。
のナンドセルの一実施例のマスクパターン，シンボルパ
ターンを示す。
第１図（Ａ）において、20はＰチャンネルMOS形成
部、21はＮチャンネルMOS形成部であり、Ｐ型基板を用
いて場合にはＰチャンネルMOS形成部20がＮウェルであ
り、Ｎ型基板の場合にはＮチャンネルMOS形成部21がＰ
ウェルである。
部、21はＮチャンネルMOS形成部であり、Ｐ型基板を用
いて場合にはＰチャンネルMOS形成部20がＮウェルであ
り、Ｎ型基板の場合にはＮチャンネルMOS形成部21がＰ
ウェルである。
MOS形成部20,21夫々にはP+型拡散層22a,22b,22c、N+
型拡散層23a,23b,23cが設けられ、梨地で示すポリシコ
ン配線によるゲート電極24,25夫々が略Ｙ方向に延在し
ている。このゲート電極24,25の端部近傍には絶縁層を
介在させて右下がりハッチングで示す第１層金属配線に
よる電源VCC,GND夫々の電源線26,27がＸ方向に延在して
いる。電源線26,27夫々はコンタクト部26a,26b,27aで拡
散層22a,22c,23a夫々に接続されている。また、第１層
金属配線28はコンタクト部28a,28bで拡散層22b,23c夫々
に接続されている。
型拡散層23a,23b,23cが設けられ、梨地で示すポリシコ
ン配線によるゲート電極24,25夫々が略Ｙ方向に延在し
ている。このゲート電極24,25の端部近傍には絶縁層を
介在させて右下がりハッチングで示す第１層金属配線に
よる電源VCC,GND夫々の電源線26,27がＸ方向に延在して
いる。電源線26,27夫々はコンタクト部26a,26b,27aで拡
散層22a,22c,23a夫々に接続されている。また、第１層
金属配線28はコンタクト部28a,28bで拡散層22b,23c夫々
に接続されている。
また、MOS形成部20,21夫々の端部には基板及びウェル
のコンタクト形成部としてN+型拡散層29、P+型拡散層30
夫々が設けられている。N+型拡散層29はコンタクト部26
cにより電源26に接続され、かつP+型拡散層30はコンタ
クト部27b,27cにより電源線27に接続されて、基板及び
ウェルの電位を決定している。
のコンタクト形成部としてN+型拡散層29、P+型拡散層30
夫々が設けられている。N+型拡散層29はコンタクト部26
cにより電源26に接続され、かつP+型拡散層30はコンタ
クト部27b,27cにより電源線27に接続されて、基板及び
ウェルの電位を決定している。
これによってMOS形成部20,21夫々各２個のMOSトラン
ジスタによってナンド回路が形成されている。このナン
ド回路は第１図（Ｂ）に示すコンタクト部24a及び25a夫
々をゲート電極24,25夫々に対する入力端子とし、かつ
コンタクト部28cを出力端子としている。第１図（Ｂ）
に示す破線は配線可能なルートを示している。
ジスタによってナンド回路が形成されている。このナン
ド回路は第１図（Ｂ）に示すコンタクト部24a及び25a夫
々をゲート電極24,25夫々に対する入力端子とし、かつ
コンタクト部28cを出力端子としている。第１図（Ｂ）
に示す破線は配線可能なルートを示している。
このように、セル内に入力端子及び出力端子が設けら
れ、セル内に配線可能な領域が設けられている。
れ、セル内に配線可能な領域が設けられている。
第２図（Ａ），（Ｂ）夫々は本発明の回路のオア及び
ナンドセルの一実施例のマスクパターン，シンボルパタ
ーンを示す。
ナンドセルの一実施例のマスクパターン，シンボルパタ
ーンを示す。
第２図（Ａ）において、ＰチャンネルMOS形成部30上
にN+型拡散層32a〜32dが形成され、ＮチャンネルMOS形
成部31上にP+型拡散層33a〜33dが形成されており、拡散
層32aと32d,33a夫々が電源線26,27夫々に接続されてい
る。
にN+型拡散層32a〜32dが形成され、ＮチャンネルMOS形
成部31上にP+型拡散層33a〜33dが形成されており、拡散
層32aと32d,33a夫々が電源線26,27夫々に接続されてい
る。
ポリシリコン配線によるゲート電極34,35,36夫々はコ
ンタクト部34a,35a,36a夫々を有している。また、第１
層金属配線37はコンタクト部37a,37bによって拡散層32
c,33dに接続され、第１層金属配線38はコンタクト部38
a,38bによって拡散層33a,33cに接続されている。
ンタクト部34a,35a,36a夫々を有している。また、第１
層金属配線37はコンタクト部37a,37bによって拡散層32
c,33dに接続され、第１層金属配線38はコンタクト部38
a,38bによって拡散層33a,33cに接続されている。
これによって、第２図（Ｂ）に示すコンタクト部34a,
35aを入力端子とするオア回路と、コンタクト部36aを一
方の入力端子として上記オア回路の出力を他方の入力と
するナンド回路が構成され、コントタクト部37cをこの
ナンド回路の出力端子としている。第２図（Ｂ）に示す
破線は配線可能なルートを示している。
35aを入力端子とするオア回路と、コンタクト部36aを一
方の入力端子として上記オア回路の出力を他方の入力と
するナンド回路が構成され、コントタクト部37cをこの
ナンド回路の出力端子としている。第２図（Ｂ）に示す
破線は配線可能なルートを示している。
ここでも、セル内に入力端子及び出力端子が設けら
れ、セル内に配線可能な領域が設けられている。
れ、セル内に配線可能な領域が設けられている。
第３図（Ａ），（Ｂ）は本発明回路のセル列の一実施
例のマスクパターン，シンボルパターンを示す。同図
中、第１図と同一部分には同一符号を付しその説明を省
略する。
例のマスクパターン，シンボルパターンを示す。同図
中、第１図と同一部分には同一符号を付しその説明を省
略する。
同図中、40,41,42,43夫々はインバータセル、44はＤ
型フリップフロプセル、45はナンドセル、46はノアセル
である。各セル40〜46のＰチャンネルMOS形成部は一体
とされＰ型部47が形成され、ＮチャンネルMOS形成部は
一体とされＮ型部48が形成されている。
型フリップフロプセル、45はナンドセル、46はノアセル
である。各セル40〜46のＰチャンネルMOS形成部は一体
とされＰ型部47が形成され、ＮチャンネルMOS形成部は
一体とされＮ型部48が形成されている。
電源線26はコンタクト部26a〜26rによって各セル40〜
46夫々のP+型拡散層及びコンタクト形成部としてのN+拡
散層に接続され、電源線27はコンタクト部27a〜27rによ
って各セル40〜46夫々のN+型拡散層及びコンタクト形成
部としてのP+拡散層に接続されている。
46夫々のP+型拡散層及びコンタクト形成部としてのN+拡
散層に接続され、電源線27はコンタクト部27a〜27rによ
って各セル40〜46夫々のN+型拡散層及びコンタクト形成
部としてのP+拡散層に接続されている。
インバータセル40上には右上がりハッチングで示す第
２層金属配線50がＸ方向に延在して設けられ、これはコ
ンタクト部50aで第１層金属配線51に接続され、第１層
配線51はコンタクト部51aによりセル40のゲート電極52
に接続されると共に、セル41まで引き回されてコンタク
ト部51bによりゲート電極53に接続されている。これに
よって、セル40,41夫々に第２層金属配線に後述のセル4
4より入来する信号が供給される。
２層金属配線50がＸ方向に延在して設けられ、これはコ
ンタクト部50aで第１層金属配線51に接続され、第１層
配線51はコンタクト部51aによりセル40のゲート電極52
に接続されると共に、セル41まで引き回されてコンタク
ト部51bによりゲート電極53に接続されている。これに
よって、セル40,41夫々に第２層金属配線に後述のセル4
4より入来する信号が供給される。
インバータセル40の出力を取り出す第１層金属配線54
はコンタクト部55aによって第２層金属配線55に接続さ
れセル40より引き出されている。同様にインバータセル
41の第１層金属配線56は第２層金属配線57に接続されて
セル41の出力が引き出されている。
はコンタクト部55aによって第２層金属配線55に接続さ
れセル40より引き出されている。同様にインバータセル
41の第１層金属配線56は第２層金属配線57に接続されて
セル41の出力が引き出されている。
第１層金属配線58はコンタクト部58aによってセル42
のゲート電極59に接続され、セル42の出力を取り出す第
１層金属配線61は第２層金属配線62に接続されて引き出
されている。同様に第１層金属配線63はセル43のゲート
電極64に接続され、セル43の出力を取り出す第１層金属
配線65は第１層金属配線60よりセル44のゲート電極66に
接続されると共に第２層金属配線67に接続されてセル43
より引き出されている。
のゲート電極59に接続され、セル42の出力を取り出す第
１層金属配線61は第２層金属配線62に接続されて引き出
されている。同様に第１層金属配線63はセル43のゲート
電極64に接続され、セル43の出力を取り出す第１層金属
配線65は第１層金属配線60よりセル44のゲート電極66に
接続されると共に第２層金属配線67に接続されてセル43
より引き出されている。
セル44はゲート電極66、68a,68b及びそれに付随する
拡散層によって形成されるクロックドインバータと、ゲ
ート電極69及びそれに付随する拡散層によって形成され
る高抵抗のインバータと、このインバータと共にラッチ
ループを形成しゲート電極70及びそれに付随する拡散層
によって形成されるインバータとにより、Ｄ形フリップ
フロップを構成する。
拡散層によって形成されるクロックドインバータと、ゲ
ート電極69及びそれに付随する拡散層によって形成され
る高抵抗のインバータと、このインバータと共にラッチ
ループを形成しゲート電極70及びそれに付随する拡散層
によって形成されるインバータとにより、Ｄ形フリップ
フロップを構成する。
ゲート電極66にはセル43の出力する信号がデータ入力
として供給される。第２層金属配線72は第１層金属配線
73を介してゲート電極68aに接続され、ここからクロッ
ク入力CXが供給される。第２層金属配線74は第１層金属
配線75を介してゲート68bに接続され、ここからクロッ
ク入力Ｃが供給される。Ｄ形フリップフロップのＱ出力
は、第１層金属配線76より取り出される。この第１層金
属配線76には第１層金属配線77が接続されており、この
第１層金属配線77はＹ方向下側からＸ方向左側に延在さ
れ、コンタクト部50bによって第２層金属配線50に接続
されている。
として供給される。第２層金属配線72は第１層金属配線
73を介してゲート電極68aに接続され、ここからクロッ
ク入力CXが供給される。第２層金属配線74は第１層金属
配線75を介してゲート68bに接続され、ここからクロッ
ク入力Ｃが供給される。Ｄ形フリップフロップのＱ出力
は、第１層金属配線76より取り出される。この第１層金
属配線76には第１層金属配線77が接続されており、この
第１層金属配線77はＹ方向下側からＸ方向左側に延在さ
れ、コンタクト部50bによって第２層金属配線50に接続
されている。
セル45において、信号の入来する第２層金属配線78,7
9夫々は第１層金属配線80,81夫々を介してゲート電極2
4,25夫々に接続され、出力を取り出す第１層金属配線28
には第１層金属配線82が接続されてＸ方向に引き出され
ると共に、コンタクト部83aによって第２層金属配線83
に接続されてＹ方向に引き出されている。
9夫々は第１層金属配線80,81夫々を介してゲート電極2
4,25夫々に接続され、出力を取り出す第１層金属配線28
には第１層金属配線82が接続されてＸ方向に引き出され
ると共に、コンタクト部83aによって第２層金属配線83
に接続されてＹ方向に引き出されている。
同様に、セル46においては、信号の入来する第２層金
属配線84,85夫々は第１層金属配線86,87夫々を介してゲ
ート電極88,89夫々に接続され、出力を取り出す第１層
金属配線90には第１層金属配線91が接続されて引き出さ
れると共に、第２層金属配線92が接続されて引き出され
ている。
属配線84,85夫々は第１層金属配線86,87夫々を介してゲ
ート電極88,89夫々に接続され、出力を取り出す第１層
金属配線90には第１層金属配線91が接続されて引き出さ
れると共に、第２層金属配線92が接続されて引き出され
ている。
ここで、ナンドセル45のコンタクト部28a,83aを通る
直線に沿う断面を第４図に示す。ここではＰ型基板93に
MOS形成部20としてのＮウェル94を形成しており、95は
絶縁層を示している。
直線に沿う断面を第４図に示す。ここではＰ型基板93に
MOS形成部20としてのＮウェル94を形成しており、95は
絶縁層を示している。
第３図（Ｂ）のシンボルパターンにおいて、コンタク
ト部40a,41a,42a,43a,44a〜44c、45a,45b,46a,46b夫々
が各セルの第１層金属配線に対する入力端子であり、コ
ンタクト部40b,41b,42b,43b,44d,45c,46c夫々が各セル
の第１層金属配線に対する出力端子である。
ト部40a,41a,42a,43a,44a〜44c、45a,45b,46a,46b夫々
が各セルの第１層金属配線に対する入力端子であり、コ
ンタクト部40b,41b,42b,43b,44d,45c,46c夫々が各セル
の第１層金属配線に対する出力端子である。
ここで、各セル内を通る第１層金属配線58,60,63,77,
82,91夫々はＸ方向に延在してセル間の配線を行ない、
第２層金属配線50,55,57,62,67,72,74,78,79,83〜85,92
夫々はＹ方向に延在してセル間の配線を行なっている。
82,91夫々はＸ方向に延在してセル間の配線を行ない、
第２層金属配線50,55,57,62,67,72,74,78,79,83〜85,92
夫々はＹ方向に延在してセル間の配線を行なっている。
このようにセル間の配線に配線チャネルを必要としな
いため、第５図に示す如くセルを敷き詰めることが可能
である。第５図においてセル100が一列に並べられてセ
ル列101〜103を構成し、各セル列101〜103間には配線チ
ャネルが設けられていない。
いため、第５図に示す如くセルを敷き詰めることが可能
である。第５図においてセル100が一列に並べられてセ
ル列101〜103を構成し、各セル列101〜103間には配線チ
ャネルが設けられていない。
各セル100間は破線で示す第１層金属配線及び一点鎖
線で示す第２金属配線によって、Ｘ方向及びＹ方向に配
線されている。
線で示す第２金属配線によって、Ｘ方向及びＹ方向に配
線されている。
このように、配線チャネルを必要としないために配線
チャネルの分だけセルの集積度が向上する。
チャネルの分だけセルの集積度が向上する。
なお、必要に応じてセル列101〜103の間に配線チャネ
ルを設けることも可能である。この場合にも配線チャネ
ルの面積は従来に比して大幅に減少する。
ルを設けることも可能である。この場合にも配線チャネ
ルの面積は従来に比して大幅に減少する。
上述の如く、本発明の半導体集積回路によれば、配線
チャネルの面積を大幅に減少でき、配線チャネルをなく
しセルを敷き詰めることが可能となりセルの集積度が向
上し、先ず電源線と平行な方向に隣接するセル間が電源
線と交差することなく電源線と同一の配線層よりなる配
線で接続され、更に電源線と垂直な方向に隣接するセル
内の入出力端子どうしが電源と異なる配線層よりなる配
線により接続され、配線チャネル領域が完全に不要にな
り、実用上きわめて有用である。
チャネルの面積を大幅に減少でき、配線チャネルをなく
しセルを敷き詰めることが可能となりセルの集積度が向
上し、先ず電源線と平行な方向に隣接するセル間が電源
線と交差することなく電源線と同一の配線層よりなる配
線で接続され、更に電源線と垂直な方向に隣接するセル
内の入出力端子どうしが電源と異なる配線層よりなる配
線により接続され、配線チャネル領域が完全に不要にな
り、実用上きわめて有用である。
第１図は本発明の半導体集積回路のナンドセルの一実施
例のマスクパターン及びシンボルパターンを示す図、 第２図は本発明回路のオア及びナンドセルのマスクパタ
ーン及びシンボルパターンを示す図、 第３図は本発明回路のセル列の一実施例のマスクパター
ン及びシンボルパターンを示す図、 第４図は第３図のナンドセルの一部の断面図、 第５図は本発明回路の一実施例のセル配列を示す図、 第６図は従来回路を説明するための図である。 図面中、 20,30はＰチャンネルMOS形成部、 21,31はＮチャンネルMOS形成部、 24,25,34〜36,52,53,59,64,66,68a,68b,69,70,88,89は
ゲート電極、 26,27は電源線、 28,37,38,51,58,60,61,63,65,73,75〜77,82,90,91は第
１層金属配線、 40〜46はセル、 40a,40b,41a,41b,42a,42b,43a,43b,44a〜44d,45a〜45c,
46a〜46cはコンタクト部、 50,55,57,62,67,72,74,78,79,83〜85,92は第２層金属配
線を示す。
例のマスクパターン及びシンボルパターンを示す図、 第２図は本発明回路のオア及びナンドセルのマスクパタ
ーン及びシンボルパターンを示す図、 第３図は本発明回路のセル列の一実施例のマスクパター
ン及びシンボルパターンを示す図、 第４図は第３図のナンドセルの一部の断面図、 第５図は本発明回路の一実施例のセル配列を示す図、 第６図は従来回路を説明するための図である。 図面中、 20,30はＰチャンネルMOS形成部、 21,31はＮチャンネルMOS形成部、 24,25,34〜36,52,53,59,64,66,68a,68b,69,70,88,89は
ゲート電極、 26,27は電源線、 28,37,38,51,58,60,61,63,65,73,75〜77,82,90,91は第
１層金属配線、 40〜46はセル、 40a,40b,41a,41b,42a,42b,43a,43b,44a〜44d,45a〜45c,
46a〜46cはコンタクト部、 50,55,57,62,67,72,74,78,79,83〜85,92は第２層金属配
線を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ａ
Claims (1)
- 【請求項１】論理ゲートに対応した複数のセルを用意
し、論理回路図に基づいて該セルを配置し、該セル間の
配線を行なうスタンダードセル方式の半導体集積回路に
おいて、 前記セルが、該セル上に設けられる第１の電源線（26）
と第２の電源線（27）との間に入出力端子を有し、 かつ、前記第１及び第２の電源線と平行な方向に延在す
る前記複数のセル（40〜44）の前記入出力端子どうしを
接続する、前記第１及び第２の電源線と同一の配線層よ
りなる配線と、前記第１及び第２の電源線と垂直な方向
に延在する前記複数のセルの前記入出力端子どうしを接
続する、前記第１及び第２の電源線と異なる配線層より
なる配線とを設けることができる配線可能な領域を有す
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62209258A JPH0812882B2 (ja) | 1987-08-25 | 1987-08-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62209258A JPH0812882B2 (ja) | 1987-08-25 | 1987-08-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6453430A JPS6453430A (en) | 1989-03-01 |
| JPH0812882B2 true JPH0812882B2 (ja) | 1996-02-07 |
Family
ID=16569974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62209258A Expired - Fee Related JPH0812882B2 (ja) | 1987-08-25 | 1987-08-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812882B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0329342A (ja) * | 1989-06-26 | 1991-02-07 | Toshiba Corp | 半導体装置 |
| JP3060609B2 (ja) * | 1991-07-08 | 2000-07-10 | 日本電気株式会社 | 集積回路の配線設計方法 |
| JP2718345B2 (ja) * | 1993-07-30 | 1998-02-25 | 日本電気株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60145642A (ja) * | 1984-01-09 | 1985-08-01 | Toshiba Corp | 半導体集積回路装置 |
-
1987
- 1987-08-25 JP JP62209258A patent/JPH0812882B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6453430A (en) | 1989-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |