JPH0812760B2 - ダイナミックメモリ装置 - Google Patents
ダイナミックメモリ装置Info
- Publication number
- JPH0812760B2 JPH0812760B2 JP61284850A JP28485086A JPH0812760B2 JP H0812760 B2 JPH0812760 B2 JP H0812760B2 JP 61284850 A JP61284850 A JP 61284850A JP 28485086 A JP28485086 A JP 28485086A JP H0812760 B2 JPH0812760 B2 JP H0812760B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- bit line
- line pair
- internal
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミックメモリ装置に関し、特にそ
の内部の制御回路の改良に関するものである。
の内部の制御回路の改良に関するものである。
近年、ダイナミックRAMでは、高速読出しやサイクル
タイムの低減が可能なスタティックカラムモードが主流
となってきている。このモードの実現のために、コラム
系は、スタティックRAMと同じくプリチャージ不要なス
タティック回路で構成する。即ち、I/O線は、I/O負荷に
より所定のDC電位にプルアップされていて、読出し動作
時にVcc,GND間をフルスイングしない方式にすることに
より、コラムデコーダのスタティック化が可能となる。
タイムの低減が可能なスタティックカラムモードが主流
となってきている。このモードの実現のために、コラム
系は、スタティックRAMと同じくプリチャージ不要なス
タティック回路で構成する。即ち、I/O線は、I/O負荷に
より所定のDC電位にプルアップされていて、読出し動作
時にVcc,GND間をフルスイングしない方式にすることに
より、コラムデコーダのスタティック化が可能となる。
第３図に従来のダイナミックメモリ装置の代表的なメ
モリアレイ部の回路図を示す。図中、1,2,3はＰチャネ
ルMOSトランジスタ、4,5,6,7,8,9,10,11はＮチャネルMO
Sトランジスタ、12はメモリセルのセルキャパシタ、13
はＮチャネルMOSトランジスタ10,11により構成されたI/
O負荷であり、それぞれI/O線，▲▼線を所定電位
にするものである。14は各ビット線対BL,▲▼に接
続され各ビット線対BL,▲▼の電位をイコライズす
るイコライズ回路、15は所望のビット線対BL,▲▼
を選択するコラムデコーダであり、その出力Yiに応じて
ビット線対BL,▲▼とI/O線対との間に設けられＮチ
ャネルMOSトランジスタ8,9により構成されたコラムゲー
トを開，閉させる。16はメモリセルが接続され各ビット
線対BL,▲▼の電位差を増幅するセンスアンプ、17
は複数のメモリセルから構成されたメモリセルアレイ、
WLはメモリセルが接続されたワード線に伝達されるワー
ド線信号、▲▼はＰチャネルセンスアンプ16bの活
性化信号、S0はＮチャネルセンスアンプ16aの活性化信
号、Yiはコラムデコーダの出力、I/O,▲▼は複数
のビット線対BL,▲▼の所望のビット線対との間で
情報がやりとりされるI/O線対である。
モリアレイ部の回路図を示す。図中、1,2,3はＰチャネ
ルMOSトランジスタ、4,5,6,7,8,9,10,11はＮチャネルMO
Sトランジスタ、12はメモリセルのセルキャパシタ、13
はＮチャネルMOSトランジスタ10,11により構成されたI/
O負荷であり、それぞれI/O線，▲▼線を所定電位
にするものである。14は各ビット線対BL,▲▼に接
続され各ビット線対BL,▲▼の電位をイコライズす
るイコライズ回路、15は所望のビット線対BL,▲▼
を選択するコラムデコーダであり、その出力Yiに応じて
ビット線対BL,▲▼とI/O線対との間に設けられＮチ
ャネルMOSトランジスタ8,9により構成されたコラムゲー
トを開，閉させる。16はメモリセルが接続され各ビット
線対BL,▲▼の電位差を増幅するセンスアンプ、17
は複数のメモリセルから構成されたメモリセルアレイ、
WLはメモリセルが接続されたワード線に伝達されるワー
ド線信号、▲▼はＰチャネルセンスアンプ16bの活
性化信号、S0はＮチャネルセンスアンプ16aの活性化信
号、Yiはコラムデコーダの出力、I/O,▲▼は複数
のビット線対BL,▲▼の所望のビット線対との間で
情報がやりとりされるI/O線対である。
次に第３図の動作原理を、第４図を用いて説明する。
今メモリセルキャパシタには情報“1"が記憶されている
ものとする。外部▲▼信号が低レベルになった
後、選択ワード線が高レベルになり、メモリセルキャパ
シタ12の情報がイコライズされたビット線対の一方であ
るBLに読出される。その後センスアンプ活性化信号S0が
高レベル、▲▼が低レベルとなり、▲▼の電位
を低レベル（GND）に、BLの電位を高レベル（Vcc）にな
るよう増幅する。
今メモリセルキャパシタには情報“1"が記憶されている
ものとする。外部▲▼信号が低レベルになった
後、選択ワード線が高レベルになり、メモリセルキャパ
シタ12の情報がイコライズされたビット線対の一方であ
るBLに読出される。その後センスアンプ活性化信号S0が
高レベル、▲▼が低レベルとなり、▲▼の電位
を低レベル（GND）に、BLの電位を高レベル（Vcc）にな
るよう増幅する。
この後、選択コラムデコーダの出力Yiが高レベルとな
り、プルアップされたI/O線対にビット線対のデータが
読出される。ここで、I/O負荷13の駆動能力とセンスア
ンプ16のそれとは同程度になるように構成しているの
で、読出し時に低レベル側の▲▼線は、低レベル
（GND）に向けてフルスイングされず、VccレベルとGND
レベルとの中間的電位となる。そして、その影響で、低
レベル側の▲▼も中間的電位VMを保持する。
り、プルアップされたI/O線対にビット線対のデータが
読出される。ここで、I/O負荷13の駆動能力とセンスア
ンプ16のそれとは同程度になるように構成しているの
で、読出し時に低レベル側の▲▼線は、低レベル
（GND）に向けてフルスイングされず、VccレベルとGND
レベルとの中間的電位となる。そして、その影響で、低
レベル側の▲▼も中間的電位VMを保持する。
この時、外部▲▼信号が高レベルになると、コ
ラム系がリセットされてYiが低レベルとなる。又、同時
にワード線がリセットされ、その後、センスアンプのリ
セットが生じ、更にその後ビット線対のイコライズが起
きる。
ラム系がリセットされてYiが低レベルとなる。又、同時
にワード線がリセットされ、その後、センスアンプのリ
セットが生じ、更にその後ビット線対のイコライズが起
きる。
従来のダイナミックメモリ装置は以上のように構成さ
れており、メモリセルキャパシタより情報“0"が読出さ
れた場合、メモリセルキャパシタ12には中間電位である
VMが残っており、このため次の読出し動作で不良を呈す
るという問題があった。
れており、メモリセルキャパシタより情報“0"が読出さ
れた場合、メモリセルキャパシタ12には中間電位である
VMが残っており、このため次の読出し動作で不良を呈す
るという問題があった。
本発明は、上記の様な問題点を解消するためになされ
たもので、I/O線に負荷を設けたものにおいても、上記
のような不良を呈することのないダイナミックメモリ装
置を提供することを目的としている。
たもので、I/O線に負荷を設けたものにおいても、上記
のような不良を呈することのないダイナミックメモリ装
置を提供することを目的としている。
本発明に係るダイナミックメモリ装置は、メモリセル
が接続される複数のビット線対と、これら複数のビット
線対の所望のビット線対との間で情報がやりとりされる
I/O線対と、上記I/O線対の各I/O線に接続され、各I/O線
を所定電位にするための一対のI/O線負荷と、上記複数
のビット線対と上記I/O線対との間に設けられ、所望の
ビット線対を選択的にI/O線対に接続し、▲▼信
号の立上がりに応じてリセットされるコラムゲートと、
上記▲▼信号を受け、▲▼信号の立下がり
に同期して立下がりかつ▲▼信号の立上がりから
所定時間遅延されて立上がる内部▲▼信号を発生
する内部▲▼信号発生手段と、メモリセルが接続
され、上記内部▲▼信号発生手段からの内部▲
▼信号の立上がりに応じてリセットされるワード線
と、各ビット線対にそれぞれ接続され、各ビット線対の
ビット線間の電位差を増幅し、上記内部▲▼信号
発生手段からの内部▲▼信号の立上がりに応じて
リセットされる複数のセンスアンプと、各ビット線対に
それぞれ接続され、上記内部▲▼信号発生手段か
らの内部▲▼信号の立上がりに応じてセットさ
れ、各ビット線対のビット線間の電位をイコライズする
複数のイコライズ手段とを設けるように構成したもので
ある。
が接続される複数のビット線対と、これら複数のビット
線対の所望のビット線対との間で情報がやりとりされる
I/O線対と、上記I/O線対の各I/O線に接続され、各I/O線
を所定電位にするための一対のI/O線負荷と、上記複数
のビット線対と上記I/O線対との間に設けられ、所望の
ビット線対を選択的にI/O線対に接続し、▲▼信
号の立上がりに応じてリセットされるコラムゲートと、
上記▲▼信号を受け、▲▼信号の立下がり
に同期して立下がりかつ▲▼信号の立上がりから
所定時間遅延されて立上がる内部▲▼信号を発生
する内部▲▼信号発生手段と、メモリセルが接続
され、上記内部▲▼信号発生手段からの内部▲
▼信号の立上がりに応じてリセットされるワード線
と、各ビット線対にそれぞれ接続され、各ビット線対の
ビット線間の電位差を増幅し、上記内部▲▼信号
発生手段からの内部▲▼信号の立上がりに応じて
リセットされる複数のセンスアンプと、各ビット線対に
それぞれ接続され、上記内部▲▼信号発生手段か
らの内部▲▼信号の立上がりに応じてセットさ
れ、各ビット線対のビット線間の電位をイコライズする
複数のイコライズ手段とを設けるように構成したもので
ある。
本発明においては、上述のように構成したことによ
り、ワード線とセンスアンプがリセットされビット線対
がイコライズされるタイミングが、外部RAS信号の立上
がりより所定時間遅れるので、I/O負荷により発生され
ている中間的電位VMがメモリセルのセルキャパシタに残
らず、読出しの不良が防止される。
り、ワード線とセンスアンプがリセットされビット線対
がイコライズされるタイミングが、外部RAS信号の立上
がりより所定時間遅れるので、I/O負荷により発生され
ている中間的電位VMがメモリセルのセルキャパシタに残
らず、読出しの不良が防止される。
以下、この発明の一実施例を図について説明する。
第１図に本発明の一実施例によるダイナミックメモリ
装置の内部▲▼信号発生回路の構成例を示す。図
中、20は内部▲▼信号発生回路であり、外部▲
▼信号を受け、外部▲▼信号の立下がりに同
期して立下がりかつ立上がりから所定時間遅延されて立
上がる内部▲▼信号を発生するものである。該回
路20において、1,2は互いに直列接続された２つのイン
バータ回路であり、前段のインバータ回路１はその入力
に外部▲▼信号を受け、後段のインバータ回路２
はその出力より▲▼信号を発生する。また、3,
…,4は互いに直列接続された2n個のインバータ回路であ
り、インバータ回路３はその入力に▲▼信号を
受ける。６はこのインバータ回路４の出力と▲
▼信号とを入力とする２入力NAND回路、５はこの２入力
NAND回路６の出力を反転して内部▲▼信号を出力
するインバータ回路である。
装置の内部▲▼信号発生回路の構成例を示す。図
中、20は内部▲▼信号発生回路であり、外部▲
▼信号を受け、外部▲▼信号の立下がりに同
期して立下がりかつ立上がりから所定時間遅延されて立
上がる内部▲▼信号を発生するものである。該回
路20において、1,2は互いに直列接続された２つのイン
バータ回路であり、前段のインバータ回路１はその入力
に外部▲▼信号を受け、後段のインバータ回路２
はその出力より▲▼信号を発生する。また、3,
…,4は互いに直列接続された2n個のインバータ回路であ
り、インバータ回路３はその入力に▲▼信号を
受ける。６はこのインバータ回路４の出力と▲
▼信号とを入力とする２入力NAND回路、５はこの２入力
NAND回路６の出力を反転して内部▲▼信号を出力
するインバータ回路である。
次に動作について説明する。インバータ回路3,4から
なる遅延段とNAND回路６とにより、外部▲▼信号
をリセット時のみ遅延する内部信号▲▼が得ら
れ、この信号を、上記ワード線，センスアンプのリセッ
ト，ビット線対のイコライズ起動信号として使用するこ
とにより、ワード線のセット（立上がり），センスアン
プのセット（活性化），イコライズのリセット（不活性
化）のタイミングが妨げられずに、本発明の構成が実現
される。
なる遅延段とNAND回路６とにより、外部▲▼信号
をリセット時のみ遅延する内部信号▲▼が得ら
れ、この信号を、上記ワード線，センスアンプのリセッ
ト，ビット線対のイコライズ起動信号として使用するこ
とにより、ワード線のセット（立上がり），センスアン
プのセット（活性化），イコライズのリセット（不活性
化）のタイミングが妨げられずに、本発明の構成が実現
される。
第２図に上記実施例を説明するための波形図を示す。
外部▲▼信号によるリセット時に、ワード線WL、
センスアンプ16のリセット、ビット線対のイコライズを
第１図の回路によりそれぞれtd時間だけ、遅延させるこ
とにより、BLの中間電位VMは、センスアンプ16を通して
放電され、完全なGNDレベルがセルキャパシタ12に書込
まれる。従って以後の読出しの不良は皆無となる。
外部▲▼信号によるリセット時に、ワード線WL、
センスアンプ16のリセット、ビット線対のイコライズを
第１図の回路によりそれぞれtd時間だけ、遅延させるこ
とにより、BLの中間電位VMは、センスアンプ16を通して
放電され、完全なGNDレベルがセルキャパシタ12に書込
まれる。従って以後の読出しの不良は皆無となる。
以上のように、本発明に係るダイナミックメモリ装置
によれば、メモリセルが接続される複数のビット線対
と、これら複数のビット線対の所望のビット線対との間
で情報がやりとりされるI/O線対と、上記I/O線対の各I/
O線に接続され、各I/O線を所定電位にするための一対の
I/O線負荷と、上記複数のビット線対と上記I/O線対との
間に設けられ、所望のビット線対を選択的にI/O線対に
接続し、▲▼信号の立上がりに応じてリセットさ
れるコラムゲートと、上記▲▼信号を受け、▲
▼信号の立下がりに同期して立下がりかつ▲
▼信号の立上がりから所定時間遅延されて立上がる内部
▲▼信号を発生する内部▲▼信号発生手段
と、メモリセルが接続され、上記内部▲▼信号発
生手段からの内部▲▼信号の立上がりに応じてリ
セットされるワード線と、各ビット線対にそれぞれ接続
され、各ビット線対のビット線間の電位差を増幅し、上
記内部▲▼信号発生手段からの内部▲▼信
号の立上がりに応じてリセットされる複数のセンスアン
プと、各ビット線対にそれぞれ接続され、上記内部▲
▼信号発生手段からの内部▲▼信号の立上が
りに応じてセットされ、各ビット線対のビット線間の電
位をイコライズする複数のイコライズ手段とを設けるよ
うにしたので、中間電位がメモリセルのキャパシタに残
留し、これにより次の読出し動作時に不良を呈するとい
う問題を解決でき、読出し動作上信頼性のあるダイナミ
ックメモリ装置が得られるという効果がある。
によれば、メモリセルが接続される複数のビット線対
と、これら複数のビット線対の所望のビット線対との間
で情報がやりとりされるI/O線対と、上記I/O線対の各I/
O線に接続され、各I/O線を所定電位にするための一対の
I/O線負荷と、上記複数のビット線対と上記I/O線対との
間に設けられ、所望のビット線対を選択的にI/O線対に
接続し、▲▼信号の立上がりに応じてリセットさ
れるコラムゲートと、上記▲▼信号を受け、▲
▼信号の立下がりに同期して立下がりかつ▲
▼信号の立上がりから所定時間遅延されて立上がる内部
▲▼信号を発生する内部▲▼信号発生手段
と、メモリセルが接続され、上記内部▲▼信号発
生手段からの内部▲▼信号の立上がりに応じてリ
セットされるワード線と、各ビット線対にそれぞれ接続
され、各ビット線対のビット線間の電位差を増幅し、上
記内部▲▼信号発生手段からの内部▲▼信
号の立上がりに応じてリセットされる複数のセンスアン
プと、各ビット線対にそれぞれ接続され、上記内部▲
▼信号発生手段からの内部▲▼信号の立上が
りに応じてセットされ、各ビット線対のビット線間の電
位をイコライズする複数のイコライズ手段とを設けるよ
うにしたので、中間電位がメモリセルのキャパシタに残
留し、これにより次の読出し動作時に不良を呈するとい
う問題を解決でき、読出し動作上信頼性のあるダイナミ
ックメモリ装置が得られるという効果がある。
第１図は本発明の一実施例によるダイナミックメモリ装
置の内部▲▼信号発生回路を示す図であり、第１
図（ａ）はその回路構成図、第１図（ｂ）〜（ｄ）は第
１図（ａ）内の各部の波形図である。 第２図は本発明の一実施例によるダイナミックメモリ装
置の動作を説明するための各部の波形図である。 第３図は、I/O負荷を設けたダイナミックRAMのメモリア
レイ部の回路図、第４図は従来のダイナミックメモリ装
置の回路動作を説明するための各部の波形図である。 図において、20は内部▲▼信号発生回路、１〜５
はインバータ回路、６はNAND回路、WLはワード線信号、
BL,▲▼はビット線対信号、S0，▲▼はセンス
アンプ活性化信号、Yiはコラムデコーダの出力、I/O,▲
▼はI/O線対信号、VMは中間的電位、tdは遅延時
間である。
置の内部▲▼信号発生回路を示す図であり、第１
図（ａ）はその回路構成図、第１図（ｂ）〜（ｄ）は第
１図（ａ）内の各部の波形図である。 第２図は本発明の一実施例によるダイナミックメモリ装
置の動作を説明するための各部の波形図である。 第３図は、I/O負荷を設けたダイナミックRAMのメモリア
レイ部の回路図、第４図は従来のダイナミックメモリ装
置の回路動作を説明するための各部の波形図である。 図において、20は内部▲▼信号発生回路、１〜５
はインバータ回路、６はNAND回路、WLはワード線信号、
BL,▲▼はビット線対信号、S0，▲▼はセンス
アンプ活性化信号、Yiはコラムデコーダの出力、I/O,▲
▼はI/O線対信号、VMは中間的電位、tdは遅延時
間である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 日高 秀人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 小西 康弘 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 堂阪 勝己 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 山▲崎▼ 宏之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 下田 正喜 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 池田 勇人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 塚本 和宏 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (56)参考文献 特開 昭58−182190（ＪＰ，Ａ) 特開 昭60−246094（ＪＰ，Ａ) 特開 昭61−170992（ＪＰ，Ａ)
Claims (1)
- 【請求項１】メモリセルが接続される複数のビット線対
と、 これら複数のビット線対の所望のビット線対との間で情
報がやりとりされるI/O線対と、 上記I/O線対の各I/O線に接続され、各I/O線を所定電位
にするための一対のI/O線負荷と、 上記複数のビット線対と上記I/O線対との間に設けら
れ、所望のビット線対を選択的にI/O線対に接続し、▲
▼信号の立上がりに応じてリセットされるコラム
ゲートと、 上記▲▼信号を受け、▲▼信号の立下がり
に同期して立下がりかつ▲▼信号の立上がりから
所定時間遅延されて立上がる内部▲▼信号を発生
する内部▲▼信号発生手段と、 メモリセルが接続され、上記内部▲▼信号発生手
段からの内部▲▼信号の立上がりに応じてリセッ
トされるワード線と、 各ビット線対にそれぞれ接続され、各ビット線対のビッ
ト線間の電位差を増幅し、上記内部▲▼信号発生
手段からの内部▲▼信号の立上がりに応じてリセ
ットされる複数のセンスアンプと、 各ビット線対にそれぞれ接続され、上記内部▲▼
信号発生手段からの内部▲▼信号の立上がりに応
じてセットされ、各ビット線対のビット線間の電位をイ
コライズする複数のイコライズ手段とを備えたことを特
徴とするダイナミックメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284850A JPH0812760B2 (ja) | 1986-11-29 | 1986-11-29 | ダイナミックメモリ装置 |
| US07/102,683 US4823322A (en) | 1986-11-29 | 1987-09-30 | Dynamic random access memory device having an improved timing arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284850A JPH0812760B2 (ja) | 1986-11-29 | 1986-11-29 | ダイナミックメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63138597A JPS63138597A (ja) | 1988-06-10 |
| JPH0812760B2 true JPH0812760B2 (ja) | 1996-02-07 |
Family
ID=17683835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61284850A Expired - Lifetime JPH0812760B2 (ja) | 1986-11-29 | 1986-11-29 | ダイナミックメモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4823322A (ja) |
| JP (1) | JPH0812760B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5031150A (en) * | 1988-08-26 | 1991-07-09 | Kabushiki Kaisha Toshiba | Control circuit for a semiconductor memory device and semiconductor memory system |
| JP2818203B2 (ja) * | 1988-08-26 | 1998-10-30 | 株式会社東芝 | ダイナミック型メモリ及びダイナミック型メモリシステム |
| US5142637A (en) * | 1988-11-29 | 1992-08-25 | Solbourne Computer, Inc. | Dynamic video RAM incorporating single clock random port control |
| USRE35680E (en) * | 1988-11-29 | 1997-12-02 | Matsushita Electric Industrial Co., Ltd. | Dynamic video RAM incorporating on chip vector/image mode line modification |
| JPH0426989A (ja) * | 1990-05-18 | 1992-01-30 | Toshiba Corp | ダイナミックメモリ装置 |
| DE69125982T2 (de) * | 1990-07-17 | 1997-08-21 | Nippon Electric Co | Halbleiterspeicheranordnung |
| US5077693A (en) * | 1990-08-06 | 1991-12-31 | Motorola, Inc. | Dynamic random access memory |
| JP2707953B2 (ja) * | 1993-09-14 | 1998-02-04 | 日本電気株式会社 | 半導体メモリ回路 |
| JP2002170399A (ja) * | 2000-12-05 | 2002-06-14 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012718B2 (ja) * | 1980-03-28 | 1985-04-03 | 富士通株式会社 | 半導体ダイナミックメモリ |
| JPS58182190A (ja) * | 1982-04-19 | 1983-10-25 | Hitachi Ltd | ダイナミツク型ｍｏｓメモリ装置 |
| JPS60246094A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| US4656612A (en) * | 1984-11-19 | 1987-04-07 | Inmos Corporation | Dram current control technique |
| JPH0789437B2 (ja) * | 1985-01-23 | 1995-09-27 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS6238593A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
-
1986
- 1986-11-29 JP JP61284850A patent/JPH0812760B2/ja not_active Expired - Lifetime
-
1987
- 1987-09-30 US US07/102,683 patent/US4823322A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4823322A (en) | 1989-04-18 |
| JPS63138597A (ja) | 1988-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4843264A (en) | Dynamic sense amplifier for CMOS static RAM | |
| US6078546A (en) | Synchronous semiconductor memory device with double data rate scheme | |
| US4417328A (en) | Random access semiconductor memory device using MOS transistors | |
| US4573147A (en) | Semiconductor memory device | |
| JPH0253879B2 (ja) | ||
| JPH0546040B2 (ja) | ||
| JPH0210593A (ja) | メモリ用センス・アンプ及びデータ読出し方法 | |
| JPH029081A (ja) | 半導体記憶装置 | |
| US7269075B2 (en) | Method and apparatus for simultaneous differential data sensing and capture in a high speed memory | |
| JPS63197092A (ja) | ダイナミツクランダムアクセスメモリ | |
| JPH087573A (ja) | 半導体記憶装置と、そのデータの読出および書込方法 | |
| JPH0812760B2 (ja) | ダイナミックメモリ装置 | |
| JP3484388B2 (ja) | 半導体記憶装置 | |
| JP2845264B2 (ja) | セルフカットオフ型センスアンプ回路 | |
| JPH11203873A (ja) | 半導体集積回路及びデータ処理システム | |
| JPH0325875B2 (ja) | ||
| JP3277112B2 (ja) | 半導体記憶装置 | |
| US6341100B1 (en) | Semiconductor integrated circuit having circuit for writing data to memory cell | |
| JPH02244494A (ja) | Ｓｒａｍセンスアンプの等化回路 | |
| JPH04159690A (ja) | メモリ装置 | |
| JPH10255475A (ja) | 半導体記憶装置 | |
| US7088634B2 (en) | Semiconductor memory device for performing refresh operation | |
| JPH01116992A (ja) | センス増幅器制御回路 | |
| JPH0574162A (ja) | スタテイツク型半導体記憶装置 | |
| JP2988585B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |