JPH0574162A - スタテイツク型半導体記憶装置 - Google Patents
スタテイツク型半導体記憶装置Info
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- JPH0574162A JPH0574162A JP3241525A JP24152591A JPH0574162A JP H0574162 A JPH0574162 A JP H0574162A JP 3241525 A JP3241525 A JP 3241525A JP 24152591 A JP24152591 A JP 24152591A JP H0574162 A JPH0574162 A JP H0574162A
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Abstract
(57)【要約】
【目的】スタテイック型半導体記憶装置の高速化と低消
費電力化。 【構成】アドレストランジションデイテクタ10により
アドレス入力信号のレベル変化が検出されるとパルス発
生回路11において一定パルス幅のパルス信号φA が発
生される。このパルス信号φA は半導体メモリにおける
センスアンプ12やメモリ回路13等のスタテイック型
回路に供給され、これらスタテイック型回路が動作する
際に一対の電源間に発生する直流貫通電流の発生期間が
上記パルス信号φA によって制御される。
費電力化。 【構成】アドレストランジションデイテクタ10により
アドレス入力信号のレベル変化が検出されるとパルス発
生回路11において一定パルス幅のパルス信号φA が発
生される。このパルス信号φA は半導体メモリにおける
センスアンプ12やメモリ回路13等のスタテイック型
回路に供給され、これらスタテイック型回路が動作する
際に一対の電源間に発生する直流貫通電流の発生期間が
上記パルス信号φA によって制御される。
Description
【0001】
【産業上の利用分野】この発明は外部非同期型のスタテ
イック型半導体記憶装置に関し、特に長いサイクルタイ
ムで動作させる場合に動作速度を落とすことなしに低消
費電力化が図れるようにした改良に関する。
イック型半導体記憶装置に関し、特に長いサイクルタイ
ムで動作させる場合に動作速度を落とすことなしに低消
費電力化が図れるようにした改良に関する。
【0002】
【従来の技術】スタテイック型メモリには、外部から同
期信号を入力し、この同期信号に基づいて内部動作が制
御される同期型のものと、同期信号を用いない非同期型
のものとの2種類がある。このうちの同期型のものは消
費電力が少ないという特長を持つ反面、アドレス変化に
同期させた同期信号たとえばチップセレクト信号もしく
はチップイネーブル信号を入力しなければならず、使い
にくいという問題がある。もう1つの非同期型のものは
上記のような同期信号は不要であり、入力信号が単純で
使い易いが、動作状態において1対の電源間に貫通電流
が流れる回路が存在するために消費電力が大きなものと
なる欠点を持つ。
期信号を入力し、この同期信号に基づいて内部動作が制
御される同期型のものと、同期信号を用いない非同期型
のものとの2種類がある。このうちの同期型のものは消
費電力が少ないという特長を持つ反面、アドレス変化に
同期させた同期信号たとえばチップセレクト信号もしく
はチップイネーブル信号を入力しなければならず、使い
にくいという問題がある。もう1つの非同期型のものは
上記のような同期信号は不要であり、入力信号が単純で
使い易いが、動作状態において1対の電源間に貫通電流
が流れる回路が存在するために消費電力が大きなものと
なる欠点を持つ。
【0003】このような非同期型スタテイックメモリと
してはたとえば「DIGEST OF TECHNICAL PAPERS 1982 IE
EE International Solid-State Circuits Conference
(ISSCC)第 256頁および第 257頁の“A HI-CMOS 8k×8b
static RAM ”Osamu Minato他」等が知られている。こ
のようなメモリは消費電力が大きいばかりではなく、1
対の電源間に直流貫通電流が常時生じているので、サイ
クルタイム、すなわち読み出しあるいは書き込み動作を
完了するのに要する時間にほとんど依存しないような大
きな電力を消費する。
してはたとえば「DIGEST OF TECHNICAL PAPERS 1982 IE
EE International Solid-State Circuits Conference
(ISSCC)第 256頁および第 257頁の“A HI-CMOS 8k×8b
static RAM ”Osamu Minato他」等が知られている。こ
のようなメモリは消費電力が大きいばかりではなく、1
対の電源間に直流貫通電流が常時生じているので、サイ
クルタイム、すなわち読み出しあるいは書き込み動作を
完了するのに要する時間にほとんど依存しないような大
きな電力を消費する。
【0004】
【発明が解決しようとする課題】ところで、上記のよう
な非同期型スタテイックメモリに対し、たとえば「DIGE
ST OF TECHNICAL PAPERS 1982 IEEE ISSCC 第 258頁お
よび第 259頁“A 64kb CMOS RAM ”Satoshi Konishi
他」等のように非同期型メモリの使い易さと同期型メモ
リの低消費電力性との両方の特長を兼ね備えたいわゆる
外部非同期内部同期型のメモリが開発されている。この
メモリは、アドレス入力の変化を検知し、これによって
ビット線をサイクルタイムよりも十分に短い期間にプリ
チャージし、これと同時に1対のビット線をイコライズ
し、次にワード線を開いてプリチャージされたビット線
にメモリセルの情報を取り出し、引き続いてラッチ型の
センスアンプを用いてビット線相互間の電位差を増幅す
ることによってデータ読出しを行うようにしている。こ
のラッチ型センスアンプはデータを1度ラッチした後は
電力をほとんど消費しないので低消費電力化は達成され
る。しかしながら、ビット線のプリチャージとラッチ型
センスアンプとの組合せはビット線における電位振幅を
電源電圧いっぱいまで振る必要が有るため、次のプリチ
ャージ時にビット線電位の回復が遅く高速化には適して
いない。
な非同期型スタテイックメモリに対し、たとえば「DIGE
ST OF TECHNICAL PAPERS 1982 IEEE ISSCC 第 258頁お
よび第 259頁“A 64kb CMOS RAM ”Satoshi Konishi
他」等のように非同期型メモリの使い易さと同期型メモ
リの低消費電力性との両方の特長を兼ね備えたいわゆる
外部非同期内部同期型のメモリが開発されている。この
メモリは、アドレス入力の変化を検知し、これによって
ビット線をサイクルタイムよりも十分に短い期間にプリ
チャージし、これと同時に1対のビット線をイコライズ
し、次にワード線を開いてプリチャージされたビット線
にメモリセルの情報を取り出し、引き続いてラッチ型の
センスアンプを用いてビット線相互間の電位差を増幅す
ることによってデータ読出しを行うようにしている。こ
のラッチ型センスアンプはデータを1度ラッチした後は
電力をほとんど消費しないので低消費電力化は達成され
る。しかしながら、ビット線のプリチャージとラッチ型
センスアンプとの組合せはビット線における電位振幅を
電源電圧いっぱいまで振る必要が有るため、次のプリチ
ャージ時にビット線電位の回復が遅く高速化には適して
いない。
【0005】この発明は上記のような事情を考慮してな
されたものであり、その目的とするところは、高速性と
低消費電力性を兼備したスタテイック型半導体記憶装置
を提供することにある。
されたものであり、その目的とするところは、高速性と
低消費電力性を兼備したスタテイック型半導体記憶装置
を提供することにある。
【0006】
【課題を解決するための手段及び作用】この発明による
スタテイック型半導体記憶装置では、少なくともアドレ
ス入力信号の論理レベル変化を検知し、これを受けて少
なくとも最小サイクルタイム以上のパルス幅を持つパル
ス信号を発生し、このパルス信号に基づいて1対の電源
間で直流貫通電流が発生する回路を制御するようにした
ものである。
スタテイック型半導体記憶装置では、少なくともアドレ
ス入力信号の論理レベル変化を検知し、これを受けて少
なくとも最小サイクルタイム以上のパルス幅を持つパル
ス信号を発生し、このパルス信号に基づいて1対の電源
間で直流貫通電流が発生する回路を制御するようにした
ものである。
【0007】
【実施例】以下図面を参照してこの発明の一実施例を説
明する。図1はこの発明に係るスタテイック型半導体記
憶装置を説明するためのブロック図である。図において
Ak〜Alはアドレス入力信号であり、これらの信号は
並列的にアドレストランジションデイテクタ10に供給
される。このアドレストランジションデイテクタ10は
上記アドレス入力信号Ak〜Alの論理レベル変化を検
知してパルス信号φATを発生するものであり、このパル
ス信号φATはパルス発生回路11に供給される。パルス
発生回路11は上記パルス信号φATに同期して少なくと
もその装置の最小サイクルタイム以上の一定パルス幅を
持つパルス信号φA を発生する。そしてこのパルス信号
φAはセンスアンプ12、メモリ回路13等、動作時に
1対の電源間で直流貫通電流が発生する回路にその直流
貫通電流期間を制御する信号として供給される。そして
上記パルス信号φA のパルス幅は、上記センスアンプ1
2、メモリ回路13等の回路がそれぞれ所定の動作を完
了するまでの期間よりも長く設定されている。
明する。図1はこの発明に係るスタテイック型半導体記
憶装置を説明するためのブロック図である。図において
Ak〜Alはアドレス入力信号であり、これらの信号は
並列的にアドレストランジションデイテクタ10に供給
される。このアドレストランジションデイテクタ10は
上記アドレス入力信号Ak〜Alの論理レベル変化を検
知してパルス信号φATを発生するものであり、このパル
ス信号φATはパルス発生回路11に供給される。パルス
発生回路11は上記パルス信号φATに同期して少なくと
もその装置の最小サイクルタイム以上の一定パルス幅を
持つパルス信号φA を発生する。そしてこのパルス信号
φAはセンスアンプ12、メモリ回路13等、動作時に
1対の電源間で直流貫通電流が発生する回路にその直流
貫通電流期間を制御する信号として供給される。そして
上記パルス信号φA のパルス幅は、上記センスアンプ1
2、メモリ回路13等の回路がそれぞれ所定の動作を完
了するまでの期間よりも長く設定されている。
【0008】このような構成において、センスアンプ1
2、メモリ回路13等の回路では、パルス信号φA の一
定期間にのみセンスアンプ12、メモリ回路13等のそ
れぞれの回路における直流貫通電流期間を制御するよう
にしているので、従来の完全非同期型のもののようにサ
イクルタイムに依存せずに大きな電力を消費することな
しに、サイクルタイムが長くなる程平均の消費電力を少
なくすることができる。しかも動作期間には十分な直流
貫通電流を流すようにしているので、それぞれの回路に
おける動作速度も十分に速いものとすることができる。
2、メモリ回路13等の回路では、パルス信号φA の一
定期間にのみセンスアンプ12、メモリ回路13等のそ
れぞれの回路における直流貫通電流期間を制御するよう
にしているので、従来の完全非同期型のもののようにサ
イクルタイムに依存せずに大きな電力を消費することな
しに、サイクルタイムが長くなる程平均の消費電力を少
なくすることができる。しかも動作期間には十分な直流
貫通電流を流すようにしているので、それぞれの回路に
おける動作速度も十分に速いものとすることができる。
【0009】図2は従来とこの発明のものにおけるサイ
クルタイムTSCと消費電力P(平均値)との関係を示す
特性図である。図において実線はこの発明のものであ
り、破線は従来のものである。図示するように従来では
サイクルタイムにかかわらずに一定の電力を消費する
が、この発明のものではサイクルタイムに反比例して消
費電力は少なくなる。なお、上記パルス信号φA のパル
ス幅はセンスアンプ12、メモリ回路13等の回路がそ
れぞれ所定の動作を完了するまでの期間よりも長く設定
されているので、各回路が誤動作を起こす恐れはない。
クルタイムTSCと消費電力P(平均値)との関係を示す
特性図である。図において実線はこの発明のものであ
り、破線は従来のものである。図示するように従来では
サイクルタイムにかかわらずに一定の電力を消費する
が、この発明のものではサイクルタイムに反比例して消
費電力は少なくなる。なお、上記パルス信号φA のパル
ス幅はセンスアンプ12、メモリ回路13等の回路がそ
れぞれ所定の動作を完了するまでの期間よりも長く設定
されているので、各回路が誤動作を起こす恐れはない。
【0010】次にこの発明をカラムセンスアンプに実施
した場合を図3を用いて説明する。図3において/B
L,BLは1対のビット線であり、両ビット線/BL,
BLと高電位電源電圧VDD印加点との間には負荷として
のNチャネルMOSトランジスタ21,22が挿入され
ている。上記両MOSトランジスタ21,22のゲート
はVDD印加点に接続されていて、それぞれ常時オンして
いる。上記1対のビット線/BL,BL相互間には少な
くとも1つのメモリセルMCが設けられる。このメモリ
セルMCは例示するように、たとえば各PチャネルMO
Sトランジスタ31,32および各NチャネルMOSト
ランジスタ33,34からなるCMOSインバータ3
5,36を逆並列接続してフリップフロップ37を構成
し、このフリップフロップ37と上記1対のビット線/
BL,BLとの間にトランスファゲート用のNチャネル
MOSトランジスタ38,39を挿入するようにしたも
のであり、この両トランスファゲート用のMOSトラン
ジスタ38,39のゲートはワード線WLに並列接続さ
れる。なお、上記2つのCMOSインバータ35,36
は上記VDD印加点と低電位電源電圧VSS印加点との間に
挿入されている。
した場合を図3を用いて説明する。図3において/B
L,BLは1対のビット線であり、両ビット線/BL,
BLと高電位電源電圧VDD印加点との間には負荷として
のNチャネルMOSトランジスタ21,22が挿入され
ている。上記両MOSトランジスタ21,22のゲート
はVDD印加点に接続されていて、それぞれ常時オンして
いる。上記1対のビット線/BL,BL相互間には少な
くとも1つのメモリセルMCが設けられる。このメモリ
セルMCは例示するように、たとえば各PチャネルMO
Sトランジスタ31,32および各NチャネルMOSト
ランジスタ33,34からなるCMOSインバータ3
5,36を逆並列接続してフリップフロップ37を構成
し、このフリップフロップ37と上記1対のビット線/
BL,BLとの間にトランスファゲート用のNチャネル
MOSトランジスタ38,39を挿入するようにしたも
のであり、この両トランスファゲート用のMOSトラン
ジスタ38,39のゲートはワード線WLに並列接続さ
れる。なお、上記2つのCMOSインバータ35,36
は上記VDD印加点と低電位電源電圧VSS印加点との間に
挿入されている。
【0011】さらに図3において破線で囲んだ部分はカ
ラムセンスアンプCSAである。このカラムセンスアン
プCSAは上記1対のビット線/BL,BLに生じる各
電位を増幅して1対のデータ線/DL,DLに出力する
ものであり、次のように構成されている。上記1対のデ
ータ線/DL,DLとVDD印加点との間には負荷として
のPチャネルMOSトランジスタ41,42が挿入され
ている。そして、上記両MOSトランジスタ41,42
のゲートはVSS印加点に接続されていて、それぞれ常時
オンしている。上記一方のデータ線DLとVSS印加点と
の間には3個のNチャネルMOSトランジスタ43,4
4,45が直列挿入されており、このうちのMOSトラ
ンジスタ43のゲートはセンスアンプ制御線CCに、M
OSトランジスタ44のゲートは上記一方のビット線/
BLに、MOSトランジスタ45のゲートはVDD印加点
にそれぞれ接続されている。したがって、上記MOSト
ランジスタ45は常時オンしている。さらに上記2つの
MOSトランジスタ44,45の直列接続点と他方のデ
ータ線/DLとの間には2つのNチャネルMOSトラン
ジスタ46,47が直列挿入されており、一方のMOS
トランジスタ46のゲートは上記センスアンプ制御線C
Cに、他方のMOSトランジスタ47のゲートは上記他
方のビット線BLにそれぞれ接続されている。また、上
記センスアンプ制御線CCには特定のアドレス入力信号
の組合せと前記パルス信号φA とが入力されるカラムア
ドレスデコーダとしてのANDゲート48の出力信号が
供給される。そして、1対のデータ線/DL,DLにお
けるデータは、前記パルス信号φA に同期して動作する
メインセンスアンプMSAに供給される。
ラムセンスアンプCSAである。このカラムセンスアン
プCSAは上記1対のビット線/BL,BLに生じる各
電位を増幅して1対のデータ線/DL,DLに出力する
ものであり、次のように構成されている。上記1対のデ
ータ線/DL,DLとVDD印加点との間には負荷として
のPチャネルMOSトランジスタ41,42が挿入され
ている。そして、上記両MOSトランジスタ41,42
のゲートはVSS印加点に接続されていて、それぞれ常時
オンしている。上記一方のデータ線DLとVSS印加点と
の間には3個のNチャネルMOSトランジスタ43,4
4,45が直列挿入されており、このうちのMOSトラ
ンジスタ43のゲートはセンスアンプ制御線CCに、M
OSトランジスタ44のゲートは上記一方のビット線/
BLに、MOSトランジスタ45のゲートはVDD印加点
にそれぞれ接続されている。したがって、上記MOSト
ランジスタ45は常時オンしている。さらに上記2つの
MOSトランジスタ44,45の直列接続点と他方のデ
ータ線/DLとの間には2つのNチャネルMOSトラン
ジスタ46,47が直列挿入されており、一方のMOS
トランジスタ46のゲートは上記センスアンプ制御線C
Cに、他方のMOSトランジスタ47のゲートは上記他
方のビット線BLにそれぞれ接続されている。また、上
記センスアンプ制御線CCには特定のアドレス入力信号
の組合せと前記パルス信号φA とが入力されるカラムア
ドレスデコーダとしてのANDゲート48の出力信号が
供給される。そして、1対のデータ線/DL,DLにお
けるデータは、前記パルス信号φA に同期して動作する
メインセンスアンプMSAに供給される。
【0012】このような構成においてメモリセルMCか
らデータを読出す場合の動作について説明する。まずア
ドレスが変化して読出しが開始されるとこのアドレス変
化に応答してパルス信号φA がアクティブにされ、これ
によってカラムセンスアンプCSA内の1対のMOSト
ランジスタ43,46がオンする。一方、上記アドレス
変化後にワード線WLが選択的に駆動され、この選択さ
れたワード線WLに接続されているメモリセルMC内の
MOSトランジスタ38,39がオンし、これによって
フリップフロップ37から1対のビット線/BL,BL
にデータが読出される。このときの読出しデータに基づ
いて1対のビット線/BL,BLのいずれか一方がVDD
とVSSとの中間電位となり、他方はVDDとなる。したが
って、カラムセンスアンプCSA内のMOSトランジス
タ44,47はそれぞれのゲート電位に応じてオンす
る。このときMOSトランジスタ43,46はともにオ
ンしているので、VDDとVSSとの間ではMOSトランジ
スタ41,43,44,45からなる経路とMOSトラ
ンジスタ42,46,47,45からなる経路でそれぞ
れ値が異なる直流貫通電流が流れ、これによって1対の
データ線/DL,DLにはビット線/BL,BLの電位
に応じて反転増幅された電位が出力される。また、上記
パルス信号φA がアクティブとなっている期間にメイン
センスアンプMSAも動作するので、データ線/DL,
DLにおける電位はさらにこのメインセンスアンプMS
Aで増幅され、ここからデータとして出力される。そし
て、メモリセルMCからデータが十分に読み出されかつ
カラムセンスアンプCSAで電位が十分に増幅される
と、パルス信号φA が非アクティブとなり、カラムセン
スアンプCSAは動作を停止する。したがってこの後、
カラムセンスアンプCSA内における直流貫通電流の流
れは停止する。
らデータを読出す場合の動作について説明する。まずア
ドレスが変化して読出しが開始されるとこのアドレス変
化に応答してパルス信号φA がアクティブにされ、これ
によってカラムセンスアンプCSA内の1対のMOSト
ランジスタ43,46がオンする。一方、上記アドレス
変化後にワード線WLが選択的に駆動され、この選択さ
れたワード線WLに接続されているメモリセルMC内の
MOSトランジスタ38,39がオンし、これによって
フリップフロップ37から1対のビット線/BL,BL
にデータが読出される。このときの読出しデータに基づ
いて1対のビット線/BL,BLのいずれか一方がVDD
とVSSとの中間電位となり、他方はVDDとなる。したが
って、カラムセンスアンプCSA内のMOSトランジス
タ44,47はそれぞれのゲート電位に応じてオンす
る。このときMOSトランジスタ43,46はともにオ
ンしているので、VDDとVSSとの間ではMOSトランジ
スタ41,43,44,45からなる経路とMOSトラ
ンジスタ42,46,47,45からなる経路でそれぞ
れ値が異なる直流貫通電流が流れ、これによって1対の
データ線/DL,DLにはビット線/BL,BLの電位
に応じて反転増幅された電位が出力される。また、上記
パルス信号φA がアクティブとなっている期間にメイン
センスアンプMSAも動作するので、データ線/DL,
DLにおける電位はさらにこのメインセンスアンプMS
Aで増幅され、ここからデータとして出力される。そし
て、メモリセルMCからデータが十分に読み出されかつ
カラムセンスアンプCSAで電位が十分に増幅される
と、パルス信号φA が非アクティブとなり、カラムセン
スアンプCSAは動作を停止する。したがってこの後、
カラムセンスアンプCSA内における直流貫通電流の流
れは停止する。
【0013】このようにこの実施例では、カラムセンス
アンプCSAの動作期間にのみ直流貫通電流を流して増
幅を行うようにしたので、φA の期間は一定であるため
サイクルタイムを長くすればする程、平均の消費電力を
少なくすることができる。しかも動作期間は十分な直流
貫通電流を流すようにしているので、このカラムセンス
アンプCSAにおける動作速度も従来の非同期型のもの
と同様に速くすることとができる。
アンプCSAの動作期間にのみ直流貫通電流を流して増
幅を行うようにしたので、φA の期間は一定であるため
サイクルタイムを長くすればする程、平均の消費電力を
少なくすることができる。しかも動作期間は十分な直流
貫通電流を流すようにしているので、このカラムセンス
アンプCSAにおける動作速度も従来の非同期型のもの
と同様に速くすることとができる。
【0014】なお、この実施例回路において、MOSト
ランジスタ45を省略し、MOSトランジスタ44,4
7それぞれの一端をVSS印加点に直接に接続するように
してもよい。また、パルス信号φA をANDゲート48
に供給する代りに上記MOSトランジスタ45のゲート
に供給し、このMOSトランジスタ45をφA の期間だ
けオンさせるようにしてもよい。
ランジスタ45を省略し、MOSトランジスタ44,4
7それぞれの一端をVSS印加点に直接に接続するように
してもよい。また、パルス信号φA をANDゲート48
に供給する代りに上記MOSトランジスタ45のゲート
に供給し、このMOSトランジスタ45をφA の期間だ
けオンさせるようにしてもよい。
【0015】図4はこの発明の他の実施例を示す回路図
である。この実施例回路は上記図3のメインセンスアン
プMSAにこの発明を実施したものである。すなわち、
VDD印加点とV SS印加点との間にはPチャネルMO
Sトランジスタ51と3つのNチャネルMOSトランジ
スタ52,53,54が直列挿入され、さらに上記3つ
のMOSトランジスタ51,52,53からなる直列回
路に対して、直列接続されたPチャネルMOSトランジ
スタ55および2つのNチャネルMOSトランジスタ5
6,57からなる直列回路が並列接続されている。上記
2つのPチャネルMOSトランジスタ51,55のゲー
トは互いに接続され、さらにこのゲート共通接続点はM
OSトランジスタ51,52の直列接続点58に接続さ
れている。上記2つのNチャネルMOSトランジスタ5
2,56のゲートは互いに接続され、このゲート共通接
続点には前記パルス信号φAが供給される。上記Nチャ
ネルMOSトランジスタ53のゲートには前記図3中の
一方のデータ線DLの信号電位が供給され、Nチャネル
MOSトランジスタ57のゲートには同じく他方のデー
タ線/DLの信号電位が供給され、NチャネルMOSト
ランジスタ54のゲートはVDD印加点に接続されてい
る。さらにVDD印加点とMOSトランジスタ51,52
の直列接続点58との間にはPチャネルMOSトランジ
スタ59が挿入され、このMOSトランジスタ59のゲ
ートには前記パルス信号φA が供給される。さらに上記
2つのMOSトランジスタ55,56の直列接続点60
には2つのインバータ71,72を逆並列接続してなる
ラッチ回路70の入力端が接続されている。
である。この実施例回路は上記図3のメインセンスアン
プMSAにこの発明を実施したものである。すなわち、
VDD印加点とV SS印加点との間にはPチャネルMO
Sトランジスタ51と3つのNチャネルMOSトランジ
スタ52,53,54が直列挿入され、さらに上記3つ
のMOSトランジスタ51,52,53からなる直列回
路に対して、直列接続されたPチャネルMOSトランジ
スタ55および2つのNチャネルMOSトランジスタ5
6,57からなる直列回路が並列接続されている。上記
2つのPチャネルMOSトランジスタ51,55のゲー
トは互いに接続され、さらにこのゲート共通接続点はM
OSトランジスタ51,52の直列接続点58に接続さ
れている。上記2つのNチャネルMOSトランジスタ5
2,56のゲートは互いに接続され、このゲート共通接
続点には前記パルス信号φAが供給される。上記Nチャ
ネルMOSトランジスタ53のゲートには前記図3中の
一方のデータ線DLの信号電位が供給され、Nチャネル
MOSトランジスタ57のゲートには同じく他方のデー
タ線/DLの信号電位が供給され、NチャネルMOSト
ランジスタ54のゲートはVDD印加点に接続されてい
る。さらにVDD印加点とMOSトランジスタ51,52
の直列接続点58との間にはPチャネルMOSトランジ
スタ59が挿入され、このMOSトランジスタ59のゲ
ートには前記パルス信号φA が供給される。さらに上記
2つのMOSトランジスタ55,56の直列接続点60
には2つのインバータ71,72を逆並列接続してなる
ラッチ回路70の入力端が接続されている。
【0016】このメインセンスアンプMSAは、MOS
トランジスタ53,57を差動入力型の駆動MOSとし
かつMOSトランジスタ51,55をカレントミラー型
負荷とした差動増幅器61の出力端にラッチ回路70を
設けるようにしたものである。そして、上記差動増幅器
61の動作を、パルス信号φA をゲート入力する2つの
MOSトランジスタ52、56によって制御するように
したものである。すなわち、パルス信号φA がアクティ
ブとなっている期間にMOSトランジスタ52,56が
ともにオンし、差動増幅器61が動作して1対のデータ
線/DL,DLにおける電位が増幅される。これにより
差動増幅器61の出力端である直列接続点60には上記
1対のデータ線/DL,DL相互間の電位差に応じたデ
ータが出力され、この後、このデータはラッチ回路70
でラッチされる。
トランジスタ53,57を差動入力型の駆動MOSとし
かつMOSトランジスタ51,55をカレントミラー型
負荷とした差動増幅器61の出力端にラッチ回路70を
設けるようにしたものである。そして、上記差動増幅器
61の動作を、パルス信号φA をゲート入力する2つの
MOSトランジスタ52、56によって制御するように
したものである。すなわち、パルス信号φA がアクティ
ブとなっている期間にMOSトランジスタ52,56が
ともにオンし、差動増幅器61が動作して1対のデータ
線/DL,DLにおける電位が増幅される。これにより
差動増幅器61の出力端である直列接続点60には上記
1対のデータ線/DL,DL相互間の電位差に応じたデ
ータが出力され、この後、このデータはラッチ回路70
でラッチされる。
【0017】この実施例回路でも動作期間にのみVDDと
VSSとの間に直流貫通電流を流して増幅動作を行うよう
にしたので、図3の場合と同様にサイクルタイムを長く
すればする程、平均の消費電力を少なくすることができ
る。しかも、動作期間は十分な直流貫通電流を流すよう
にしているので、このメインセンスアンプMSAにおけ
る動作速度を従来の非同期型のものと同様に速くするこ
とができる。
VSSとの間に直流貫通電流を流して増幅動作を行うよう
にしたので、図3の場合と同様にサイクルタイムを長く
すればする程、平均の消費電力を少なくすることができ
る。しかも、動作期間は十分な直流貫通電流を流すよう
にしているので、このメインセンスアンプMSAにおけ
る動作速度を従来の非同期型のものと同様に速くするこ
とができる。
【0018】なお、この実施例回路において、VDD印加
点と直列接続点58との間に挿入されたPチャネルMO
Sトランジスタ59は、差動増幅器61の非動作期間す
なわちパルス信号φA が非アクティブのときにオンして
上記直列接続点58の電位を強制的にVDDレベルに設定
するためのものである。このとき、差動増幅器61の出
力端に接続されているPチャネルMOSトランジスタ5
5はオフとなり、しかもφA が非アクティブであること
により上記出力端に接続されているNチャネルMOSト
ランジスタ56もオフとなり、これによって差動増幅器
61の出力端は高インピーダンス状態に保たれる。この
結果、ラッチ回路70の誤動作が防止される。
点と直列接続点58との間に挿入されたPチャネルMO
Sトランジスタ59は、差動増幅器61の非動作期間す
なわちパルス信号φA が非アクティブのときにオンして
上記直列接続点58の電位を強制的にVDDレベルに設定
するためのものである。このとき、差動増幅器61の出
力端に接続されているPチャネルMOSトランジスタ5
5はオフとなり、しかもφA が非アクティブであること
により上記出力端に接続されているNチャネルMOSト
ランジスタ56もオフとなり、これによって差動増幅器
61の出力端は高インピーダンス状態に保たれる。この
結果、ラッチ回路70の誤動作が防止される。
【0019】またこの実施例回路ではチップイネーブ状
態のときにのみパルス信号φA が与えられる。このよう
にしないとチップイネーブ状態でないときにアドレス入
力の変化によってパルス信号φA を形成する回路が動作
し、消費電力が増加してしまう。
態のときにのみパルス信号φA が与えられる。このよう
にしないとチップイネーブ状態でないときにアドレス入
力の変化によってパルス信号φA を形成する回路が動作
し、消費電力が増加してしまう。
【0020】図5はこの発明のさらに他の実施例を示す
回路図である。この実施例回路は、この発明をメモリ回
路に実施したものである。すなわち、前記図3と同様に
構成されたメモリセルMC、1対のビット線/BL,B
L、ビット線/BL,BLの負荷となるNチャネルMO
Sトランジスタ21,22、ワード線WLからなる回路
において、ワード線WLをANDゲート81の出力で駆
動するようにしたものである。このANDゲート81は
ロウアドレスデコーダとなるものであり、特定のアドレ
ス信号の組合せとORゲート82からの出力信号が並列
に供給される。さらに上記ORゲート82には前記パル
ス信号φA が直接に、リードライト制御信号R//Wが
インバータ83を介してそれぞれ供給される。また、上
記1対のビット線/BL,BLにはカラムデコーダ84
およびデータ書込み、読出し回路85が結合されてい
る。
回路図である。この実施例回路は、この発明をメモリ回
路に実施したものである。すなわち、前記図3と同様に
構成されたメモリセルMC、1対のビット線/BL,B
L、ビット線/BL,BLの負荷となるNチャネルMO
Sトランジスタ21,22、ワード線WLからなる回路
において、ワード線WLをANDゲート81の出力で駆
動するようにしたものである。このANDゲート81は
ロウアドレスデコーダとなるものであり、特定のアドレ
ス信号の組合せとORゲート82からの出力信号が並列
に供給される。さらに上記ORゲート82には前記パル
ス信号φA が直接に、リードライト制御信号R//Wが
インバータ83を介してそれぞれ供給される。また、上
記1対のビット線/BL,BLにはカラムデコーダ84
およびデータ書込み、読出し回路85が結合されてい
る。
【0021】この回路ではデータの書込み時および読出
し時にロウデコーダとしてのANDゲート81とカラム
デコーダ84とで1つのメモリセルMCを選択し、この
選択されたメモリセルMCに対してデータの書込み、読
出し回路85によってデータの書込み、読出しを行う。
そして、データ読出しの場合、ANDゲート81の出力
信号はパルス信号φA の期間だけアクティブとなり、こ
れによってワード線WLが駆動されメモリセルMC内の
MOSトランジスタ38,39が所定期間オンする。こ
のとき、フリップフロップ37に予め記憶されていたデ
ータが1対のビット線/BL,BLに読出される。この
とき、低レベルのデータが読出される一方のビット線で
は、負荷用のMOSトランジスタ21または22、ビッ
ト線/BLまたはBL、メモリセルMCという経路で直
流貫通電流が発生する。たとえばビット線BLに低レベ
ルのデータが読出されるとすれば、VDD〜MOSトラン
ジスタ22〜ビット線BL〜MOSトランジスタ39〜
MOSトランジスタ34〜VSSの経路で直流貫通電流が
発生する。
し時にロウデコーダとしてのANDゲート81とカラム
デコーダ84とで1つのメモリセルMCを選択し、この
選択されたメモリセルMCに対してデータの書込み、読
出し回路85によってデータの書込み、読出しを行う。
そして、データ読出しの場合、ANDゲート81の出力
信号はパルス信号φA の期間だけアクティブとなり、こ
れによってワード線WLが駆動されメモリセルMC内の
MOSトランジスタ38,39が所定期間オンする。こ
のとき、フリップフロップ37に予め記憶されていたデ
ータが1対のビット線/BL,BLに読出される。この
とき、低レベルのデータが読出される一方のビット線で
は、負荷用のMOSトランジスタ21または22、ビッ
ト線/BLまたはBL、メモリセルMCという経路で直
流貫通電流が発生する。たとえばビット線BLに低レベ
ルのデータが読出されるとすれば、VDD〜MOSトラン
ジスタ22〜ビット線BL〜MOSトランジスタ39〜
MOSトランジスタ34〜VSSの経路で直流貫通電流が
発生する。
【0022】ところで、データ読出し時に必要な上記直
流貫通電流の発生期間は常に一定である。したがって、
サイクルタイムを長くすればする程、平均の消費電力を
少なくすることができる。しかもデータ読出し期間は十
分な直流貫通電流を流すようにしているので、1対のビ
ット線/BL,BLにおける電位はVSSまで低下せず、
VDDとVSSとの中間電位となる。このため、ビット線/
BL,BLの電位の回復が速くなり、高速動作が可能で
ある。
流貫通電流の発生期間は常に一定である。したがって、
サイクルタイムを長くすればする程、平均の消費電力を
少なくすることができる。しかもデータ読出し期間は十
分な直流貫通電流を流すようにしているので、1対のビ
ット線/BL,BLにおける電位はVSSまで低下せず、
VDDとVSSとの中間電位となる。このため、ビット線/
BL,BLの電位の回復が速くなり、高速動作が可能で
ある。
【0023】一方、データ書込みの場合は、アドレス信
号が変化してから一定期間の後にワード線WLが閉じて
しまうと、その後に書込み用データが変わってもメモリ
セルMCにはこのデータは書込まれないという誤動作が
起こる。そのため、データ書込み時には信号R//Wに
よってORゲート82の出力信号をφA とは無関係に高
レベルに設定し、書込みの期間中ワード線WLを駆動す
るようにしている。ところで、この実施例回路の場合、
データ読出し時には消費電力を少なくすることができる
が、データ書込み時にはこれができない。
号が変化してから一定期間の後にワード線WLが閉じて
しまうと、その後に書込み用データが変わってもメモリ
セルMCにはこのデータは書込まれないという誤動作が
起こる。そのため、データ書込み時には信号R//Wに
よってORゲート82の出力信号をφA とは無関係に高
レベルに設定し、書込みの期間中ワード線WLを駆動す
るようにしている。ところで、この実施例回路の場合、
データ読出し時には消費電力を少なくすることができる
が、データ書込み時にはこれができない。
【0024】図6は上記図5回路の変形例の回路図であ
り、データ書込み時にも消費電力を少なくすることがで
きるようにしたものである。この変形例回路では、アド
レス入力信号Ak〜Alの論理レベル変化を検知してパ
ルス信号φATを発生するアドレストランジションデイテ
クタ10と、入力データIi〜Inの論理レベル変化を
検知してパルス信号φDTを発生するデータトランジショ
ンデイテクタ14とを設け、両出力パルス信号φAT,φ
DTをORゲート15を介してパルス発生回路11に供給
することによって、アドレス入力信号もしくは入力デー
タが変化したときにパルス発生回路11で一定パルス幅
のパルス信号φA を発生させ、このパルス信号φA を特
定のアドレス入力信号の組合せとともに前記ワード線W
Lを駆動するANDゲート81に供給するようにしたも
のである。このようにすれば、入力データが変化する毎
にパルス信号φA がANDゲート81に入力するので、
データ書込みが完了するのに十分な期間だけ前記直流貫
通電流が発生し、信号R//Wに基づいてデータ書込み
期間中、ワード線WLを駆動する場合に比較して大幅な
消費電力の削減が実現できる。
り、データ書込み時にも消費電力を少なくすることがで
きるようにしたものである。この変形例回路では、アド
レス入力信号Ak〜Alの論理レベル変化を検知してパ
ルス信号φATを発生するアドレストランジションデイテ
クタ10と、入力データIi〜Inの論理レベル変化を
検知してパルス信号φDTを発生するデータトランジショ
ンデイテクタ14とを設け、両出力パルス信号φAT,φ
DTをORゲート15を介してパルス発生回路11に供給
することによって、アドレス入力信号もしくは入力デー
タが変化したときにパルス発生回路11で一定パルス幅
のパルス信号φA を発生させ、このパルス信号φA を特
定のアドレス入力信号の組合せとともに前記ワード線W
Lを駆動するANDゲート81に供給するようにしたも
のである。このようにすれば、入力データが変化する毎
にパルス信号φA がANDゲート81に入力するので、
データ書込みが完了するのに十分な期間だけ前記直流貫
通電流が発生し、信号R//Wに基づいてデータ書込み
期間中、ワード線WLを駆動する場合に比較して大幅な
消費電力の削減が実現できる。
【0025】図7は前記アドレストランジションデイテ
クタ10もしくはデータトランジションデイテクタ14
の1ビット分の構成を示す回路図である。この回路は、
VDD印加点とインバータ91の入力端との間に、ゲート
がVSS印加点に接続されて常時オンしている負荷用のP
チャネルMOSトランジスタ92を挿入し、また上記イ
ンバータ91の入力端とVSS印加点との間にそれぞれ2
個ずつのNチャネルMOSトランジスタ93と94,9
5と96を直列接続したものを並列挿入し、一方、アド
レス入力信号(もしくは入力データ)を順次反転するよ
うに4個のインバータ97〜100を縦列接続し、上記
MOSトランジスタ93のゲートにはアドレス入力信号
(もしくは入力データ)を供給し、MOSトランジスタ
94のゲートにはインバータ99の出力信号を供給し、
MOSトランジスタ95のゲートにはインバータ97の
出力信号を供給し、MOSトランジスタ96のゲートに
はインバータ100の出力信号を供給するようにしたも
のである。
クタ10もしくはデータトランジションデイテクタ14
の1ビット分の構成を示す回路図である。この回路は、
VDD印加点とインバータ91の入力端との間に、ゲート
がVSS印加点に接続されて常時オンしている負荷用のP
チャネルMOSトランジスタ92を挿入し、また上記イ
ンバータ91の入力端とVSS印加点との間にそれぞれ2
個ずつのNチャネルMOSトランジスタ93と94,9
5と96を直列接続したものを並列挿入し、一方、アド
レス入力信号(もしくは入力データ)を順次反転するよ
うに4個のインバータ97〜100を縦列接続し、上記
MOSトランジスタ93のゲートにはアドレス入力信号
(もしくは入力データ)を供給し、MOSトランジスタ
94のゲートにはインバータ99の出力信号を供給し、
MOSトランジスタ95のゲートにはインバータ97の
出力信号を供給し、MOSトランジスタ96のゲートに
はインバータ100の出力信号を供給するようにしたも
のである。
【0026】この回路において、入力が低レベルのとき
にはMOSトランジスタ93,96がオフしているの
で、インバータ91の入力端はMOSトランジスタ92
によって高レベルに設定され、これによってインバータ
91の出力信号は低レベルに設定される。次に入力が高
レベルに立上る。このとき、いままで高レベルになって
いるインバータ99の出力信号は所定期間遅れて低レベ
ルに下がるので、この遅れ期間だけMOSトランジスタ
93,94がともにオンし、この期間だけインバータ9
1の出力信号は高レベルに設定される。なお、2つのM
OSトランジスタ95,96は入力が高レベルの状態か
ら低レベルに立下るときを検出してパルス信号を発生す
るためのものである。
にはMOSトランジスタ93,96がオフしているの
で、インバータ91の入力端はMOSトランジスタ92
によって高レベルに設定され、これによってインバータ
91の出力信号は低レベルに設定される。次に入力が高
レベルに立上る。このとき、いままで高レベルになって
いるインバータ99の出力信号は所定期間遅れて低レベ
ルに下がるので、この遅れ期間だけMOSトランジスタ
93,94がともにオンし、この期間だけインバータ9
1の出力信号は高レベルに設定される。なお、2つのM
OSトランジスタ95,96は入力が高レベルの状態か
ら低レベルに立下るときを検出してパルス信号を発生す
るためのものである。
【0027】図8ないし図10はそれぞれ、前記アドレ
ストランジションデイテクタ10で発生するパルス信号
φATもしくはデータトランジションデイテクタ14で発
生するパルス信号φDTに同期して一定パルス幅を持つパ
ルス信号φA を発生するパルス発生回路11の一例を示
す回路図である。
ストランジションデイテクタ10で発生するパルス信号
φATもしくはデータトランジションデイテクタ14で発
生するパルス信号φDTに同期して一定パルス幅を持つパ
ルス信号φA を発生するパルス発生回路11の一例を示
す回路図である。
【0028】図8のものは、NORゲート111とこの
出力信号を反転するインバータ112からなる遅延回路
110を複数個縦続接続し、初段の遅延回路110内の
NORゲート111には2個のインバータ113,11
4を直列に介してパルス信号φAT(もしくはφDT)を供
給し、各段の遅延回路110内のNORゲート111に
はパルス信号φAT(もしくはφDT)を並列的に供給し、
さらに終段の遅延回路110の出力信号とパルス信号φ
AT(もしくはφDT)をNORゲート115に供給し、こ
のNORゲート115の出力信号をインバータ116で
反転することによって前記一定パルス幅のパルス信号φ
A を得るようにしたものである。
出力信号を反転するインバータ112からなる遅延回路
110を複数個縦続接続し、初段の遅延回路110内の
NORゲート111には2個のインバータ113,11
4を直列に介してパルス信号φAT(もしくはφDT)を供
給し、各段の遅延回路110内のNORゲート111に
はパルス信号φAT(もしくはφDT)を並列的に供給し、
さらに終段の遅延回路110の出力信号とパルス信号φ
AT(もしくはφDT)をNORゲート115に供給し、こ
のNORゲート115の出力信号をインバータ116で
反転することによって前記一定パルス幅のパルス信号φ
A を得るようにしたものである。
【0029】図9のものは図8中の遅延回路110内の
NORゲート111の代りにNANDゲート117を設
け、各段の遅延回路110内のNANDゲート117に
はインバータ113の出力信号を並列的に供給し、さら
に終段の遅延回路110の出力信号と上記インバータ1
13の出力信号とをNANDゲート118に供給し、こ
のNANDゲート118の出力信号としてパルス信号φ
A を得るようにしたものである。
NORゲート111の代りにNANDゲート117を設
け、各段の遅延回路110内のNANDゲート117に
はインバータ113の出力信号を並列的に供給し、さら
に終段の遅延回路110の出力信号と上記インバータ1
13の出力信号とをNANDゲート118に供給し、こ
のNANDゲート118の出力信号としてパルス信号φ
A を得るようにしたものである。
【0030】図10のものは、NORゲート121とこ
の出力信号を一方入力とするNANDゲート122から
なる遅延回路120を複数個縦続接続し、初段の遅延回
路120内のNORゲート121には2個のインバータ
123,124を直列に介してパルス信号φAT(もしく
はφDT)を供給し、各段の遅延回路120内のNORゲ
ート121にはパルス信号φAT(もしくはφDT)を並列
的に供給し、各段の遅延回路120内のNANDゲート
122には上記インバータ123の出力信号を並列的に
供給し、さらに終段の遅延回路120の出力信号とパル
ス信号φAT(もしくはφDT)をNORゲート125に供
給し、このNORゲート125の出力信号をインバータ
126で反転することによってパルス信号φA を得るよ
うにしたものである。
の出力信号を一方入力とするNANDゲート122から
なる遅延回路120を複数個縦続接続し、初段の遅延回
路120内のNORゲート121には2個のインバータ
123,124を直列に介してパルス信号φAT(もしく
はφDT)を供給し、各段の遅延回路120内のNORゲ
ート121にはパルス信号φAT(もしくはφDT)を並列
的に供給し、各段の遅延回路120内のNANDゲート
122には上記インバータ123の出力信号を並列的に
供給し、さらに終段の遅延回路120の出力信号とパル
ス信号φAT(もしくはφDT)をNORゲート125に供
給し、このNORゲート125の出力信号をインバータ
126で反転することによってパルス信号φA を得るよ
うにしたものである。
【0031】これらの回路ではいずれの場合にも、入力
パルス信号φAT(もしくはφDT)の立上りに同期して出
力パルス信号φA を高レベルに立上げ、その後、入力パ
ルス信号φAT(もしくはφDT)が低レベルに下がった後
に各遅延回路110または120の信号遅延時間分だけ
遅れて出力パルス信号φA を低レベルに下げるようにし
ている。そしてパルス信号φA のパルス幅は遅延回路1
10または120の段数に応じて設定される。また、こ
れらの回路において、φA が低レベルに下がらないうち
に再び入力が高レベルになる場合には、この時点から一
定期間は高レベルとなるため、図1中のセンスアンプ1
2,メモリ回路13等の回路の正常動作が保証される。
パルス信号φAT(もしくはφDT)の立上りに同期して出
力パルス信号φA を高レベルに立上げ、その後、入力パ
ルス信号φAT(もしくはφDT)が低レベルに下がった後
に各遅延回路110または120の信号遅延時間分だけ
遅れて出力パルス信号φA を低レベルに下げるようにし
ている。そしてパルス信号φA のパルス幅は遅延回路1
10または120の段数に応じて設定される。また、こ
れらの回路において、φA が低レベルに下がらないうち
に再び入力が高レベルになる場合には、この時点から一
定期間は高レベルとなるため、図1中のセンスアンプ1
2,メモリ回路13等の回路の正常動作が保証される。
【0032】なお、この発明は上記した実施例に限定さ
れるものではなく種々の変形が可能であることはいうま
でもない。たとえば上記実施例ではアドレス入力信号の
みあるいはアドレス入力信号と入力データの変化をとら
えて、直流貫通電流が発生する回路のその電流発生期間
を一定に制御する場合について説明したが、さらにアド
レス入力信号、入力データに加えてチップイネーブル信
号/CEやリードライト制御信号R//W等の制御信号
を含めたすべての入力信号のうちの少なくとも1つの入
力信号のレベル変化をとらえて上記電流発生期間を制御
するようにしてもよい。たとえばチップイネーブル信号
/CEを低レベルに設定することによっデータ読出しを
開始させるような場合(チップイネーブルアクセスモー
ド)も低消費電力化が可能である。
れるものではなく種々の変形が可能であることはいうま
でもない。たとえば上記実施例ではアドレス入力信号の
みあるいはアドレス入力信号と入力データの変化をとら
えて、直流貫通電流が発生する回路のその電流発生期間
を一定に制御する場合について説明したが、さらにアド
レス入力信号、入力データに加えてチップイネーブル信
号/CEやリードライト制御信号R//W等の制御信号
を含めたすべての入力信号のうちの少なくとも1つの入
力信号のレベル変化をとらえて上記電流発生期間を制御
するようにしてもよい。たとえばチップイネーブル信号
/CEを低レベルに設定することによっデータ読出しを
開始させるような場合(チップイネーブルアクセスモー
ド)も低消費電力化が可能である。
【0033】また、所定の動作を行う際にVDDとVSSと
の間で直流貫通電流が発生する回路はセンスアンプやメ
モリ回路である場合について説明したが、これはノーマ
リーオン型の負荷を持つデコーダ(たとえばANDゲー
ト48や81)にもこの発明を実施することができる。
の間で直流貫通電流が発生する回路はセンスアンプやメ
モリ回路である場合について説明したが、これはノーマ
リーオン型の負荷を持つデコーダ(たとえばANDゲー
ト48や81)にもこの発明を実施することができる。
【0034】
【発明の効果】以上説明したようにこの発明によれば、
高速性と低消費電力性を兼備したスタテイック型半導体
記憶装置を提供することができる。
高速性と低消費電力性を兼備したスタテイック型半導体
記憶装置を提供することができる。
【図1】この発明の概略的な構成を示すブロック図。
【図2】この発明の実施例を説明するための特性図。
【図3】この発明の一実施例の構成を示す回路図。
【図4】この発明の他の実施例の構成を示す回路図。
【図5】この発明のさらに他の実施例の構成を示す回路
図。
図。
【図6】図5の実施例回路の変形例の回路図。
【図7】各実施例で使用されるアドレストランジション
デイテクタもしくはデータトランジションデイテクタの
1ビット分の構成を示す回路図。
デイテクタもしくはデータトランジションデイテクタの
1ビット分の構成を示す回路図。
【図8】各実施例で使用されるパルス発生回路の一例を
示す回路図。
示す回路図。
【図9】各実施例で使用されるパルス発生回路の一例を
示す回路図。
示す回路図。
【図10】各実施例で使用されるパルス発生回路の一例
を示す回路図。
を示す回路図。
10…アドレストランジションデイテクタ、11…パル
ス発生回路、12…センスアンプ、13…メモリ回路、
14…データトランジションデイテクタ、MC…メモリ
セル、/BL,BL…ビット線、WL…ワード線、CS
A…カラムセンスアンプ、/DL,DL…データ線、M
CA…メインセンスアンプ、48,81…ANDゲー
ト、61…差動増幅器、70…ラッチ回路。
ス発生回路、12…センスアンプ、13…メモリ回路、
14…データトランジションデイテクタ、MC…メモリ
セル、/BL,BL…ビット線、WL…ワード線、CS
A…カラムセンスアンプ、/DL,DL…データ線、M
CA…メインセンスアンプ、48,81…ANDゲー
ト、61…差動増幅器、70…ラッチ回路。
【手続補正書】
【提出日】平成3年10月21日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】請求項1
【補正方法】変更
【補正内容】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 磯部 満郎 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝総合研究所内
Claims (1)
- 【請求項1】 複数の入力信号の少なくともいずれか1
つのレベル変化を検知する入力検知手段と、 上記入力検知手段におけるレベル変化検知時に少なくと
も最小サイクルタイム以上のパルス幅を持つパルス信号
を発生するパルス発生手段と、 上記パルス発生手段で発生されるパルス信号が供給さ
れ、ビット線とこのビット線に接続された負荷手段及び
スタテイック型メモリセルからなり、データの読み出し
時と書き込みに上記パルス信号の供給の開始に伴って1
対の電源間で直流貫通電流が発生し、この電流発生期間
が上記パルス信号の供給の終了に伴って終了するように
制御されるスタテイック型メモリ回路と、 上記パルス発生手段で発生されるパルス信号が供給さ
れ、上記パルス信号の供給の開始に伴って上記ビット線
の信号を増幅し、増幅動作時には1対の電源間で直流貫
通電流が発生し、上記パルス信号の供給の終了に伴って
増幅動作が終了するように制御されるスタテイック型セ
ンスアンプとを具備したことを特徴とするスタテイック
型半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3241525A JP2580086B2 (ja) | 1991-09-20 | 1991-09-20 | スタテイック型半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3241525A JP2580086B2 (ja) | 1991-09-20 | 1991-09-20 | スタテイック型半導体記憶装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58096113A Division JPS59221891A (ja) | 1983-05-31 | 1983-05-31 | スタテイツク型半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0574162A true JPH0574162A (ja) | 1993-03-26 |
JP2580086B2 JP2580086B2 (ja) | 1997-02-12 |
Family
ID=17075645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3241525A Expired - Lifetime JP2580086B2 (ja) | 1991-09-20 | 1991-09-20 | スタテイック型半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2580086B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH034416U (ja) * | 1989-05-31 | 1991-01-17 | ||
US6356473B1 (en) | 1999-06-24 | 2002-03-12 | Nec Corporation | Static random access memory (SRAM) |
US6556482B2 (en) | 1999-06-24 | 2003-04-29 | Nec Electronics Corporation | Semiconductor memory device |
KR100431477B1 (ko) * | 1995-08-11 | 2004-08-27 | 텍사스 인스트루먼츠 인코포레이티드 | 반도체메모리장치 |
JP2010027127A (ja) * | 2008-07-17 | 2010-02-04 | Nippon Telegr & Teleph Corp <Ntt> | 判定回路及び判定方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54136239A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Integrated circuit |
JPS5668989A (en) * | 1979-11-08 | 1981-06-09 | Nec Corp | Memory circuit |
JPS58114596U (ja) * | 1982-01-22 | 1983-08-05 | 株式会社日立製作所 | 半導体メモリ装置 |
-
1991
- 1991-09-20 JP JP3241525A patent/JP2580086B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54136239A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Integrated circuit |
JPS5668989A (en) * | 1979-11-08 | 1981-06-09 | Nec Corp | Memory circuit |
JPS58114596U (ja) * | 1982-01-22 | 1983-08-05 | 株式会社日立製作所 | 半導体メモリ装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH034416U (ja) * | 1989-05-31 | 1991-01-17 | ||
KR100431477B1 (ko) * | 1995-08-11 | 2004-08-27 | 텍사스 인스트루먼츠 인코포레이티드 | 반도체메모리장치 |
US6356473B1 (en) | 1999-06-24 | 2002-03-12 | Nec Corporation | Static random access memory (SRAM) |
US6556482B2 (en) | 1999-06-24 | 2003-04-29 | Nec Electronics Corporation | Semiconductor memory device |
JP2010027127A (ja) * | 2008-07-17 | 2010-02-04 | Nippon Telegr & Teleph Corp <Ntt> | 判定回路及び判定方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2580086B2 (ja) | 1997-02-12 |
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