JPH0798359A - Semiconductor device - Google Patents
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- JPH0798359A JPH0798359A JP5243431A JP24343193A JPH0798359A JP H0798359 A JPH0798359 A JP H0798359A JP 5243431 A JP5243431 A JP 5243431A JP 24343193 A JP24343193 A JP 24343193A JP H0798359 A JPH0798359 A JP H0798359A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に関し、特に
複数の半導体部品を含み信号線の試験機能を有するマル
チチップモジュールやプリント基板等の半導体装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device such as a multi-chip module or a printed circuit board which includes a plurality of semiconductor components and has a signal line testing function.
【０００２】[0002]
【従来の技術】複数のＬＳＩを１つの基板上に実装した
マルチチップモジュールは、電子機器の小型化高機能化
および高密度化の趨勢に対応して広く用いられるように
なってきている。2. Description of the Related Art A multi-chip module in which a plurality of LSIs are mounted on a single substrate has come to be widely used in response to the trend toward miniaturization, higher functionality and higher density of electronic equipment.
【０００３】この種のマルチチップモジュールでは、こ
れらＬＳＩ相互間を接続するため多数の内部信号線を用
いているが、外部端子と直接接続されている一部のもの
を除いては、信号線試験時におけるこれら内部信号線と
外部信号線との間および内部信号線相互間のショートの
検出、および、このショートによる障害時におけるショ
ート箇所の特定が困難であった。In this type of multi-chip module, many internal signal lines are used to connect these LSIs to each other. However, except for some of them which are directly connected to external terminals, a signal line test is performed. It has been difficult to detect a short circuit between the internal signal line and the external signal line and between the internal signal lines at the time, and to identify a short-circuited portion at the time of failure due to this short circuit.
【０００４】従来のこの種の半導体装置の一例をブロッ
クで示す図５を参照すると、この従来の半導体装置３
は、ＬＳＩ１１，１２，１３と、これらＬＳＩ１１，１
２，１３の入出力端子相互間を接続する内部信号線Ｗ３
１〜Ｗ３３と、端子Ｔ３１〜Ｔ３７の各々とＬＳＩ１１
〜１３の入出力端子とを接続する外部信号線Ｘ３１〜Ｘ
３７とを備える。Referring to FIG. 5, which is a block diagram showing an example of a conventional semiconductor device of this type, the conventional semiconductor device 3 is described.
Are the LSIs 11, 12, 13 and these LSIs 11, 1
Internal signal line W3 for connecting the input / output terminals 2 and 13 to each other
1 to W33, each of the terminals T31 to T37 and the LSI 11
External signal lines X31 to X that connect to input / output terminals of
And 37.
【０００５】ここでＬＳＩ１１〜１３の各々の入出力端
子には、静電破壊に対する保護のため正負それぞれの電
源に対し逆極性に接続したダイオードを用いた周知の保
護回路を設けている。Here, each of the input / output terminals of the LSIs 11 to 13 is provided with a well-known protection circuit using a diode connected in reverse polarity to each of positive and negative power supplies for protection against electrostatic breakdown.
【０００６】次に、図５を参照して、従来の半導体装置
のショートテストの動作について説明すると、まず、テ
スト対象端子として端子Ｔ３１を用い、残りの端子Ｔ３
２〜Ｔ３７を全部接地レベルにする。次に、端子Ｔ３１
に微小電流を供給する。端子Ｔ３１と接地間の電位を測
定することにより、この端子３１と他の端子Ｔ３２〜Ｔ
３７との間のショートを発見できる。すなわち、上記シ
ョートが存在する場合、端子Ｔ３１の電位は他の端子Ｔ
３２〜Ｔ３７の電位と同一、すなわち接地レベルとな
る。上記ショートが存在しない場合は、上記電流は上記
保護回路の負側すなわち接地側のダイオードの順方向電
流となり、上記ダイオードの順方向電圧降下分の電位を
生ずる。以上のテストを他の全ての端子Ｔ３２〜Ｔ３７
について実施することにより、外部信号線Ｘ３１〜Ｘ３
７のショートテストが完了する。Next, referring to FIG. 5, the operation of the short test of the conventional semiconductor device will be described. First, the terminal T31 is used as the terminal to be tested and the remaining terminals T3 are used.
2-T37 are all set to the ground level. Next, the terminal T31
Supply a small current to. By measuring the potential between the terminal T31 and the ground, this terminal 31 and the other terminals T32 to T
You can find a short between 37. That is, when the above-mentioned short circuit exists, the potential of the terminal T31 is the other terminal T
It becomes the same as the potential of 32 to T37, that is, the ground level. If the short circuit does not exist, the current becomes a forward current of the diode on the negative side of the protection circuit, that is, the ground side, and a potential corresponding to the forward voltage drop of the diode is generated. The above test is performed for all other terminals T32 to T37.
The external signal lines X31 to X3
The short test of 7 is completed.
【０００７】しかし、内部信号線Ｗ３１〜Ｗ３３関連の
ショートテストは不可能であり、これら内部信号線Ｗ３
１〜Ｗ３３相互間のショートの発見は困難である。However, the short test related to the internal signal lines W31 to W33 is impossible, and these internal signal lines W3
It is difficult to find a short circuit between 1 and W33.
【０００８】この問題点の改善するため、図６に示す第
２の従来の半導体装置３Ａは内部信号線Ｗ３１〜Ｗ３３
のテスト用のテスト端子ＴＴ３１〜ＴＴ３３をさらに備
える。In order to solve this problem, the second conventional semiconductor device 3A shown in FIG. 6 has internal signal lines W31 to W33.
Further includes test terminals TT31 to TT33 for testing.
【０００９】上述のように、外部の端子Ｔ３１〜Ｔ３７
関連のショートテスト終了後、テスト端子ＴＴ３１〜Ｔ
Ｔ３３により、同様にテストを実施することにより、内
部信号線Ｗ３１〜Ｗ３３のショートテストが完了する。As described above, the external terminals T31 to T37.
After completion of related short test, test terminals TT31-T
By performing the test in the same manner at T33, the short test of the internal signal lines W31 to W33 is completed.
【００１０】しかしながら、特に小型化高密度化を推進
したマルチチップモジュールでは、端子数の制限などに
より全ての内部信号線に対応するテスト端子を設けるこ
とが困難である。However, it is difficult to provide test terminals corresponding to all the internal signal lines in a multi-chip module which has been particularly promoted in miniaturization and high density because of the limitation of the number of terminals.
【００１１】[0011]
【発明が解決しようとする課題】上述した従来の半導体
装置は、内部信号線相互間および外部信号線と内部信号
線相互間のショートを発見するためには、内部信号線を
含め全ての信号線を外部からアクセスできるように多数
のテスト端子を設ける必要があり、端子数が増大すると
いう欠点があった。In order to detect short circuits between internal signal lines and between external signal lines and internal signal lines, the conventional semiconductor device described above cannot detect all signal lines including internal signal lines. Since it is necessary to provide a large number of test terminals so that the terminals can be accessed from the outside, there is a drawback that the number of terminals increases.
【００１２】また、全ての内部信号線対応の上記テスト
端子が設けらていない場合には、上記ショートの発見が
困難であり、テスト時間を増大させるという欠点があっ
た。Further, if the test terminals corresponding to all the internal signal lines are not provided, it is difficult to find the short circuit and the test time is increased.
【００１３】[0013]
【課題を解決するための手段】本発明の半導体装置は、
外部端子を有する基板上に搭載した複数個の回路素子相
互間を接続するｎ（正の整数）本の内部信号線を含む半
導体装置において、ｎ個の第１の制御信号の各々に応答
して前記ｎ本の内部信号線の各々を接地するｎ個のスイ
ッチ素子を含む第１のスイッチ回路と、ｎ個の第２の制
御信号の各々に応答して前記外部端子と前記ｎ本の前記
内部信号線の各々とを接続するｎ個のスイッチ素子を含
む第２のスイッチ回路と、前記第１および第２の制御信
号を発生するとともに通常動作と試験動作とを切替る試
験制御手段とを備えて構成されている。The semiconductor device of the present invention comprises:
In a semiconductor device including n (positive integer) internal signal lines connecting a plurality of circuit elements mounted on a substrate having external terminals, in response to each of the n first control signals. A first switch circuit including n switch elements grounding each of the n internal signal lines; and the external terminal and the n internal sections in response to each of the n second control signals. A second switch circuit including n switch elements for connecting to each of the signal lines; and a test control means for generating the first and second control signals and switching between a normal operation and a test operation. Is configured.
【００１４】[0014]
【実施例】次に、本発明の第１の実子を含むロックで示
す図１を参照すると、この図に示す本実施例の半導体装
置１は、ＬＳＩ１１，１２と、これらＬＳＩ１１，１２
の入出力端子相互間を接続する内部信号線Ｗ１１〜Ｗ１
ｎと、ゲートのハイレベルに応答して内部信号線Ｗ１１
〜Ｗ１ｎの各々をそれぞれ接地レベルに接続するトラン
スファゲートＭ１１〜Ｍ１ｎと、ゲートのハイレベルに
応答して内部信号線Ｗ１１〜Ｗ１ｎの各々をそれぞれテ
スト出力用の端子ＴＴＯに接続するトランスファゲート
Ｍ２１〜Ｍ２ｎと、テスト制御信号ＴＣのレベルに応答
して通常動作およびテスト動作の切替を行うとともにテ
スト入力信号Ｔ１１〜Ｔ１３の符号に応答して出力信号
Ｄ１１〜Ｄ１ｎの各々のレベルを設定するデコーダ１５
と、テスト制御信号ＴＣとデコーダ１５の出力信号Ｄ１
１〜Ｄ１ｎの各々とをそれぞれ否定論理和演算するＮＯ
ＲゲートＧ１１〜Ｇ１ｎとを備える。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, referring to FIG. 1 showing a lock including the first embodiment of the present invention, a semiconductor device 1 of the present embodiment shown in this drawing includes LSIs 11 and 12, and these LSIs 11 and 12.
Signal lines W11 to W1 for connecting the input and output terminals of each other
n and the internal signal line W11 in response to the high level of the gate
To W1n are connected to the ground level, and transfer gates M21 to M2n are connected to the test output terminals TTO, respectively, in response to the high level of the gates. And a decoder 15 for switching between the normal operation and the test operation in response to the level of the test control signal TC and for setting the level of each of the output signals D11 to D1n in response to the sign of the test input signals T11 to T13.
And the test control signal TC and the output signal D1 of the decoder 15
1 to D1n and the NOR operation
R gates G11 to G1n are provided.
【００１５】トランスファゲートＭ１１〜Ｍ１ｎの各々
はトランジスタから成り、ソースが接地レベルに、ドレ
インがそれぞれ内部信号線Ｗ１１〜Ｗ１ｎの各々にゲー
トがそれぞれデコーダ１５の出力信号Ｄ１１〜Ｄ１ｎの
各々の信号線に接続されている。また、トランスファゲ
ートＭ２１〜Ｍ２ｎの各々はトランジスタから成り、ド
レインがテスト出力端子ＴＴＯに、ソースがそれぞれ内
部信号線Ｗ１１〜Ｗ１ｎの各々にゲートがそれぞれＮＯ
ＲゲートＧ１１〜Ｇ１ｎに接続されている。Each of the transfer gates M11 to M1n is composed of a transistor, the source is connected to the ground level, the drain is connected to each of the internal signal lines W11 to W1n, and the gate is connected to each of the signal lines of the output signals D11 to D1n of the decoder 15. It is connected. Each of the transfer gates M21 to M2n is composed of a transistor, the drain is connected to the test output terminal TTO, the source is connected to the internal signal lines W11 to W1n, and the gate is connected to NO.
It is connected to the R gates G11 to G1n.
【００１６】次に、本実施例の動作のタイムチャートで
ある図２を併せて参照して動作について説明すると、ま
ず、通常動作時には、テスト制御用の端子ＴＴＣを経由
してハイレベルのテスト制御信号ＴＣが供給され、この
ハイレベルのテスト制御信号ＴＣの供給に応答してデコ
ーダ１５の出力信号Ｄ１１〜Ｄ１ｎの全部をロウレベル
にする。これによりトランスファゲートＭ１１〜Ｍ１ｎ
は全てオフ状態となる。同時にこのハイレベルのテスト
入力信号ＴＣの供給に応答してＮＯＲゲートＧ１１〜Ｇ
１ｎの出力信号は全てロウレベルとなり、トランスファ
ゲートＭ２１〜Ｍ２ｎも全てオフ状態となる。この結
果、トランスファゲートＭ１１〜Ｍ１ｎ，Ｍ２１〜Ｍ２
ｎの全てがオフ状態になり、したがって、半導体装置１
の通常動作に対し影響を与えない。Next, the operation will be described with reference to FIG. 2 which is a time chart of the operation of the present embodiment. First, during normal operation, high-level test control is performed via the test control terminal TTC. The signal TC is supplied, and in response to the supply of the high level test control signal TC, all the output signals D11 to D1n of the decoder 15 are set to the low level. Thereby, the transfer gates M11 to M1n
Are all off. At the same time, in response to the supply of the high level test input signal TC, the NOR gates G11 to G are
The output signals of 1n are all at low level, and the transfer gates M21 to M2n are also all off. As a result, the transfer gates M11 to M1n, M21 to M2
All of n are turned off, and therefore the semiconductor device 1
It does not affect the normal operation of.
【００１７】次に、テスト動作時には、端子ＴＴＣを経
由してロウレベルのテスト制御信号ＴＣが供給され、こ
のロウレベルのテスト制御信号ＴＣの供給に応答してデ
コーダ１５は、テスト入力用の端子ＴＴ１１〜ＴＴ１３
から供給されるテスト信号Ｔ１１〜Ｔ１３の各々のレベ
ルの組合せから成る符号に応答して出力信号Ｄ１１〜Ｄ
１ｎの各々のレベルを設定する。Next, during the test operation, the low-level test control signal TC is supplied via the terminal TTC, and in response to the supply of the low-level test control signal TC, the decoder 15 has the test input terminals TT11 to TT11. TT13
Output signals D11-D in response to a code consisting of each level combination of test signals T11-T13 supplied from
Set each level of 1n.
【００１８】まず、テスト信号Ｔ１１〜Ｔ１３のレベル
を全部ロウレベルに設定すると、これらロウレベルのテ
スト信号Ｔ１１〜Ｔ１３の供給に応答して出力信号Ｄ１
１〜Ｄ１ｎの全てがハイレベルになり、トランスファゲ
ートＭ１１〜Ｍ１ｎは全てオン状態となる。同時にこの
ロウレベルのテスト制御信号ＴＣとハイレベルの出力信
号Ｄ１１〜Ｄ１ｎとの供給に応答してＮＯＲゲートＧ１
１〜Ｇ１ｎの出力信号は全てロウレベルとなり、トラン
スファゲートＭ２１〜Ｍ２ｎは全てオフ状態となる。し
たがって、内部信号線Ｗ１１〜Ｗ１ｎは全て接地レベル
となる。ここで、上述の従来の技術で説明したショート
テストを実施する。もし、外部接続用の端子Ｔ１１〜Ｔ
１ｎと内部信号線Ｗ１１〜Ｗ１ｎとの相互間にショート
が存在する場合には、テスト対象端子と接地との間の電
位が接地レベルとなることにより上記ショートが発見で
きる。First, when all the levels of the test signals T11 to T13 are set to the low level, the output signal D1 is generated in response to the supply of the low level test signals T11 to T13.
All of 1 to D1n become high level, and all of the transfer gates M11 to M1n are turned on. At the same time, in response to the supply of the low level test control signal TC and the high level output signals D11 to D1n, the NOR gate G1 is provided.
The output signals of 1 to G1n all become low level, and the transfer gates M21 to M2n are all turned off. Therefore, all the internal signal lines W11 to W1n are at the ground level. Here, the short test described in the above-mentioned conventional technique is performed. If the terminals T11 to T for external connection
When there is a short circuit between the 1n and the internal signal lines W11 to W1n, the short circuit can be found by the potential between the test target terminal and the ground becoming the ground level.
【００１９】次に、テスト信号Ｔ１１〜Ｔ１３の各々を
ロウ，ロウ，ハイの各レベルに設定すると、デコーダ１
５の出、ＬＳＩ１１のレベルがロウレベル、出力信号Ｄ
１２〜Ｄ１ｎの各々のレベルはハイレベルとなる。この
ときトランスファゲートＭ１１，Ｍ２２〜Ｍ２ｎがオフ
状態、他のトランスファゲートＭ１２〜Ｍ１ｎ，Ｍ２１
がオン状態となる。したがって、内部信号線Ｗ１１はト
ランスファゲートＭ２１を経由してテスト出力用の端子
ＴＴＯと接続され、テスト出力信号ＴＯとして出力され
るとともに、他の内部信号線Ｗ１２〜Ｗ１ｎはそれぞれ
トランスファゲートＭ１２〜Ｍ１ｎを経由して接地され
る。ここで、上述のショートテストをテスト出力端子Ｔ
ＴＯについて実施する。内部信号線Ｗ１１と他の内部信
号線Ｗ１２〜Ｗ１ｎとの相互間にショートが存在する
と、端子ＴＴＯの電位が接地レベルとなる。ショートが
存在しない場合には、端子ＴＴＯの電位は、従来技術の
場合と同様に、ＬＳＩ１１，１２の保護回路のダイオー
ドによる電圧降下分の電位を示す。テスト入力信号Ｔ１
１，Ｔ１２，Ｔ１３の各々のレベルを順次変化させ、上
述のテストを内部信号線Ｗ１１〜Ｗ１ｎの全てについて
実施することにより、これら内部信号線Ｗ１１〜Ｗ１ｎ
相互間のショートの発見が可能となる。Next, when the test signals T11 to T13 are set to low, low, and high levels, respectively, the decoder 1
5, output of LSI 11 is low level, output signal D
Each of the levels 12 to D1n becomes a high level. At this time, the transfer gates M11 and M22 to M2n are turned off, and the other transfer gates M12 to M1n and M21 are turned off.
Turns on. Therefore, the internal signal line W11 is connected to the terminal TTO for test output via the transfer gate M21 and is output as the test output signal TO, and the other internal signal lines W12 to W1n are connected to the transfer gates M12 to M1n, respectively. Grounded via. Here, the above-mentioned short test is performed on the test output terminal T
Carry out about TO. When a short circuit exists between the internal signal line W11 and the other internal signal lines W12 to W1n, the potential of the terminal TTO becomes the ground level. When there is no short circuit, the potential of the terminal TTO indicates the potential of the voltage drop due to the diode of the protection circuits of the LSIs 11 and 12 as in the case of the conventional technique. Test input signal T1
1, T12, and T13 are sequentially changed, and the above-described test is performed on all the internal signal lines W11 to W1n, whereby the internal signal lines W11 to W1n are
It is possible to find shorts between them.
【００２０】本発明の第２の実施例の半導体装置２をブ
ロックで示す図３を参照すると、本実施例の前述の第１
の実施例に対する相違点は、デコーダ１５の代りにテス
ト制御信号ＴＣのレベルに応答して通常動作およびテス
ト動作の切替を行うとともにシフトレジスタ１６にリセ
ット信号Ｒとプリセット信号Ｐとテストデータ信号Ｑを
供給するコントロールロジック１６と、テストデータ信
号Ｑの供給に応答して内部信号線Ｗ１１〜Ｗ１ｎに対す
るテスト信号Ｓ１〜ＳｎをクロックＣＫに同期して順次
供給するｎ段のレジスタから成るシフトレジスタ１７と
を備えることである。その他の構成要素は第１の実施例
と同一である。Referring to FIG. 3 which is a block diagram showing the semiconductor device 2 of the second embodiment of the present invention, the above-mentioned first embodiment of the present embodiment is used.
2 is different from that of the first embodiment in that instead of the decoder 15, the normal operation and the test operation are switched in response to the level of the test control signal TC, and the shift register 16 receives the reset signal R, the preset signal P and the test data signal Q. The control logic 16 for supplying the test data signal Q and the shift register 17 composed of n stages of registers for sequentially supplying the test signals S1 to Sn to the internal signal lines W11 to W1n in synchronization with the supply of the test data signal Q are provided. Be prepared. The other components are the same as those in the first embodiment.
【００２１】本実施例のタイムチャーＴ３３に図４を併
せて参照して動作を説明すると、まず、通常動作時は第
１の実施例と同様に、端子ＴＴＣを経由してハイレベル
のテスト制御信号ＴＣが供給され、このハイレベルのテ
スト制御信号ＴＣの供給に応答してコントロールロジッ
ク１６はリセット信号Ｒをロウレベルに、プリセット信
号Ｐをハイレベルにそれぞれ設定する。シフトレジスタ
１７はロウレベルのリセット信号Ｒの供給に応答して全
ての段のデータをロウレベルにリセットする。これによ
りシフトレジスタ１７から供給されるテスト信号Ｓ１〜
Ｓｎの全てがロウレベルとなり、トランスファゲートＭ
１１〜Ｍ１ｎ，Ｍ２１〜Ｍ２ｎの全てがオフ状態となる
ので、半導体装置２の通常動作に対し影響を与えない。The operation will be described with reference to FIG. 4 in addition to the time char T33 of the present embodiment. First, in the normal operation, as in the first embodiment, a high level test control is performed via the terminal TTC. The signal TC is supplied, and in response to the supply of the high level test control signal TC, the control logic 16 sets the reset signal R to the low level and the preset signal P to the high level. The shift register 17 resets the data of all the stages to the low level in response to the supply of the reset signal R of the low level. As a result, the test signals S1 to S1 supplied from the shift register 17
All of Sn becomes low level, and transfer gate M
Since all of 11 to M1n and M21 to M2n are turned off, the normal operation of the semiconductor device 2 is not affected.
【００２２】次に、テスト動作時には、端子ＴＴＣを経
由してロウレベルのテスト制御信号ＴＣが供給され、こ
のロウレベルのテスト制御信号ＴＣの供給に応答してコ
ントロールロジック１６は、リセット信号Ｒをハイレベ
ルに、プリセット信号Ｐをクロック入力用の端子ＴＣＫ
から供給されるクロックＣＫの１クロックの期間ロウレ
ベルにそれぞれ設定する。このロウレべルのプリセット
信号の供給に応答してシフトレジスタ１７の全ての段の
データをハイレベルにプリセットする。これにより、テ
スト信号Ｓ１〜Ｓｎの全てがロウレベルとなり、トラン
スファゲートＭ１１〜Ｍ１ｎの全てがオン状態となる。
次に、ロウレベルのテスト制御信号ＴＣとハイレベルの
テスト信号Ｓ１〜Ｓｎとの供給に応答してＮＯＲゲート
Ｇ１１〜Ｇ１ｎの全てがロウレベルになり、したがっ
て、トランスファゲートＭ２１〜Ｍ２ｎの全てがオフ状
態となる。したがって、内部信号線Ｗ１１〜Ｗ１ｎは全
て接地レベルとなる。ここで、従来技術あるいは第１の
実施例と同様のショートテストを実施する。Next, during the test operation, the low-level test control signal TC is supplied via the terminal TTC, and in response to the supply of the low-level test control signal TC, the control logic 16 sets the reset signal R to the high level. The preset signal P to the clock input terminal TCK
Are set to a low level for a period of one clock of the clock CK supplied from. In response to the supply of the low level preset signal, the data of all the stages of the shift register 17 are preset to the high level. As a result, all of the test signals S1 to Sn become low level, and all of the transfer gates M11 to M1n are turned on.
Next, in response to the supply of the low-level test control signal TC and the high-level test signals S1 to Sn, all of the NOR gates G11 to G1n become low level, so that all of the transfer gates M21 to M2n are turned off. Become. Therefore, all the internal signal lines W11 to W1n are at the ground level. Here, a short test similar to that of the conventional technique or the first embodiment is performed.
【００２３】次に、コントロールロジック１６により、
プリセット信号Ｐをハイレベルに、テストデータ信号Ｑ
をクロックＣＫの１クロックの期間ロウレベルにそれぞ
れ設定する。これにより、シフトレジスタ１７はクロッ
クＣＫに同期して、テストデータ信号Ｑを順次シフトす
る。まず、テスト信号Ｓ１がロウレベルに、他のテスト
信号Ｓ２〜Ｓｎがハイレベルになる。これにより、トラ
ンスファゲートＭ１１，Ｍ２２〜Ｍ２ｎがオフ状態、他
のトランスファゲートＭ１２〜Ｍ１ｎ，Ｍ２１がオン状
態となり、第１の実施例と同様に、内部信号線Ｗ１１は
トランスファゲートＭ２１を経由して端子ＴＴＯと接続
されるとともに、他の内部信号線Ｗ１２〜Ｗ１ｎはそれ
ぞれトランスファゲートＭ１２〜Ｍ２ｎを経由して接地
され、端子ＴＴＯについてショートテストを実施でき
る。Next, by the control logic 16,
The preset signal P is set to high level and the test data signal Q
Are set to the low level during the period of one clock of the clock CK. As a result, the shift register 17 sequentially shifts the test data signal Q in synchronization with the clock CK. First, the test signal S1 goes low and the other test signals S2 to Sn go high. As a result, the transfer gates M11, M22 to M2n are turned off and the other transfer gates M12 to M1n, M21 are turned on, and the internal signal line W11 is connected to the terminal via the transfer gate M21 as in the first embodiment. While being connected to the TTO, the other internal signal lines W12 to W1n are grounded via the transfer gates M12 to M2n, respectively, so that a short test can be performed on the terminal TTO.
【００２４】次に、クロックＣＫに同期してテストデー
タ信号Ｑがシフトされ、テスト信号Ｓ２がロウレベル
に、他のテスト信号Ｓ１，Ｓ３〜Ｓｎがハイレベルにな
る。同様にして内部信号線Ｗ１２のテストを実施する。
以下同様にして、テスト信号Ｓ３以降が順次ロウレベル
に設定されることにおり、内部信号線Ｗ１３〜Ｗ１ｎの
テストを実施する。Next, the test data signal Q is shifted in synchronization with the clock CK, the test signal S2 becomes low level, and the other test signals S1 and S3 to Sn become high level. Similarly, the test of the internal signal line W12 is performed.
Similarly, the test signal S3 and the subsequent signals are sequentially set to the low level, and the internal signal lines W13 to W1n are tested.
【００２５】本実施例は、テスト信号入力端子が不用と
なるという利点がある。This embodiment has an advantage that the test signal input terminal is unnecessary.
【００２６】[0026]
【発明の効果】以上説明したように、本発明の半導体装
置は、第１の制御信号に応答して内部信号線の各々を接
地する第１のスイッチ回路と、第２の制御信号に応答し
て外部端子と内部信号線の各々とを接続する第２のスイ
ッチ回路と、上記第１および第２の制御信号を発生する
とともに通常動作と試験動作とを切替る試験制御手段と
を備えることにより、内部信号線相互間および外部信号
線と内部信号線相互間のショートを発見することが可能
となるとともに、このための上記内部信号線アクセスに
必要な端子数を削減できるという効果がある。As described above, the semiconductor device of the present invention responds to the first control signal by grounding each of the internal signal lines to the first switch circuit and responding to the second control signal. A second switch circuit for connecting the external terminal to each of the internal signal lines, and a test control means for generating the first and second control signals and switching between the normal operation and the test operation. It is possible to find a short circuit between internal signal lines and between an external signal line and an internal signal line, and it is possible to reduce the number of terminals required for accessing the internal signal lines.
【００２７】また、テスト時間を短縮できるという効果
がある。Further, there is an effect that the test time can be shortened.
【図１】本発明の半導体装置の第１の実施例のブロック
図である。FIG. 1 is a block diagram of a first embodiment of a semiconductor device of the present invention.
【図２】本実施例の半導体装置における動作の一例を示
すタイムチャートである。FIG. 2 is a time chart showing an example of the operation of the semiconductor device of this embodiment.
【図３】本発明の半導体装置の第２の実施例のブロック
図である。FIG. 3 is a block diagram of a second embodiment of the semiconductor device of the present invention.
【図４】本実施例の半導体装置における動作の一例を示
すタイムチャートである。FIG. 4 is a time chart showing an example of the operation of the semiconductor device of this embodiment.
【図５】従来の半導体装置の第１の例のブロック図であ
る。FIG. 5 is a block diagram of a first example of a conventional semiconductor device.
【図６】従来の半導体装置の第２の例のブロック図であ
る。FIG. 6 is a block diagram of a second example of a conventional semiconductor device.
１，２，３，３Ａ 半導体装置 １１〜１３ ＬＳＩ １５ デコーダ １６ コントロールロジック １７ シフトレジスタ Ｇ１１〜Ｇ１ｎ ＮＯＲ回路 Ｍ１１〜Ｍ１ｎ，Ｍ２１〜Ｍ２ｎ トランスファゲー
ト Ｗ１１〜Ｗ１ｎ，Ｗ３１，Ｗ３２ 内部信号線 Ｘ３１〜Ｘ３７ 外部信号線 Ｔ１１〜Ｔ１ｎ，Ｔ３１〜Ｔ３７，ＴＴ１１〜ＴＴ１
ｎ，ＴＴ３１〜ＴＴ３３，ＴＣＫ，ＴＴＣ，ＴＴＯ
端子1, 2, 3, 3A Semiconductor device 11-13 LSI 15 Decoder 16 Control logic 17 Shift register G11-G1n NOR circuit M11-M1n, M21-M2n Transfer gate W11-W1n, W31, W32 Internal signal line X31-X37 External signal Lines T11 to T1n, T31 to T37, TT11 to TT1
n, TT31 to TT33, TCK, TTC, TTO
Terminal
Claims (4)
個の回路素子相互間を接続するｎ（正の整数）本の内部
信号線を含む半導体装置において、 ｎ個の第１の制御信号の各々に応答して前記ｎ本の内部
信号線の各々を接地するｎ個のスイッチ素子を含む第１
のスイッチ回路と、 ｎ個の第２の制御信号の各々に応答して前記外部端子と
前記ｎ本の前記内部信号線の各々とを接続するｎ個のス
イッチ素子を含む第２のスイッチ回路と、 前記第１および第２の制御信号を発生するとともに通常
動作と試験動作とを切替る試験制御手段とを備えること
を特徴とする半導体装置。1. A semiconductor device including n (positive integer) internal signal lines connecting between a plurality of circuit elements mounted on a substrate having external terminals, wherein n first control signals A first switch circuit including n switch elements grounding each of the n internal signal lines in response to each
Switch circuit, and a second switch circuit including n switch elements that connect the external terminal to each of the n internal signal lines in response to each of the n second control signals. A semiconductor device comprising: a test control unit that generates the first and second control signals and switches between a normal operation and a test operation.
イッチ素子として各々のドレインが前記ｎ個の内部信号
線の各々にゲートが前記第１の制御信号の各々にソース
が接地にそれぞれ接続されたｎ個のトランジスタを備
え、 前記第２のスイッチ回路が前記ｎ個のスイッチ素子とし
て各々のドレインがテスト出力端子にゲートが前記第２
の制御信号の各々にソースが前記ｎ個の内部信号線の各
々にそれぞれ接続されたｎ個のトランジスタを備えるこ
とを特徴とする請求項１記載の半導体装置。2. The first switch circuit is connected to each of the n internal signal lines, the gate is connected to each of the first control signals, and the source is connected to ground as the n switch elements. The second switch circuit serves as the n switch elements, each drain being a test output terminal and a gate being the second.
2. The semiconductor device according to claim 1, further comprising n transistors each having a source connected to each of the n internal signal lines for each control signal.
制御信号の供給に応答して前記第１および第２の制御信
号の全部を前記第１および第２のスイッチ回路を遮断状
態とする第３のレベルにそれぞれ設定し、第２のレベル
の動作制御信号と予め定めた符号から成るテスト入力信
号との供給に応答して前記符号対応の前記第１の制御信
号を前記第３のレベルに他の全部の前記第１の制御信号
を前記第１および第２のスイッチ回路を導通状態とする
第４のレベルに前記符号対応の前記第２の制御信号を前
記第４のレベルに他の全部の前記第２の制御信号を前記
第３のレベルにそれぞれ設定するデコーダを備えること
を特徴とする請求項１記載の半導体装置。3. The test control means sets all of the first and second control signals to the first and second switch circuits in response to the supply of the operation control signal of the first level. The first control signal corresponding to the code is set to the third level, and the first control signal corresponding to the code is supplied to the third level in response to the supply of the operation control signal of the second level and the test input signal having the predetermined code. To all the other first control signals to a fourth level for making the first and second switch circuits conductive, and the second control signal corresponding to the code to the fourth level. 2. The semiconductor device according to claim 1, further comprising a decoder that sets all the second control signals to the third level.
リセット信号とプリセット信号とテストデータ信号とを
供給するロジック制御回路と、 各々の段がデータとして各々前記ｎ個の第１の制御信号
および前記第２の制御信号の反転信号を供給し前記リセ
ット信号の供給に応答して全段の前記データが第５のレ
ベルにリセットされ前記プリセット信号の供給に応答し
て前記全段のデータが第６のレベルにプリセットされ前
記クロックに同期して供給される前記テストデータ信号
に応答して順次前記第５のレベルのデータが各々の段を
シフトするようシフト動作するｎ段のシフトレジスタと
を備えることを特徴とする請求項１記載の半導体装置。4. A logic control circuit in which the test control means supplies a reset signal, a preset signal and a test data signal which are synchronized with a clock, and each stage has the n first control signals and the n first control signals as data. The inverted data of the second control signal is supplied, the data of all the stages is reset to the fifth level in response to the supply of the reset signal, and the data of all the stages is reset to the sixth level in response to the supply of the preset signal. Of n stages of shift registers that are sequentially shifted so that the data of the fifth level shifts each stage in response to the test data signal that is preset to the level and supplied in synchronization with the clock. The semiconductor device according to claim 1, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243431A JPH0798359A (en) | 1993-09-30 | 1993-09-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243431A JPH0798359A (en) | 1993-09-30 | 1993-09-30 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0798359A true JPH0798359A (en) | 1995-04-11 |
Family
ID=17103776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5243431A Pending JPH0798359A (en) | 1993-09-30 | 1993-09-30 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0798359A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008249388A (en) * | 2007-03-29 | 2008-10-16 | Fujitsu Microelectronics Ltd | Semiconductor device and semiconductor device module |
| US7471099B2 (en) | 2004-12-24 | 2008-12-30 | Fujitsu Limited | Semiconductor device with mechanism for leak defect detection |
| JP2012078332A (en) * | 2009-10-09 | 2012-04-19 | Elpida Memory Inc | Semiconductor device, method for testing semiconductor device, and data processing system |
| JP2013145164A (en) * | 2012-01-13 | 2013-07-25 | Denso Corp | Semiconductor device |
| US10571513B2 (en) | 2018-03-23 | 2020-02-25 | Kabushiki Kaisha Toshiba | Integrated circuit |
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1993
- 1993-09-30 JP JP5243431A patent/JPH0798359A/en active Pending
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