JP2820062B2 - Semiconductor integrated circuit and printed circuit board on which this circuit is mounted - Google Patents
Semiconductor integrated circuit and printed circuit board on which this circuit is mountedInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路及びこの
回路が実装されたプリント基板に関し、特に信号線の故
障検出機能を有する半導体集積回路及びこの回路が実装
されたプリント基板に関する。The present invention relates to a semiconductor integrated circuit and a semiconductor integrated circuit.
The present invention relates to a printed circuit board on which a circuit is mounted , in particular, a semiconductor integrated circuit having a function of detecting a failure of a signal line, and a circuit mounted with the circuit
Printed circuit board .
【０００２】[0002]
【従来の技術】この種の半導体集積回路の先行技術とし
て、（１）特開昭６３−８５９４１号公報に、アドレス
デコーダ等の出力線アレイの任意の隣接出力線の出力を
ゲート入力とする複数のＭＯＳトランジスタ直列段を並
列接続する回路部分を設けることにより、出力線の０／
１縮退故障および隣接出力線間の短絡故障を診断する故
障診断回路が開示され、（２）特開平４−４８２７７号
公報に、任意のプルアップまたはプルダウン抵抗付の３
ステート出力バッファ及びＩ／Ｏバッファにおいて、制
御信号によりプルダウン又はプルアップのレベルを強制
的に反転させて、プルアップ又はブルダウンされた側の
トランジスタの故障を発見する半導体集積回路が開示さ
れ、（３）特開平４−２１５０８２号公報に、インバー
タ回路と２入力ＮＡＮＤゲート間の信号配線にＣＭＯＳ
インバータ回路からなる中間電位検出回路を接続し、こ
の中間電位検出回路内の２つのトランジスタが同時にＯ
Ｎ状態となるのを検出して信号配線のオープン故障を検
出する半導体集積回路が開示されている。2. Description of the Related Art As a prior art of this kind of semiconductor integrated circuit, (1) Japanese Patent Application Laid-Open No. 63-95941 discloses a technique in which an output of an arbitrary adjacent output line of an output line array such as an address decoder is used as a gate input. By providing a circuit portion for connecting MOS transistor series stages in parallel,
A fault diagnostic circuit for diagnosing 1 stuck-at faults and short-circuit faults between adjacent output lines is disclosed. (2) Japanese Patent Application Laid-Open No. 4-48277 discloses a fault diagnostic circuit having an optional pull-up or pull-down resistor.
In a state output buffer and an I / O buffer, a semiconductor integrated circuit is disclosed in which a pull-down or pull-up level is forcibly inverted by a control signal to detect a failure of a transistor on a pull-up or pull-down side. Japanese Patent Application Laid-Open No. 4-215082 discloses that CMOS is used for signal wiring between an inverter circuit and a two-input NAND gate.
An intermediate potential detection circuit composed of an inverter circuit is connected, and two transistors in the intermediate potential detection circuit
There is disclosed a semiconductor integrated circuit that detects an N state to detect an open failure of a signal wiring.
【０００３】[0003]
【発明が解決しようとする課題】しかし、先行技術
（１）は各出力線につき２個の直列段Ｎ型ＭＯＳトラン
ジスタが必要なこと、さらにプリチャージクロック用負
荷（Ｐ型ＭＯＳトランジスタ）等が必要なことから構成
が複雑となり、（２）は入出力線の故障は検出できず、
（３）は入出力線オープンの検出にしか用いることがで
きないという課題があった。However, the prior art (1) requires two series-stage N-type MOS transistors for each output line, and further requires a precharge clock load (P-type MOS transistor) and the like. Therefore, the configuration becomes complicated, and in (2), failure of the input / output line cannot be detected.
(3) has a problem that it can be used only for detection of input / output line open.
【０００４】また、先行技術（１）〜（３）には集積回
路単体の故障を検出する機能は開示されているものの、
この集積回路をプリント基板等に複数個実装した状態で
入出力信号線の故障を検出する機能については開示され
ていない。Although prior arts (1) to (3) disclose a function of detecting a failure of a single integrated circuit,
There is no disclosure of a function of detecting a failure of an input / output signal line when a plurality of such integrated circuits are mounted on a printed circuit board or the like.
【０００５】そこで本発明の目的は、比較的簡単な構成
で、半導体集積回路をプリント基板等に複数個実装した
状態で、入出力線のグランドとの接触またはオープンを
検出することができる半導体集積回路及びこの回路が実
装されたプリント基板を提供することにある。It is an object of the present invention to provide a semiconductor integrated circuit capable of detecting contact or open of an input / output line with a ground with a relatively simple structure mounted on a printed circuit board or the like. Circuit and this circuit
To provide a mounted printed circuit board .
【０００６】[0006]
【課題を解決するための手段】前記課題を解決するため
に本発明は、内部回路と、この内部回路の複数の入力部
が各々接続される複数の入力端子と、この複数の入力端
子の各々に対応して設けられた複数の出力端子と、前記
内部回路の複数の入力部の各々に対応して設けられた複
数の出力部の各々からの出力信号とこれら複数の出力信
号に対して共通の二値制御信号とを論理和して前記各々
の出力端子に出力する複数のオアゲートと、ゲートが各
々の入力端子と接続されソースが電源と接続されドレイ
ンからスイッチング出力を取り出す複数のＰ型ＭＯＳト
ランジスタと、前記複数のＰ型ＭＯＳトランジスタのド
レインが共通に接続され前記ドレインとアース間に接続
された抵抗器を有し前記ドレイン出力を検出する検出回
路とを含むことを特徴とする。In order to solve the above-mentioned problems, the present invention provides an internal circuit and a plurality of input sections of the internal circuit.
Are connected to each other, and the plurality of input terminals
A plurality of output terminals provided corresponding to each of the
Multiple circuits provided for each of the multiple input sections of the internal circuit
Output signals from each of the number of outputs and the plurality of output signals.
Logically OR a common binary control signal with respect to
Multiple OR gates that output to the output terminals of
The source is connected to the power supply and the drain is connected to each input terminal.
P-type MOS transistors that take out switching output from
A transistor and a transistor of the plurality of P-type MOS transistors.
Rain is commonly connected and connected between the drain and ground
Detection circuit for detecting the drain output having a selected resistor
Roads .
【０００７】[0007]
【作用】半導体集積回路の出力端子から出力される二値
信号を、信号線を介して他の同一回路を有する半導体集
積回路の入力端子に入力させると、信号線に故障がなけ
れば他の同一回路を有する半導体集積回路のスイッチン
グ手段が正常動作し検出手段から正常を示す信号が検出
される。しかし、信号線のうち１本でも故障があるとそ
の信号線のスイッチング手段が正常時と反対の動作を行
うため検出手段から故障を示す信号が検出される。When a binary signal output from an output terminal of a semiconductor integrated circuit is input to an input terminal of another semiconductor integrated circuit having the same circuit via a signal line, if the signal line does not have a failure, the other identical signal is output. The switching means of the semiconductor integrated circuit having the circuit operates normally, and a signal indicating normality is detected from the detecting means. However, if at least one of the signal lines has a failure, the switching means of the signal line performs an operation opposite to the normal operation, so that a signal indicating the failure is detected from the detection means.
【０００８】[0008]
【実施例】以下、本発明の実施例について添付図面を参
照しながら説明する。図１は本発明に係る半導体集積回
路の第１実施例の概略回路図である。なお、本実施例で
は入力端子、出力端子ともに２個ずつ有する場合につい
て説明するが、２個に限定するものではなく１個または
３個以上でもよい。Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a schematic circuit diagram of a first embodiment of a semiconductor integrated circuit according to the present invention. In this embodiment, a case will be described in which both the input terminal and the output terminal are provided two each. However, the number of terminals is not limited to two and may be one or three or more.
【０００９】半導体集積回路（以下、ＬＳＩという。）
１は、２個の入力端子２，３と、２個の出力端子４，５
と、内部回路６と、内部回路６と入力端子２，３とを接
続する入力線路７，８と、入力線路７，８にゲートが接
続されるＰ型ＭＯＳトランジスタ９，１０と、Ｐ型ＭＯ
Ｓトランジスタ９，１０のドレインと抵抗器１１の一端
が接続される検出端子１２と、２個のオアゲート２１，
２２と、オアゲート２１，２２の一方の入力側と内部回
路６とを接続する出力線路２３，２４と、制御端子２５
と、オアゲート２１，２２の他方の入力側と制御端子２
５とを接続する出力信号線２６，２７と、オアゲート２
１，２２の出力側と出力端子４，５とを接続する出力線
路２８，２９とからなる。また、抵抗器１１の他端はア
ースされ、Ｐ型ＭＯＳトランジスタ９，１０のソースは
電源と接続される。A semiconductor integrated circuit (hereinafter, referred to as an LSI)
Reference numeral 1 denotes two input terminals 2, 3 and two output terminals 4, 5
An internal circuit 6; input lines 7 and 8 connecting the internal circuit 6 to the input terminals 2 and 3; P-type MOS transistors 9 and 10 having gates connected to the input lines 7 and 8;
A detection terminal 12 to which the drains of the S transistors 9 and 10 are connected to one end of the resistor 11;
22, output lines 23 and 24 connecting one input side of the OR gates 21 and 22 and the internal circuit 6, and a control terminal 25
And the other input side of the OR gates 21 and 22 and the control terminal 2
5 and output signal lines 26 and 27, and OR gate 2
Output lines 28 and 29 connecting the output terminals 1 and 22 and the output terminals 4 and 5 are provided. The other end of the resistor 11 is grounded, and the sources of the P-type MOS transistors 9 and 10 are connected to a power supply.
【００１０】図２は第２実施例の概略回路図である。な
お、第１実施例と同様の構成部分については同一番号を
付し、説明を省略する。FIG. 2 is a schematic circuit diagram of a second embodiment. The same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
【００１１】ＬＳＩ３０は、２個の入力端子２，３と、
２個の出力端子４，５と、内部回路６と、内部回路６と
入力端子２，３とを接続する入力線路７，８と、入力線
路７，８にゲートが接続されソースが共通の抵抗器３３
を介して電源と接続されドレインがアースされるＮ型Ｍ
ＯＳトランジスタ３１，３２と、このＮ型ＭＯＳトラン
ジスタ３１，３２のソースが接続される検出端子１２
と、２個の負論理オアゲート３４，３５と、負論理オア
ゲート３４，３５の一方の入力側と内部回路６とを接続
する出力線路２３，２４と、制御端子２５と、負論理オ
アゲート３４，３５の他方の入力側と制御端子２５とを
接続する出力信号線２６，２７と、負論理オアゲート３
４，３５の出力側と出力端子４，５とを接続する出力線
路２８，２９とからなる。また、Ｎ型ＭＯＳトランジス
タ３１，３２のゲートと電源間に抵抗器３６，３７が接
続される。The LSI 30 has two input terminals 2 and 3,
Two output terminals 4 and 5, an internal circuit 6, input lines 7 and 8 connecting the internal circuit 6 to the input terminals 2 and 3, and a gate connected to the input lines 7 and 8 and a source connected to a common resistor. Table 33
N type M which is connected to the power supply via
OS transistors 31 and 32 and detection terminal 12 to which the sources of N-type MOS transistors 31 and 32 are connected
And two negative logic OR gates 34 and 35, output lines 23 and 24 connecting one input side of the negative logic OR gates 34 and 35 and the internal circuit 6, a control terminal 25, and negative logic OR gates 34 and 35. Output signal lines 26 and 27 connecting the other input side of the gate and the control terminal 25;
The output lines 28 and 29 connect the output sides of the output terminals 4 and 35 and the output terminals 4 and 5, respectively. Further, resistors 36 and 37 are connected between the gates of the N-type MOS transistors 31 and 32 and the power supply.
【００１２】なお、負論理オアゲート３４，３５は正論
理アンドゲートと同一の動作をするため本実施例では負
論理オアゲート３４，３５の代りに正論理アンドゲート
（以下、アンドゲートという。）３４，３５を用いる。Since the negative logic OR gates 34 and 35 operate in the same manner as the positive logic AND gates, in the present embodiment, the positive logic AND gates 34 and 35 are used instead of the negative logic OR gates 34 and 35 in this embodiment. 35 is used.
【００１３】次に、第１実施例および第２実施例のＬＳ
Ｉを複数個プリント基板に実装した場合の動作について
説明する。まず、第１実施例のＬＳＩを実装した場合か
ら説明する。Next, the LS of the first embodiment and the second embodiment will be described.
The operation when a plurality of I are mounted on a printed circuit board will be described. First, the case where the LSI of the first embodiment is mounted will be described.
【００１４】図３は第１実施例のＬＳＩをプリント基板
に実装した場合の概略回路図である。ＬＳＩ１Ａ〜１Ｃ
は各々ＬＳＩ１と同一回路を有するＬＳＩで、プリント
基板（不図示）上にてＬＳＩ１Ｂの出力端子５ＢとＬＳ
Ｉ１Ａの入力端子２Ａとが信号線４０で接続され、ＬＳ
Ｉ１Ｃの出力端子４ＣとＬＳＩ１Ａの入力端子３Ａとが
信号線４１で接続され、ＬＳＩ１Ａ〜１Ｃの制御端子２
５Ａ〜２５Ｃが制御信号線４２〜４５にて短絡される。FIG. 3 is a schematic circuit diagram when the LSI of the first embodiment is mounted on a printed circuit board. LSI1A-1C
Are LSIs each having the same circuit as the LSI 1, and the output terminals 5B and LS of the LSI 1B are mounted on a printed circuit board (not shown).
The input terminal 2A of I1A is connected by a signal line 40, and LS
The output terminal 4C of the I1C and the input terminal 3A of the LSI 1A are connected by a signal line 41, and the control terminals 2 of the LSIs 1A to 1C are connected.
5A to 25C are short-circuited at control signal lines 42 to 45.
【００１５】この回路において制御信号線４２〜４５を
低レベルにすると各制御端子２５Ａ〜２５Ｃを介してオ
アゲート２１Ａ〜２１Ｃ，２２Ａ〜２２Ｃの一方の入力
は低レベルとなる。したがって、他方の入力、すなわち
内部回路６Ａ〜６Ｃの出力がオアゲート２１Ａ〜２１
Ｃ，２２Ａ〜２２Ｃから出力される。In this circuit, when the control signal lines 42 to 45 are set at a low level, one of the inputs of the OR gates 21A to 21C and 22A to 22C is set to a low level via each of the control terminals 25A to 25C. Therefore, the other input, that is, the outputs of the internal circuits 6A to 6C are connected to the OR gates 21A to 21A.
C, 22A to 22C.
【００１６】すなわち、同図においてＬＳＩ１Ａの入力
端子２Ａ，３Ａには各々ＬＳＩ１Ｂ，１Ｃから内部回路
６Ｂ，６Ｃの出力信号が入力され、ＬＳＩ１Ａは内部回
路６Ａによる動作、たとえば信号の増幅を行いその増幅
信号を出力端子４Ａ，５Ａから出力する。That is, in FIG. 1, the output signals of the internal circuits 6B and 6C are input to the input terminals 2A and 3A of the LSI 1A from the LSIs 1B and 1C, respectively. The LSI 1A performs the operation of the internal circuit 6A, for example, amplifies the signal and amplifies the signal. A signal is output from output terminals 4A and 5A.
【００１７】一方、制御信号線４２〜４５を高レベルに
すると各制御端子２５Ａ〜２５Ｃを介してオアゲート２
１Ａ〜２１Ｃ，２２Ａ〜２２Ｃの一方の入力は高レベル
となる。したがって、内部回路６Ａ〜６Ｃの出力信号の
有無にかかわらずオアゲート２１Ａ〜２１Ｃ，２２Ａ〜
２２Ｃの出力は強制的に高レベルとなる。On the other hand, when the control signal lines 42 to 45 are set to a high level, the OR gate 2 is controlled via the control terminals 25A to 25C.
One of the inputs 1A to 21C and 22A to 22C is at a high level. Therefore, regardless of the presence or absence of the output signals of the internal circuits 6A to 6C, the OR gates 21A to 21C, 22A to
The output of 22C is forced high.
【００１８】すなわち、同図において信号線４０，４１
に故障がなければＬＳＩ１Ａの入力端子２Ａ，３Ａはと
もに高ベルとなるためＰ型ＭＯＳトランジスタ９Ａ，１
０Ａは共にオフとなる。したがって、検出端子１２Ａは
低レベルとなる。That is, in FIG.
If there is no failure, the input terminals 2A and 3A of the LSI 1A are both at a high level, so that the P-type MOS transistors 9A and 1A
0A is both off. Therefore, the detection terminal 12A is at a low level.
【００１９】ここで、たとえば信号線４０がグランドに
接触した場合、入力端子３Ａは高レベルなのでＰ型ＭＯ
Ｓトランジスタ１０Ａはオフを維持するが、入力端子２
Ａが低レベルとなるためＰ型ＭＯＳトランジスタ９Ａが
オンとなる。したがって、Ｐ型ＭＯＳトランジスタ９Ａ
を介して抵抗器１１Ａに電流が流れるため検出端子１２
Ａは高レベルとなる。Here, for example, when the signal line 40 comes into contact with the ground, the input terminal 3A is at a high level, so that the P-type
The S transistor 10A remains off, but the input terminal 2
Since A goes low, the P-type MOS transistor 9A turns on. Therefore, P-type MOS transistor 9A
Current flows through the resistor 11A through the
A goes to a high level.
【００２０】すなわち、信号線４０，４１のうち少なく
とも一方がグランドに接触すると検出端子１２Ａが高レ
ベルとなるため、この検出端子１２Ａが高レベルになっ
たことで少なくとも一方の入力信号線がグランドに接触
したのを検出することができる。これはＬＳＩ１Ｂ，１
Ｃの前段に同様のＬＳＩが接続されている場合も同様
で、ＬＳＩ１Ｂの場合は検出端子１２Ｂ（不図示）によ
り、ＬＳＩ１Ｃの場合は検出端子１２Ｃ（不図示）によ
り入力信号線がグランドに接触したのを検出することが
できる。That is, when at least one of the signal lines 40 and 41 comes into contact with the ground, the detection terminal 12A goes to a high level. Therefore, when the detection terminal 12A goes to a high level, at least one of the input signal lines goes to the ground. The contact can be detected. This is LSI1B, 1
The same applies to the case where a similar LSI is connected before C. The input signal line contacts the ground by the detection terminal 12B (not shown) in the case of LSI 1B and by the detection terminal 12C (not shown) in the case of LSI 1C. Can be detected.
【００２１】図４は第２実施例のＬＳＩをプリント基板
に実装した場合の概略回路図である。第２実施例のＬＳ
Ｉを実装した場合は第１実施例のＬＳＩを実装した場合
と逆の動作をする。すなわち、負論理で動作する。FIG. 4 is a schematic circuit diagram when the LSI of the second embodiment is mounted on a printed circuit board. LS of the second embodiment
When I is mounted, the operation is opposite to that when the LSI of the first embodiment is mounted. That is, it operates with negative logic.
【００２２】ＬＳＩ３０Ａ〜３０Ｃは各々ＬＳＩ３０と
同一回路を有するＬＳＩで、プリント基板（不図示）上
にてＬＳＩ３０Ｂの出力端子５ＢとＬＳＩ３０Ａの入力
端子２Ａとが信号線４０で接続され、ＬＳＩ３０Ｃの出
力端子４ＣとＬＳＩ３０Ａの入力端子３Ａとが信号線４
１で接続され、ＬＳＩ３０Ａ〜３０Ｃの制御端子２５Ａ
〜２５Ｃが制御信号線４２〜４５にて短絡される。Each of the LSIs 30A to 30C is an LSI having the same circuit as the LSI 30, and an output terminal 5B of the LSI 30B and an input terminal 2A of the LSI 30A are connected by a signal line 40 on a printed circuit board (not shown), and an output terminal of the LSI 30C. 4C and the input terminal 3A of the LSI 30A are connected to the signal line 4
1 and control terminals 25A of the LSIs 30A to 30C.
To 25C are short-circuited at the control signal lines 42 to 45.
【００２３】この回路において制御信号線４２〜４５を
高レベルにすると各制御端子２５Ａ〜２５Ｃを介してア
ンドゲート３４Ａ〜３４Ｃ，３５Ａ〜３５Ｃの一方の入
力は高レベルとなる。したがって、他方の入力、すなわ
ち内部回路６Ａ〜６Ｃの出力がアンドゲート３４Ａ〜３
４Ｃ，３５Ａ〜３５Ｃから出力される。In this circuit, when the control signal lines 42 to 45 are set to a high level, one of the inputs of the AND gates 34A to 34C and 35A to 35C is set to a high level via each of the control terminals 25A to 25C. Therefore, the other input, that is, the output of the internal circuits 6A to 6C is connected to the AND gates 34A to 34A.
4C and output from 35A to 35C.
【００２４】すなわち、同図においてＬＳＩ３０Ａの入
力端子２Ａ，３Ａには各々ＬＳＩ３０Ｂ，３０Ｃから内
部回路６Ｂ，６Ｃの出力信号が入力され、ＬＳＩ３０Ａ
は内部回路６Ａによる動作、たとえば信号の増幅を行い
その増幅信号を出力端子４Ａ，５Ａから出力する。That is, in FIG. 2, the output signals of the internal circuits 6B and 6C are input from the LSIs 30B and 30C to the input terminals 2A and 3A of the LSI 30A, respectively.
Performs the operation of the internal circuit 6A, for example, amplifies the signal and outputs the amplified signal from the output terminals 4A and 5A.
【００２５】一方、制御信号線４２〜４５を低レベルに
すると各制御端子２５Ａ〜２５Ｃを介してアンドゲート
３４Ａ〜３４Ｃ，３５Ａ〜３５Ｃの一方の入力は低レベ
ルとなる。したがって、内部回路６Ａ〜６Ｃの出力信号
の有無にかかわらずアンドゲート３４Ａ〜３４Ｃ，３５
Ａ〜３５Ｃの出力は強制的に低レベルとなる。On the other hand, when the control signal lines 42 to 45 are set to low level, one of the inputs of the AND gates 34A to 34C and 35A to 35C becomes low level through the control terminals 25A to 25C. Therefore, regardless of the presence or absence of the output signals of internal circuits 6A to 6C, AND gates 34A to 34C, 35
The outputs of A to 35C are forced to low level.
【００２６】すなわち、同図において信号線４０，４１
に故障がなければＬＳＩ３０Ａの入力端子２Ａ，３Ａは
ともに低ベルとなるためＮ型ＭＯＳトランジスタ３１
Ａ，３２Ａはともにオフとなる。したがって、検出端子
１２Ａは高レベルとなる。That is, in FIG.
If there is no failure, the input terminals 2A and 3A of the LSI 30A both have a low level, so that the N-type MOS transistor 31
A and 32A are both turned off. Therefore, the detection terminal 12A is at a high level.
【００２７】ここで、たとえば信号線４０がオープン
（断線）した場合、入力端子３Ａは低レベルなのでＮ型
ＭＯＳトランジスタ３７Ａはオフを維持するが、入力端
子２Ａが高レベルとなるためＮ型ＭＯＳトランジスタ３
１Ａがオンとなる。したがって、Ｎ型ＭＯＳトランジス
タ３１Ａに電流が流れるため検出端子１２Ａはアースさ
れ低レベルとなる。Here, for example, when the signal line 40 is open (disconnected), the input terminal 3A is at a low level, so that the N-type MOS transistor 37A is kept off. However, since the input terminal 2A is at a high level, the N-type MOS transistor 3
1A turns on. Therefore, since a current flows through the N-type MOS transistor 31A, the detection terminal 12A is grounded and is at a low level.
【００２８】すなわち、信号線４０，４１のうち少なく
とも一方がオープンすると検出端子１２Ａが低レベルと
なるため、この検出端子１２Ａが低レベルになったこと
で入力信号線のオープンを検出することができる。これ
はＬＳＩ３０Ｂ，３０Ｃの前段に同様のＬＳＩが接続さ
れている場合も同様で、ＬＳＩ３０Ｂの場合は検出端子
１２Ｂ（不図示）により、ＬＳＩ３０Ｃの場合は検出端
子１２Ｃ（不図示）により入力信号線のオープンを検出
することができる。That is, when at least one of the signal lines 40 and 41 is opened, the detection terminal 12A becomes low level. Therefore, when this detection terminal 12A becomes low level, the open of the input signal line can be detected. . The same applies to the case where a similar LSI is connected before the LSIs 30B and 30C. In the case of the LSI 30B, the detection terminal 12B (not shown) is used, and in the case of the LSI 30C, the detection terminal 12C (not shown) is used to connect the input signal line. Open can be detected.
【００２９】[0029]
【発明の効果】本発明によれば、入力端子と出力端子と
を有する半導体集積回路であって、出力信号と二値制御
信号とを論理和して出力端子に出力する出力手段と、入
力端子に入力される二値信号により駆動されるスイッチ
ング手段と、スイッチング手段を介して得られる二値信
号を検出する検出手段とを含んで構成したので、この半
導体集積回路を複数個プリント基板に実装した場合、出
力手段から二値信号を出力させ、その二値信号を信号線
路を介して次段の半導体集積回路に入力し、この二値信
号で駆動されるスイッチング手段の動作結果を検出手段
で検出することにより半導体集積回路間の信号線のグラ
ンドとの接触またはオープンを検出することができる。According to the present invention, there is provided a semiconductor integrated circuit having an input terminal and an output terminal, wherein output means for performing an OR operation on an output signal and a binary control signal and outputting the result to an output terminal; And a detecting means for detecting a binary signal obtained through the switching means, so that a plurality of the semiconductor integrated circuits are mounted on a printed circuit board. In this case, a binary signal is output from the output means, the binary signal is input to the next-stage semiconductor integrated circuit via a signal line, and the operation result of the switching means driven by the binary signal is detected by the detection means. This makes it possible to detect contact or open of the signal line between the semiconductor integrated circuits with the ground.
【００３０】また、各信号線につきトランジスタ、抵抗
器およびゲートを各１個追加するだけで済むため、比較
的簡単な回路構成で実現することができる。Further, since only one transistor, one resistor, and one gate need be added for each signal line, it can be realized with a relatively simple circuit configuration.
【図１】本発明に係る半導体集積回路の第１実施例の概
略回路図である。FIG. 1 is a schematic circuit diagram of a first embodiment of a semiconductor integrated circuit according to the present invention.
【図２】同半導体集積回路の第２実施例の概略回路図で
ある。FIG. 2 is a schematic circuit diagram of a second embodiment of the semiconductor integrated circuit.
【図３】同半導体集積回路の第１実施例のＬＳＩをプリ
ント基板に実装した場合の概略回路図である。FIG. 3 is a schematic circuit diagram when the LSI of the first embodiment of the semiconductor integrated circuit is mounted on a printed circuit board.
【図４】同半導体集積回路の第２実施例のＬＳＩをプリ
ント基板に実装した場合の概略回路図である。FIG. 4 is a schematic circuit diagram when the LSI of the second embodiment of the semiconductor integrated circuit is mounted on a printed circuit board.
１，３０ 半導体集積回路 ２，３ 入力端子 ４，５ 出力端子 ６ 内部回路 ９，１０ Ｐ型ＭＯＳトランジスタ １１，３３ 抵抗器 １２ 検出端子 ２１，２２ オアゲート ２５ 制御端子 ３１，３２ Ｎ型ＭＯＳトランジスタ ３４，３５ 負論理オアゲート ４０，４１ 信号線 ４２〜４５ 制御信号線 Reference Signs List 1,30 Semiconductor integrated circuit 2,3 Input terminal 4,5 Output terminal 6 Internal circuit 9,10 P-type MOS transistor 11,33 Resistor 12 Detection terminal 21,22 OR gate 25 Control terminal 31,32 N-type MOS transistor 34, 35 negative logic OR gate 40, 41 signal line 42-45 control signal line
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/3185 G01R 31/02 H01L 27/04──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) G01R 31/3185 G01R 31/02 H01L 27/04
Claims (3)
部が各々接続される複数の入力端子と、この複数の入力
端子の各々に対応して設けられた複数の出力端子と、前
記内部回路の複数の入力部の各々に対応して設けられた
複数の出力部の各々からの出力信号とこれら複数の出力
信号に対して共通の二値制御信号とを論理和して前記各
々の出力端子に出力する複数のオアゲートと、ゲートが
各々の入力端子と接続されソースが電源と接続されドレ
インからスイッチング出力を取り出す複数のＰ型ＭＯＳ
トランジスタと、前記複数のＰ型ＭＯＳトランジスタの
ドレインが共通に接続され前記ドレインとアース間に接
続された抵抗器を有し前記ドレイン出力を検出する検出
回路とを含むことを特徴とする半導体集積回路。 1. An internal circuit and a plurality of inputs of the internal circuit.
A plurality of input terminals each of which is connected to the plurality of input terminals;
A plurality of output terminals corresponding to each of the terminals;
Provided for each of the plurality of input sections of the internal circuit.
Output signals from each of the plurality of outputs and the plurality of outputs
A logical sum of a common binary control signal and a signal
Multiple OR gates that output to each output terminal and the gate
The source is connected to the power supply and the drain is connected to each input terminal.
Multiple P-type MOSs that take out switching output from IN
A transistor and the plurality of P-type MOS transistors.
The drain is connected in common and connected between the drain and ground.
Detection having a connected resistor to detect the drain output
And a semiconductor integrated circuit.
部が各々接続される複数の入力端子と、この複数の入力
端子の各々に対応して設けられた複数の出力端子と、前
記内部回路の複数の入力部の各々に対応して設けられた
複数の出力部の各々からの出力信号とこれら複数の出力
信号に対して共通の二値制御信号とを負論理和して前記
各々の出力端子に出力する複数の負論理オアゲートと、
ゲートが各々の入力端子と接続されソースが共通の抵抗
器を介して共通の電源と接続されドレインがアースされ
る複数のＮ型ＭＯＳトランジスタと、前記複数のＮ型Ｍ
ＯＳトランジスタの共通のソース出力を検出する検出回
路とを含むことを特徴とする半導体集積回路。 2. An internal circuit and a plurality of inputs of the internal circuit.
A plurality of input terminals each of which is connected to the plurality of input terminals;
A plurality of output terminals corresponding to each of the terminals;
Provided for each of the plurality of input sections of the internal circuit.
Output signals from each of the plurality of outputs and the plurality of outputs
The signal is negative-ORed with a common binary control signal to
A plurality of negative OR gates outputting to each output terminal;
The gate is connected to each input terminal and the source is a common resistor
Connected to a common power supply via a
A plurality of N-type MOS transistors;
A detection circuit that detects the common source output of the OS transistor
A semiconductor integrated circuit, comprising:
が複数個実装されたプリント基板であって、 １の前記半導体集積回路の各々の出力端子と他の１の前
記半導体集積回路の各々の入力端子とが接続され、前記
複数の半導体集積回路の各々のオアゲートまたは負論理
オアゲートに前記二値制御信号が入力されることを特徴
とするプリント基板。 3. The semiconductor integrated circuit according to claim 1, wherein
Is a printed circuit board on which a plurality of printed circuit boards are mounted , wherein each of the output terminals of the one semiconductor integrated circuit is in front of the other one.
The input terminals of the semiconductor integrated circuit are connected to each other;
OR gate or negative logic of each of a plurality of semiconductor integrated circuits
The binary control signal is input to an OR gate.
And printed circuit board.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7085835A JP2820062B2 (en) | 1995-04-12 | 1995-04-12 | Semiconductor integrated circuit and printed circuit board on which this circuit is mounted |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP7085835A JP2820062B2 (en) | 1995-04-12 | 1995-04-12 | Semiconductor integrated circuit and printed circuit board on which this circuit is mounted |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08285924A JPH08285924A (en) | 1996-11-01 |
| JP2820062B2 true JP2820062B2 (en) | 1998-11-05 |
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| JP7085835A Expired - Fee Related JP2820062B2 (en) | 1995-04-12 | 1995-04-12 | Semiconductor integrated circuit and printed circuit board on which this circuit is mounted |
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Family Cites Families (1)
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|---|---|---|---|---|
| JPH0517667Y2 (en) * | 1987-06-09 | 1993-05-12 |
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1995
- 1995-04-12 JP JP7085835A patent/JP2820062B2/en not_active Expired - Fee Related
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| JPH08285924A (en) | 1996-11-01 |
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