JP2818417B2 - Static flip-flop circuit - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路（以後ICと称する）で使用
されるスタティックフリップフロップ（以後スタテイッ
クF/Fと称する）に関する。The present invention relates to a static flip-flop (hereinafter, referred to as a static F / F) used in a semiconductor integrated circuit (hereinafter, referred to as an IC).

〔従来の技術〕[Conventional technology]

以後の説明は、Ｎチャンネル型の電界効果型半導体集
積回路で説明する。The following description is based on an N-channel type field effect semiconductor integrated circuit.

従来、ICに於ては、回路数の少ない第３図の如きスタ
ティックF/F回路を用いている。第３図に於ては、第１
のゲートクロック信号５が高（HIGH）レベルとなると、
トランジスタ１が導通し、データが入力される。そして
次に、第１のゲートクロック信号５が低（LOW）レベル
となると、トランジスタ１は非導通となり、かつインバ
ータ６によってゲート信号８がHIGHレベルとなり、トラ
ンジスタ４は導通し、インバータ３の出力が、インバー
タ２の入力に帰還され、入力データを保持し続ける。そ
して、第２のゲートクロック信号13によって、１段目の
スタティックラッチ回路出力３は、２段目のスタティッ
クラッチ回路に入力されて、同様の働きを行う。従って
入力データは、第１及び第２のゲートクロック信号によ
り同期化されて出力される。Conventionally, an IC uses a static F / F circuit having a small number of circuits as shown in FIG. In FIG. 3, the first
Becomes high (HIGH) level,
The transistor 1 is turned on, and data is input. Then, when the first gate clock signal 5 goes low, the transistor 1 is turned off, the gate signal 8 goes high by the inverter 6, the transistor 4 turns on, and the output of the inverter 3 is turned off. , Is fed back to the input of the inverter 2 and keeps holding the input data. Then, the output 3 of the first-stage static latch circuit is input to the second-stage static latch circuit by the second gate clock signal 13, and performs the same operation. Therefore, the input data is output in synchronization with the first and second gate clock signals.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上述した従来のスタティックF/F回路では、稀にだ
が、フォトマスクの欠陥或いはフォトレジスト工程の不
良により、インバータ６の出力線９と、トランジスタ４
のゲート信号８とのコンタクト７が消失したり、或いは
ゲート信号８が断線したりして、インバータ３の出力が
インバータ２の入力へ帰還されない場合がある。In the above-described conventional static F / F circuit, the output line 9 of the inverter 6 and the transistor 4 are rarely generated due to a defect in the photomask or a defect in the photoresist process.
In some cases, the contact 7 with the gate signal 8 disappears or the gate signal 8 is disconnected, and the output of the inverter 3 is not fed back to the input of the inverter 2.

しかしインバータ２の入力静電容量10によって、電荷
が保持されているので、保持された電荷は、トランジス
タ１とトランジスタ４両方の接合リーク電流によってし
か失なわれず、室温でのICの検査では、本不良を除去す
る事は難かしく、例えば高温でかつ低スピードでICを検
査する必要があり、IC検査上の工数がかかる欠点を有し
ていた。However, since the charge is held by the input capacitance 10 of the inverter 2, the held charge is lost only by the junction leak current of both the transistor 1 and the transistor 4. In the inspection of the IC at room temperature, It is difficult to remove this defect, and for example, it is necessary to inspect the IC at a high temperature and at a low speed, which has a disadvantage that the man-hour for the IC inspection is required.

〔課題を解決するための手段〕[Means for solving the problem]

本発明は、第３図に於てトランジスタ1,トランジスタ
4,インバータ２の接続点の電源線又は接地線との間に、
そのゲート信号がトランジスタ１のゲートクロック信号
と逆位相入力となるトランジスタを接続した第１のスタ
ティックラッチと同じ構成で、ゲートクロック信号が異
なる第２のスタティックラッチを縦続接続する事を骨子
とする。The present invention is based on FIG.
4, between the power supply line or the ground line at the connection point of the inverter 2,
The essence is to cascade connect a second static latch having the same configuration as that of the first static latch having a gate signal connected to a transistor whose phase is opposite to that of the gate clock signal of the transistor 1 and having a different gate clock signal.

本発明のスタティックフリップフロップ回路は、デー
タ入力端子と出力端子との間に帰還ループを構成するス
イッチング素子をデータ書込み時に非導通とし、データ
保持時には導通させるフリップフロップ回路において、
前記データ入力端子と電源ラインとの間に接続され、前
記データ書込み時には導通状態となり前記データ保持時
には非導通状態となるトランジスタであって、前記スイ
ッチング素子を介する前記帰還ループによるデータ保持
特性には実質的に影響を与えないトランジスタを設けた
ことを特徴とする。A static flip-flop circuit according to the present invention is a flip-flop circuit that turns off a switching element forming a feedback loop between a data input terminal and an output terminal when writing data and turns on when holding data.
A transistor which is connected between the data input terminal and a power supply line, and which is conductive when the data is written and which is non-conductive when the data is held, wherein the data holding characteristic of the feedback loop via the switching element is substantially A transistor which does not have any influence is provided.

さらに、本願発明によるスタティックフリップフロッ
プ回路は、クロック信号が供給されるクロック入力端
と、データ信号が入力されるデータ入力端と、前記デー
タ入力端と第１の節点との間に接続された第１のスイッ
チング素子であって制御端が前記クロック入力端に接続
された第１のスイッチング素子と、前記クロック入力端
と第２の節点との間に接続された反転回路と、前記第１
の節点と第３の節点との間に接続された第２のスイッチ
ング回路であって制御端が前記第２の節点に接続される
とともに前記第１のスイッチング素子とは相補的に動作
する第２のスイッチング素子と、前記第１の節点と前記
第３の節点との間に接続され前記第２のスイッチング素
子とで前記第２のスイッチング素子が導通状態のときに
はラッチ回路を構成する回路と、前記第１の節点と電源
ラインとの間に接続された第３のスイッチング素子であ
って制御端が前記第２の節点に接続された第３のスイッ
チング素子とを備え、前記第３のスイッチング素子は、
前記第１のスイッチング素子が前記クロック信号に応答
して導通状態のときは非導通状態となり前記第１のスイ
ッチング素子が前記クロック信号に応答して非導通状態
のときは導通状態となることを特徴とする。Further, the static flip-flop circuit according to the present invention includes a clock input terminal to which a clock signal is supplied, a data input terminal to which a data signal is input, and a second input terminal connected between the data input terminal and the first node. A first switching element having a control terminal connected to the clock input terminal; an inverting circuit connected between the clock input terminal and a second node;
A second switching circuit connected between the second node and a third node, wherein a control terminal is connected to the second node and the second switching circuit operates complementarily with the first switching element. A switching element, a circuit that is connected between the first node and the third node, and that constitutes a latch circuit when the second switching element is in a conductive state with the second switching element; A third switching element connected between a first node and a power supply line, the control terminal including a third switching element connected to the second node, wherein the third switching element is ,
When the first switching element is in a conductive state in response to the clock signal, it is in a non-conductive state, and when the first switching element is in a non-conductive state in response to the clock signal, it is in a conductive state. And

〔実施例〕〔Example〕

第１図は、本発明による１実施例を示す。第３図で説
明した従来例と比較すると、１段目のスタティックラッ
チに於てトランジスタ1,トランジスタ4,インバータ２と
の接続点に、ゲート信号がインバータ６の出力線と接続
したトランジスタ11を接続した所に特徴がある。２段目
のスタティックラッチに於ても、同様にゲート信号がイ
ンバータの出力線と接続したトランジスタ14を接続した
所に特徴がある。他の構成については、第３図で説明し
た従来例と同様であるので説明の繰り返しを省く。FIG. 1 shows an embodiment according to the present invention. Compared with the conventional example described with reference to FIG. 3, in the first-stage static latch, the transistor 11, whose gate signal is connected to the output line of the inverter 6, is connected to the connection point between the transistor 1, the transistor 4, and the inverter 2. There is a feature in the place. The second stage static latch is also characterized in that the gate signal similarly connects the transistor 14 connected to the output line of the inverter. Other configurations are the same as those of the conventional example described with reference to FIG. 3, and therefore, description thereof will not be repeated.

第１図に於て、ゲートクロック信号５がHIGHレベルと
なり、トランジスタ１が導通し、データが入力され、次
にゲート信号５がLOWレベルとなると、トランジスタ１
は、非導通となり、逆にトランジスタ４が導通し、イン
バータ３の出力はインバータ２の入力に帰還されて、デ
ータを保持し続ける。この間トランジスタ11は、そのゲ
ート信号がインバータ６の出力信号９に接続されている
ので、ゲート信号がロウレベルの時のみ、出力信号９が
ハイレベルとなり導通状態であるので、データを破壊し
ない様に、トランジスタ11のオン抵抗はインバータ３を
構成するトランジスタのオン抵抗より大きくする必要が
ある。In FIG. 1, when the gate clock signal 5 goes high, the transistor 1 conducts and data is input, and when the gate signal 5 goes low next, the transistor 1
Is turned off, the transistor 4 is turned on, and the output of the inverter 3 is fed back to the input of the inverter 2 to keep the data. During this time, since the gate signal of the transistor 11 is connected to the output signal 9 of the inverter 6, the output signal 9 is at the high level only when the gate signal is at the low level and is in a conductive state. The on-resistance of the transistor 11 needs to be larger than the on-resistance of the transistor constituting the inverter 3.

第１図に於てインバータ６とトランジスタ４のゲート
信号８とのコンタクト７が、フォトマスク欠陥及びフォ
トレジスト工程の欠陥により消失して、トランジスタ1,
トランジスタ８がフローティング状態になると、トラン
ジスタ11が導通している為、保持データが強制的にGND
レベルとなる為、トランジスタ12のチャンネル長，チャ
ンネル幅を適切な値にする事により、通常数秒で終る室
温でのICの検査でも、本不良を除去する事が可能とな
る。同様に２段目のスタティックラッチに於てもトラン
ジスタ14が同様の働きを行う。In FIG. 1, the contact 7 between the inverter 6 and the gate signal 8 of the transistor 4 disappears due to a photomask defect and a defect in the photoresist process, and the transistors 1 and 2 are removed.
When the transistor 8 enters a floating state, the held data is forcibly applied to the GND because the transistor 11 is conducting.
Therefore, by setting the channel length and the channel width of the transistor 12 to appropriate values, this defect can be removed even in an IC inspection at room temperature, which usually takes only a few seconds. Similarly, the transistor 14 performs the same function in the second-stage static latch.

第２図は、本発明の第２の実施例を示す。トランジス
タ1,トランジスタ４が共にフローティング状態となって
も、トランジスタ11のソースが電源線12と接続されて、
第１の実施例と同様にゲート信号がロウレベルの時、導
通となり、ソース端子は電源線に接続されている為、第
１の実施例と同様に、保持データを強制的に電源レベル
として、本不良を除去する事が可能となる。同様に２段
目のスタティックラッチに於てもトランジスタ14が同様
の働きを行う。FIG. 2 shows a second embodiment of the present invention. Even if both transistor 1 and transistor 4 are in a floating state, the source of transistor 11 is connected to power supply line 12 and
As in the first embodiment, when the gate signal is at a low level, conduction is established, and the source terminal is connected to the power supply line. Defects can be removed. Similarly, the transistor 14 performs the same function in the second-stage static latch.

以上は、Ｎチャンネル型のトランジスタについて説明
したが、Ｐチャンネル型，相補型についても同様の事が
言える。While the above description has been made of an N-channel transistor, the same can be said for a P-channel transistor and a complementary transistor.

〔発明の効果〕〔The invention's effect〕

本発明によると、通常のスタティックF/F回路にトラ
ンジスタ２個を追加する事で、室温に於てICの検査の不
良検出率を上げる事が出来、正しい良否の判定が出来、
従ってユーザーでの受入不良等も減少させる事が可能で
あって、製品の品質向上に効果を有する。According to the present invention, by adding two transistors to a normal static F / F circuit, it is possible to increase the failure detection rate of IC inspection at room temperature, and to make a right or wrong judgment,
Therefore, it is possible to reduce poor reception by the user and the like, which is effective for improving the quality of the product.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来例の回路図で
ある。 １……トランジスタ、2,3……インバータ、４……トラ
ンジスタ、５……トランジスタ１のゲートクロック信
号、６……インバータ、８……トランジスタ４のゲート
信号、９……インバータ６の出力線、10……入力静電容
量、11……トランジスタ、12……電源線、13……５と異
なるゲートクロック信号、14……トランジスタ。FIG. 1 is a circuit diagram of a first embodiment of the present invention, FIG. 2 is a circuit diagram of a second embodiment of the present invention, and FIG. 3 is a circuit diagram of a conventional example. 1 ... transistor, 2,3 ... inverter, 4 ... transistor, 5 ... gate clock signal of transistor 1, 6 ... inverter, 8 ... gate signal of transistor 4, 9 ... output line of inverter 6, 10: input capacitance, 11: transistor, 12: power supply line, 13: gate clock signal different from 5; 14: transistor.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】クロック信号が供給されるクロック入力端
と、データ信号が入力されるデータ入力端と、前記デー
タ入力端と第１の節点との間に接続された第１のスイッ
チング素子であって制御端が前記クロック入力端に接続
された第１のスイッチング素子と、前記クロック入力端
と第２の節点との間に接続された反転回路と、前記第１
の節点と第３の節点との間に接続された第２のスイッチ
ング回路であって制御端が前記第２の節点に接続される
とともに前記第１のスイッチング素子とは相補的に動作
する第２のスイッチング素子と、前記第１の節点と前記
第３の節点との間に接続され前記第２のスイッチング素
子とで前記第２のスイッチング素子が導通状態のときに
はラッチ回路を構成する回路と、前記第１の節点と電源
ラインとの間に接続された第３のスイッチング素子であ
って制御端が前記第２の節点に接続された第３のスイッ
チング素子とを備え、前記第３のスイッチング素子は、
前記第１のスイッチング素子が前記クロック信号に応答
して導通状態のときは非導通状態となり前記第１のスイ
ッチング素子が前記クロック信号に応答して非導通状態
のときは導通状態となることを特徴とするスタティック
フリップフロップ回路。A first switching element connected between a clock input terminal to which a clock signal is supplied, a data input terminal to which a data signal is input, and the data input terminal and a first node. A first switching element having a control terminal connected to the clock input terminal; an inverting circuit connected between the clock input terminal and a second node;
A second switching circuit connected between the second node and a third node, wherein a control terminal is connected to the second node and the second switching circuit operates complementarily with the first switching element. A switching element, a circuit that is connected between the first node and the third node, and that constitutes a latch circuit when the second switching element is in a conductive state with the second switching element; A third switching element connected between a first node and a power supply line, the control terminal including a third switching element connected to the second node, wherein the third switching element is ,
When the first switching element is in a conductive state in response to the clock signal, it is in a non-conductive state, and when the first switching element is in a non-conductive state in response to the clock signal, it is in a conductive state. Static flip-flop circuit. 【請求項２】 データ入力端子と出力端子との間に帰還ループを構成す
るスイッチング素子をデータ書込み時に非導通とし、デ
ータ保持時には導通させるフリップフロップ回路におい
て、前記データ入力端子と電源ラインとの間に接続さ
れ、前記データ書込み時には導通状態となり前記データ
保持時には非導通状態となるトランジスタであって、前
記スイッチング素子を介する前記帰還ループによるデー
タ保持特性には実質的な影響を与えないトランジスタを
設けたことを特徴とするフリップフロップ回路。2. A flip-flop circuit, wherein a switching element forming a feedback loop between a data input terminal and an output terminal is turned off when writing data and turned on when data is held. And a transistor which is conductive when the data is written and becomes non-conductive when the data is held, and which does not substantially affect the data holding characteristics of the feedback loop via the switching element. A flip-flop circuit characterized by the above-mentioned.