JPH052883A - Circuit for generating substrate bias - Google Patents
Circuit for generating substrate biasInfo
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- JPH052883A JPH052883A JP3153651A JP15365191A JPH052883A JP H052883 A JPH052883 A JP H052883A JP 3153651 A JP3153651 A JP 3153651A JP 15365191 A JP15365191 A JP 15365191A JP H052883 A JPH052883 A JP H052883A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は基板バイアス発生回路に
関し、特に半導体記憶装置に内蔵される基板バイアス発
生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a substrate bias generating circuit, and more particularly to a substrate bias generating circuit incorporated in a semiconductor memory device.
【０００２】[0002]
【従来の技術】基板バイアス発生回路は、半導体記憶装
置の構成素子がＮチャンネルＭＯＳトランジスタである
場合は、基板バイアスＶＳとして接地電位である基準電
位Ｇよりも低い電位を与えるための回路である。2. Description of the Related Art A substrate bias generation circuit is a circuit for applying a potential lower than a reference potential G, which is a ground potential, as a substrate bias VS when a constituent element of a semiconductor memory device is an N channel MOS transistor.
【０００３】従来のこの種の基板バイアス発生回路は、
図３に示すように、基板バイアスを発生するための高周
波（パルス）源である発振回路１と、発振回路１の出力
を結合するチャージポンプ用のキャパシタＣ１と、縦続
接続されたＮチャンネルＭＯＳトランジスタであるトラ
ンジスタＮ１，Ｎ２とを備えて構成されていた。トラン
ジスタＮ１のソースは基準電位Ｇに接続され、ゲートと
ドレンインは共通接続され、さらにキャパシタＣ１とト
ランジスタＮ２のソースに接続されて節点Ａを構成して
いる。トランジスタＮ２のゲートとドレンインは共通接
続され、基板バイアス出力端子ＴＶＳに接続されてい
る。A conventional substrate bias generating circuit of this type is
As shown in FIG. 3, an oscillator circuit 1 which is a high frequency (pulse) source for generating a substrate bias, a charge pump capacitor C1 for coupling the output of the oscillator circuit 1, and a cascade-connected N-channel MOS transistor. And the transistors N1 and N2. The source of the transistor N1 is connected to the reference potential G, the gate and drain in are commonly connected, and further connected to the sources of the capacitor C1 and the transistor N2 to form a node A. The gate and drain-in of the transistor N2 are commonly connected and connected to the substrate bias output terminal TVS.
【０００４】次に、従来の基板バイアス発生回路の動作
について説明する。Next, the operation of the conventional substrate bias generating circuit will be described.
【０００５】発振回路１で発生した高周波電力、すなわ
ち、パルスはキャパシタＣ１を介して節点Ａに伝達され
節点Ａの電位を上昇させる。節点Ａの電位が基準電位Ｇ
よりも高い場合は、トランジスタＮ１が導通状態となり
基準電位Ｇに達するまで電流が流れ、節点Ａの電位を基
準電位Ｇにする。逆に、節点Ａの電位が基準電位Ｇより
も低い場合は、トランジスタＮ１が遮断状態となり節点
Ａの電位が保持される。The high frequency power generated in the oscillator circuit 1, that is, the pulse is transmitted to the node A through the capacitor C1 and raises the potential of the node A. The potential at node A is the reference potential G
If it is higher than this, current flows until the transistor N1 becomes conductive and reaches the reference potential G, and the potential of the node A becomes the reference potential G. On the contrary, when the potential of the node A is lower than the reference potential G, the transistor N1 is turned off and the potential of the node A is held.
【０００６】次に、基板バイアス出力端子ＴＶＳの出力
である基板バイアスＶＳの電位が節点Ａよりも高い場合
は、トランジスタＮ２が導通状態となり節点Ａの電位に
達するまで電流が流れ、基板バイアスＶＳの電位を節点
Ａの電位にする。逆に、基板バイアスＶＳの電位が節点
Ａよりも低い場合は、トランジスタＮ２が遮断状態とな
り基板バイアスＶＳの電位をそのまま保持する。以上の
動作により、基板バイアスＶＳの電位は基準電位である
接地電位Ｇに対し負電位に保持され、また、基板バイア
スＶＳの電位は、発振周波数により設定されるというも
のであった。Next, when the potential of the substrate bias VS, which is the output of the substrate bias output terminal TVS, is higher than the node A, the transistor N2 becomes conductive and current flows until the potential of the node A is reached. The potential is set to the potential of the node A. On the contrary, when the potential of the substrate bias VS is lower than the node A, the transistor N2 is turned off and the potential of the substrate bias VS is held as it is. By the above operation, the potential of the substrate bias VS is held at a negative potential with respect to the ground potential G which is the reference potential, and the potential of the substrate bias VS is set by the oscillation frequency.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来の基板バ
イアス発生回路は、１つの半導体記憶装置に１つしか備
うえられておらず、発振周波数が固定されていたため、
一定の基板バイアス電位しか与えられないので、半導体
記憶装置の高集積度化に見合った高効率の特性試験のた
めに最適な基板バイアス電位に設定できないという問題
点があった。Since only one semiconductor memory device is provided with the above-described conventional substrate bias generating circuit and the oscillation frequency is fixed,
Since only a constant substrate bias potential is applied, there is a problem in that it is not possible to set the optimum substrate bias potential for a highly efficient characteristic test corresponding to high integration of semiconductor memory devices.
【０００８】[0008]
【課題を解決するための手段】本発明の基板バイアス発
生回路は、第一の周波数の高周波源である第一の発振回
路と、第二の周波数の高周波源である第二の発振回路
と、前記第一および第二の発振回路の出力を切替えるス
イッチ回路と、予め定めた様式の信号により動作様態を
判定し前記スイッチ回路の切替信号を出力する動作モー
ド判定回路とを備えて構成されている。A substrate bias generating circuit of the present invention comprises a first oscillating circuit which is a high frequency source of a first frequency, and a second oscillating circuit which is a high frequency source of a second frequency. A switch circuit that switches between the outputs of the first and second oscillator circuits and an operation mode determination circuit that determines an operation mode by a signal of a predetermined format and outputs a switching signal of the switch circuit are configured. .
【０００９】[0009]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１０】図１は本発明の基板バイアス発生回路の一
実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the substrate bias generating circuit of the present invention.
【００１１】本実施例の基板バイアス発生回路は、図１
に示すように、異なる周波数の高周波（パルス）源であ
る発振回路１，２と、半導体記憶装置の動作モードを判
定する動作モード判定回路３と、動作モード判定回路３
の出力φにより接断するスイッチ素子Ｓ１，Ｓ２と、発
振回路１，２のそれぞれの出力を結合するチャージポン
プ用のキャパシタＣ１，Ｃ２と、インバータＩ１と、従
来例と同様の縦続接続されたＮチャンネルＭＯＳトラン
ジスタであるトランジスタＮ１，Ｎ２とを備えて構成さ
れている。The substrate bias generating circuit of this embodiment is shown in FIG.
2, the oscillation circuits 1 and 2 which are high frequency (pulse) sources having different frequencies, the operation mode determination circuit 3 for determining the operation mode of the semiconductor memory device, and the operation mode determination circuit 3
Switch elements S1 and S2 that are connected to each other by the output φ, charge pump capacitors C1 and C2 that couple the respective outputs of the oscillation circuits 1 and 2, an inverter I1, and the same cascade connection as in the conventional example. It is configured to include transistors N1 and N2 which are channel MOS transistors.
【００１２】以上のうち、発振回路２と、動作モード判
定回路３と、キャパシタＣ２と、インバータＩ１と、ス
イッチ素子Ｓ１，Ｓ２以外の部分は、前述の従来の技術
の例で示したものと共通部分であり、説明が重複しない
ように本発明に直接間連するもの以外は省略する。Of the above, the parts other than the oscillation circuit 2, the operation mode determination circuit 3, the capacitor C2, the inverter I1, and the switch elements S1 and S2 are the same as those shown in the above-mentioned prior art example. For the sake of simplicity, the description is omitted except for those that are directly connected to the present invention so that the description will not be repeated.
【００１３】動作モード判定回路３には、半導体記憶装
置の動作用のクロックであるＲＡＳ（ローアドレススト
ローブ），ＣＡＳ（コラムアドレスストローブ），ＷＥ
と、アドレスＡｉが印加されている。The operation mode determination circuit 3 includes RAS (row address strobe), CAS (column address strobe), WE which are clocks for operating the semiconductor memory device.
, The address Ai is applied.
【００１４】スイッチ素子Ｓ１，Ｓ２は、動作モード判
定回路３の出力φが″Ｌ″レベルのときオン、″Ｈ″レ
ベルのときオフである。The switch elements S1 and S2 are on when the output φ of the operation mode determination circuit 3 is at the "L" level, and off when the output φ is at the "H" level.
【００１５】次に、本実施例の動作について説明する。Next, the operation of this embodiment will be described.
【００１６】図２は、本実施例の動作の一例を示すタイ
ムチャートである。FIG. 2 is a time chart showing an example of the operation of this embodiment.
【００１７】通常時には、図２（Ａ）のように、動作モ
ード判定回路３の出力φを″Ｌ″レベルにすることによ
り、スイッチ素子Ｓ１をオンとし、インバータＩ１によ
りφを反転して″Ｈ″レベルとすることによりスイッチ
素子Ｓ２をオフとすることにより発振回路１を選択して
パルスを節点Ａに供給する。したがって、前述の従来例
の場合と同一の動作を行ない、基板バイアスＶＳの電位
も従来例と同一である。In the normal state, as shown in FIG. 2A, the output φ of the operation mode determination circuit 3 is set to "L" level to turn on the switch element S1 and the inverter I1 inverts φ to "H". By setting to "" level, the switch element S2 is turned off to select the oscillation circuit 1 and supply the pulse to the node A. Therefore, the same operation as in the above-described conventional example is performed, and the potential of the substrate bias VS is also the same as in the conventional example.
【００１８】次に、試験時には、図２（Ｂ）のように、
クロックのＣＡＳがＲＡＳより先の書込みモードである
ライトＣＢＲに加えて、アドレスＡｉに重畳して試験モ
ードを指示するスーパーボルテージＳを印加することに
より、半導体記憶装置はテストモードとなる。動作モー
ド判定回路３は、これを検出し、試験中の読出書込サイ
クルにおいて出力φを″Ｈ″レベルとする。この結果、
通常時とは逆に、スイッチ素子Ｓ１をオフとしスイッチ
素子Ｓ２をオンとすることにより発振回路２を選択して
パルスを節点Ａに供給する。したがって、基板バイアス
ＶＳの電位は、発振回路２の周波数により設定されるこ
とになる。Next, at the time of the test, as shown in FIG.
In addition to the write CBR, which is a write mode in which the CAS of the clock is earlier than the RAS, the semiconductor memory device is in the test mode by applying the super voltage S superimposed on the address Ai and designating the test mode. The operation mode determination circuit 3 detects this and sets the output φ to the "H" level in the read / write cycle under test. As a result,
Contrary to the normal state, the switching element S1 is turned off and the switching element S2 is turned on to select the oscillation circuit 2 to supply a pulse to the node A. Therefore, the potential of the substrate bias VS is set by the frequency of the oscillator circuit 2.
【００１９】半導体記憶装置の試験においては、メモリ
素子の良否を判定するためのテストパターンにしたがっ
た試験信号を印加する。このとき、基板バイアスＶＳの
電位が低い方がメモリ素子のしきい値電圧を低く設定で
きるので、良否の判定が容易になる。In the test of the semiconductor memory device, a test signal according to a test pattern for judging the quality of the memory element is applied. At this time, the lower the potential of the substrate bias VS, the lower the threshold voltage of the memory element can be set, which facilitates the determination of pass / fail.
【００２０】ここで、発振回路２の周波数を発振回路１
の周波数より低く設定してあれば、テストモードにおけ
る基板バイアスＶＳは、通常時よりも浅く設定されるこ
とになり、メモリ素子のしきい値電圧を低くして高効率
の試験が可能となる。Here, the frequency of the oscillation circuit 2 is set to the oscillation circuit 1
If the frequency is set lower than the frequency of, the substrate bias VS in the test mode will be set shallower than in the normal state, and the threshold voltage of the memory element can be lowered to enable a highly efficient test.
【００２１】[0021]
【発明の効果】以上説明したように、本発明の基板バイ
アス発生回路は、周波数が異なる複数の発振回路とこれ
を切替えるスイッチ回路と動作モードを判定しスイッチ
回路の切替信号を出力する動作モード判定回路とを備え
ることにより、半導体記憶装置の特性試験時における最
適な基板バイアスを自由に設定できるので、試験を高効
率で実施できるという効果を有している。As described above, in the substrate bias generating circuit of the present invention, a plurality of oscillating circuits having different frequencies, a switch circuit for switching the oscillating circuits and an operation mode determining circuit for determining the operation mode and outputting a switching signal of the switch circuit are determined. By including the circuit, the optimum substrate bias can be freely set at the time of the characteristic test of the semiconductor memory device, so that the test can be performed with high efficiency.
【図１】本発明の基板バイアス発生回路の一実施例を示
す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a substrate bias generation circuit of the present invention.
【図２】本実施例の基板バイアス発生回路における動作
の一例を示すタイムチャートである。FIG. 2 is a time chart showing an example of the operation of the substrate bias generation circuit of the present embodiment.
【図３】従来の基板バイアス発生回路の一例を示す回路
図である。FIG. 3 is a circuit diagram showing an example of a conventional substrate bias generation circuit.
１，２ 発振回路 ３ 動作モード判定回路 Ｃ１，Ｃ２ キャパシタ Ｉ１ インバータ Ｓ１，Ｓ２ スイッチ素子 1, 2 oscillator circuit 3 Operation mode determination circuit C1, C2 capacitors I1 inverter S1, S2 switch element
Claims (3)
振回路と、第二の周波数の高周波源である第二の発振回
路と、前記第一および第二の発振回路の出力を切替える
スイッチ回路と、予め定めた様式の信号により動作様態
を判定し前記スイッチ回路の切替信号を出力する動作モ
ード判定回路とを備えることを特徴とする基板バイアス
発生回路。1. A first oscillating circuit which is a high frequency source of a first frequency, a second oscillating circuit which is a high frequency source of a second frequency, and outputs of the first and second oscillating circuits. A substrate bias generation circuit comprising: a switch circuit; and an operation mode determination circuit that determines an operation mode based on a signal of a predetermined format and outputs a switching signal of the switch circuit.
導体記憶装置の動作クロックであるローアドレスストロ
ーブとコラムアドレスストローブとを入力し、前記アド
レス入力に予め定めた様式の試験モード信号を重畳する
ことにより前記切替信号を出力することを特徴とする請
求項１記載の基板バイアス発生回路。2. The operation mode determination circuit inputs an address, a row address strobe and a column address strobe which are operation clocks of a semiconductor memory device, and superimposes a test mode signal of a predetermined format on the address input. The substrate bias generating circuit according to claim 1, wherein the switching signal is output.
の発振回路の出力にそれぞれ接続され低レベル切替信号
により接となり高レベル切替信号により断となる第一お
よび第二のスイッチ素子と、前記第一のスイッチ素子の
切替信号を反転して前記第二のスイッチ素子の切替信号
を生成するインバータ回路とを備えることを特徴とする
請求項１記載の基板バイアス発生回路。3. The first and second switch elements, each of which is connected to an output of the first and second oscillator circuits and is in contact with by a low level switching signal and is disconnected by a high level switching signal, The substrate bias generating circuit according to claim 1, further comprising an inverter circuit that inverts a switching signal of the first switch element to generate a switching signal of the second switch element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153651A JPH052883A (en) | 1991-06-26 | 1991-06-26 | Circuit for generating substrate bias |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153651A JPH052883A (en) | 1991-06-26 | 1991-06-26 | Circuit for generating substrate bias |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052883A true JPH052883A (en) | 1993-01-08 |
Family
ID=15567203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153651A Pending JPH052883A (en) | 1991-06-26 | 1991-06-26 | Circuit for generating substrate bias |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052883A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592423A (en) * | 1994-10-04 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit enabling external monitor and control of voltage generated in internal power supply circuit |
| US5815032A (en) * | 1996-02-06 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of preventing fluctuations of substrate potential |
| US7394708B1 (en) * | 2005-03-18 | 2008-07-01 | Xilinx, Inc. | Adjustable global tap voltage to improve memory cell yield |
-
1991
- 1991-06-26 JP JP3153651A patent/JPH052883A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592423A (en) * | 1994-10-04 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit enabling external monitor and control of voltage generated in internal power supply circuit |
| US5815032A (en) * | 1996-02-06 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of preventing fluctuations of substrate potential |
| US7394708B1 (en) * | 2005-03-18 | 2008-07-01 | Xilinx, Inc. | Adjustable global tap voltage to improve memory cell yield |
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