JPH11261392A - Cmos integrated device - Google Patents
Cmos integrated deviceInfo
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- JPH11261392A JPH11261392A JP6376498A JP6376498A JPH11261392A JP H11261392 A JPH11261392 A JP H11261392A JP 6376498 A JP6376498 A JP 6376498A JP 6376498 A JP6376498 A JP 6376498A JP H11261392 A JPH11261392 A JP H11261392A
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- Japan
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- integrated device
- channel transistors
- cmos integrated
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＣＭＯＳ集積装置
の出力ドライバ回路に関する。The present invention relates to an output driver circuit of a CMOS integrated device.
【０００２】[0002]
【従来の技術】通常、ＣＭＯＳ集積装置は、出力信号が
変化する場合にＰチャネルトランジスタとＮチャネルト
ランジスタが一時的に同時に導通状態になるため、電源
間に貫通電流が流れ、電源ラインのインピーダンスに応
じた電位変動が発生し、それがノイズとしてＣＭＯＳ集
積装置の誤動作の原因になったり、ＣＭＯＳ集積装置が
実装される基板上の他のデバイスや、そのＣＭＯＳ集積
装置を使用する電子機器自体の誤動作の原因になること
がある。そのため、従来のＣＭＯＳ集積装置では、出力
ドライバのスルーレートを調整し、２つのトランジスタ
が同時に導通状態になる時間を少なくすることで、貫通
電流を抑えていた。しかし、ＣＭＯＳ集積装置を実際に
基板に実装して動作させた場合の出力端子の負荷は、半
導体メーカーが行う出荷試験の環境での負荷と異なるた
め、実際の基板上では誤動作しないＣＭＯＳ集積装置
が、メーカーの出荷試験では誤動作する場合があった。
そうした場合でも、そのＣＭＯＳ集積装置は不良品とな
り、歩留りを低くすることになる。そのため、ＣＭＯＳ
集積装置の設計段階で電源ノイズに対してマージンを持
った設計をする必要があり、電源ラインのインピーダン
スを下げるために電源端子を多く設置したり、出力信号
変化時の電位変動を減らすために、同時変化の出力信号
をずらすための遅延回路を追加したりする必要があり、
ＣＭＯＳ集積装置の回路規模の増大や、パッケージのコ
ストアップを引き起こすことがあった。2. Description of the Related Art Normally, in a CMOS integrated device, when an output signal changes, a P-channel transistor and an N-channel transistor temporarily become conductive at the same time. A corresponding potential fluctuation occurs, which causes a malfunction of the CMOS integrated device as noise, a malfunction of another device on the substrate on which the CMOS integrated device is mounted, and a malfunction of the electronic device itself using the CMOS integrated device. May cause. Therefore, in the conventional CMOS integrated device, the through current is suppressed by adjusting the slew rate of the output driver and reducing the time during which the two transistors are simultaneously turned on. However, the load on the output terminals when the CMOS integrated device is actually mounted on a substrate and operated is different from the load in a shipping test environment performed by a semiconductor maker. In the shipping test of the manufacturer, a malfunction sometimes occurred.
Even in such a case, the CMOS integrated device becomes defective and the yield is reduced. Therefore, CMOS
In the design stage of the integrated device, it is necessary to design with a margin for power supply noise, to install many power supply terminals to reduce the impedance of the power supply line, and to reduce the potential fluctuation when the output signal changes, It is necessary to add a delay circuit to shift the output signal of simultaneous change,
In some cases, the circuit scale of the CMOS integrated device is increased and the cost of the package is increased.
【０００３】[0003]
【発明が解決しようとする課題】本発明の目的は、ＣＭ
ＯＳ集積装置の出力ドライバの信号変化時に発生するス
イッチングノイズをＣＭＯＳ集積装置の動作環境に応じ
て調整可能とすることにある。An object of the present invention is to provide a CM
An object of the present invention is to make it possible to adjust switching noise generated when a signal of an output driver of an OS integrated device changes according to the operating environment of a CMOS integrated device.
【０００４】[0004]
【課題を解決するための手段】上記目的は、ＣＭＯＳ集
積装置の出力ドライバのスルーレートを、外部端子から
調整することによって達成できる。The above object can be achieved by adjusting the slew rate of an output driver of a CMOS integrated device from an external terminal.
【０００５】[0005]
【作用】本発明の上記構成によれば、ＣＭＯＳ集積装置
の出力ドライバのスルーレートを外部入力端子から調整
できるようにする事によって、出力信号が変化する際に
電源ラインに発生するスイッチングノイズを減らすこと
ができる。According to the configuration of the present invention, the slew rate of the output driver of the CMOS integrated device can be adjusted from the external input terminal, thereby reducing the switching noise generated in the power supply line when the output signal changes. be able to.
【０００６】[0006]
【発明の実施の形態】以下、本発明について実施例にも
とづいて、図面を参照して詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail based on embodiments with reference to the drawings.
【０００７】図１は、ＣＭＯＳ集積装置の出力ドライバ
を示す構成図である。Ｐチャネルトランジスタ１０、１
１、１２とＮチャネルトランジスタ１３、１４、１５は
直列に接続されており、Ｐチャネルトランジスタ１０の
ドレインには電源電圧が印可され、Ｎチャネルトランジ
スタ１５のソースは接地される。出力端子１６はＰチャ
ネルトランジスタ１２のソースとＮチャネルトランジス
タ１３のドレインから取り出される。FIG. 1 is a configuration diagram showing an output driver of a CMOS integrated device. P-channel transistors 10, 1
1, 12 and N-channel transistors 13, 14, 15 are connected in series, a power supply voltage is applied to a drain of the P-channel transistor 10, and a source of the N-channel transistor 15 is grounded. The output terminal 16 is taken out from the source of the P-channel transistor 12 and the drain of the N-channel transistor 13.
【０００８】Ｐチャネルトランジスタ１０、１１、１２
と、Ｎチャネルトランジスタ１３、１４、１５のそれぞ
れのゲートには遅延インバータ４、５、６、７、８、９
が接続される。Ｐチャネルトランジスタに接続される遅
延インバータの遅延時間は、４、５、６の順に小さく設
定され、Ｎチャネルトランジスタに接続される遅延イン
バータの遅延時間は、７、８、９の順に小さく設定され
る。P channel transistors 10, 11, 12
And delay inverters 4, 5, 6, 7, 8, 9 at the gates of N-channel transistors 13, 14, 15 respectively.
Is connected. The delay time of the delay inverter connected to the P-channel transistor is set to be smaller in the order of 4, 5, and 6, and the delay time of the delay inverter connected to the N-channel transistor is set to be smaller in the order of 7, 8, and 9. .
【０００９】入力端子１は、選択回路３に入力され、選
択信号２によってＰチャネルトランジスタ１０、１１、
１２とＮチャネルトランジスタ１３、１４、１５のゲー
ト信号に接続される遅延インバータ４、５、６、７、
８、９を選択する。選択されない遅延インバータのうち
Ｐチャネルトランジスタのゲートに接続されるものにつ
いてはローレベルに固定され、一方、Ｎチャネルトラン
ジスタのゲートに接続されるものはハイレベルに固定さ
れる。つまり、トランジスタを導通状態に固定すること
で、選択回路３で選択された遅延インバータに接続され
ているＰチャネルトランジスタとＮチャネルトランジス
タのみをスイッチングさせる。この場合、遅延インバー
タ４、５、６、７、８、９の遅延時間のズレがＰチャネ
ルトランジスタとＮチャネルトランジスタが同時に導通
状態になることを防ぎ、貫通電流を抑えることができ
る。An input terminal 1 is input to a selection circuit 3 and receives P-channel transistors 10, 11,
12 and delay inverters 4, 5, 6, 7, connected to gate signals of N-channel transistors 13, 14, 15,
Select 8 and 9. Of the unselected delay inverters, those connected to the gate of the P-channel transistor are fixed at low level, while those connected to the gate of the N-channel transistor are fixed at high level. That is, by fixing the transistors in a conductive state, only the P-channel transistor and the N-channel transistor connected to the delay inverter selected by the selection circuit 3 are switched. In this case, the delay in the delay inverters 4, 5, 6, 7, 8, and 9 prevents the P-channel transistor and the N-channel transistor from being simultaneously turned on, and the through current can be suppressed.
【００１０】尚、ここに挙げた実施例はあくまでも一実
施例に過ぎず、本発明の要旨の範囲内で種々の変形実施
が、適用可能であることは言うまでもない。The embodiment described here is merely an example, and it goes without saying that various modifications can be applied within the scope of the present invention.
【００１１】[0011]
【発明の効果】以上に説明したように本発明は、ＣＭＯ
Ｓ集積装置において出力ドライバのスルーレートを外部
信号により調整することが可能である。従来の方法に比
較して、ＣＭＯＳ集積装置の製造後にスルーレートの変
更を行うことができるため、実際にＣＭＯＳ集積装置を
基板に実装した後に、動作環境に合わせてスルーレート
の調整を可能とする効果を有する。As described above, the present invention provides a CMO
In the S integrated device, the slew rate of the output driver can be adjusted by an external signal. Compared with the conventional method, the slew rate can be changed after the CMOS integrated device is manufactured, so that the slew rate can be adjusted according to the operating environment after the CMOS integrated device is actually mounted on the substrate. Has an effect.
【図１】図１は、本発明の実施例でＣＭＯＳ集積装置の
出力ドライバ回路の構成図である。FIG. 1 is a configuration diagram of an output driver circuit of a CMOS integrated device according to an embodiment of the present invention.
１は、入力端子 ２は、選択信号 ３は、選択回路 ４、５、６、７、８、９は、遅延インバータ １０、１１、１２は、Ｐチャネルトランジスタ １３、１４、１５は、Ｎチャネルトランジスタ １６は、出力端子 1 is an input terminal 2 is a selection signal 3 is a selection circuit 4, 5, 6, 7, 8 and 9 are delay inverters 10, 11 and 12 are P-channel transistors 13, 14 and 15 are N-channel transistors 16 is an output terminal
Claims (1)
タ、選択回路と出力ドライバから構成され、外部の端子
からその遅延回路を選択できるようにすることで、ＣＭ
ＯＳ集積装置の出力ドライバのスルーレートを調整可能
とした事を特徴とするＣＭＯＳ集積装置。1. A CMOS integrated device comprising a delay inverter, a selection circuit, and an output driver, wherein the delay circuit can be selected from an external terminal, so that a CM can be selected.
A CMOS integrated device wherein a slew rate of an output driver of an OS integrated device is adjustable.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6376498A JPH11261392A (en) | 1998-03-13 | 1998-03-13 | Cmos integrated device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6376498A JPH11261392A (en) | 1998-03-13 | 1998-03-13 | Cmos integrated device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261392A true JPH11261392A (en) | 1999-09-24 |
Family
ID=13238783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6376498A Withdrawn JPH11261392A (en) | 1998-03-13 | 1998-03-13 | Cmos integrated device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261392A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6958941B2 (en) | 2002-06-17 | 2005-10-25 | Teac Corporation | Circuit board and information storing apparatus equipped therewith |
-
1998
- 1998-03-13 JP JP6376498A patent/JPH11261392A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6958941B2 (en) | 2002-06-17 | 2005-10-25 | Teac Corporation | Circuit board and information storing apparatus equipped therewith |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |