JPH01120871A - 半導体装置 - Google Patents
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- JPH01120871A JPH01120871A JP27828887A JP27828887A JPH01120871A JP H01120871 A JPH01120871 A JP H01120871A JP 27828887 A JP27828887 A JP 27828887A JP 27828887 A JP27828887 A JP 27828887A JP H01120871 A JPH01120871 A JP H01120871A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/452—Ohmic electrodes on AIII-BV compounds
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ノン・アロイでオーミック・コンタクトをとった電極を
有する半導体装置の改良に関し、キャップ層の構成に極
めて簡単な改変を加えるのみで、Aj2GaAs層の介
在に拘わらず、ノン・アロイでも充分に低いソース抵抗
を得ることが可能であるようにすることを目的とし、キ
ャリヤ供給層上に順に形成された一導電型のGaAs層
及び一導電型InGaAs層からなるキャップ層と、該
キャップ層の表面に形成されたソース電極及びドレイン
電極と、前記キャリヤ供給層表面に形成されたゲート電
極とを備えてなるよう構成する。
有する半導体装置の改良に関し、キャップ層の構成に極
めて簡単な改変を加えるのみで、Aj2GaAs層の介
在に拘わらず、ノン・アロイでも充分に低いソース抵抗
を得ることが可能であるようにすることを目的とし、キ
ャリヤ供給層上に順に形成された一導電型のGaAs層
及び一導電型InGaAs層からなるキャップ層と、該
キャップ層の表面に形成されたソース電極及びドレイン
電極と、前記キャリヤ供給層表面に形成されたゲート電
極とを備えてなるよう構成する。
本発明は、ノン・アロイでオーミック・コンタクトをと
った電極を有する半導体装置の改良に関する。
った電極を有する半導体装置の改良に関する。
近年、化合物半導体を材料とする電界効果トランジスタ
(field effect transisto
r:FET)に於けるキャップ層として高濃度、例えば
〜l Q” (cs−’)程度にドーピングされたn+
型1nGaAsを用い、電極のオーミック・コンタクト
をノン・アロイでとることが行われようとしている。
(field effect transisto
r:FET)に於けるキャップ層として高濃度、例えば
〜l Q” (cs−’)程度にドーピングされたn+
型1nGaAsを用い、電極のオーミック・コンタクト
をノン・アロイでとることが行われようとしている。
一般に、ノン・アロイのオーミック・コンタクトは、通
常のアロイ・コンタクトに対して、(1) 均一なコ
ンタクトが可能であること(2) 表面モホロジ(m
orphology)が良好であること (3) 抵抗の結晶方位依存性が存在しないこと等の
長所を有している。
常のアロイ・コンタクトに対して、(1) 均一なコ
ンタクトが可能であること(2) 表面モホロジ(m
orphology)が良好であること (3) 抵抗の結晶方位依存性が存在しないこと等の
長所を有している。
例えば、高電子移動度トランジスタ(highelec
tron mobility transisto
r:)(EMT)のような半導体装置では、二次元電子
ガス層をチャネルにしている関係から、チャネルとキャ
ップ層との間に障壁であるAlGaAs層が介在してい
るので、チャネルの導出に前記したようなノン・アロイ
のオーミック・コンタクトをとることはできないと考え
られている。
tron mobility transisto
r:)(EMT)のような半導体装置では、二次元電子
ガス層をチャネルにしている関係から、チャネルとキャ
ップ層との間に障壁であるAlGaAs層が介在してい
るので、チャネルの導出に前記したようなノン・アロイ
のオーミック・コンタクトをとることはできないと考え
られている。
然しながら、ノン・アロイのオーミック・コンタクトは
前記したような優れた特徴をもっているので、オーミッ
ク・コンタクトをとることができないと考えられている
例えばHEMTのような種類の半導体装置でも実現でき
ることが好ましい。
前記したような優れた特徴をもっているので、オーミッ
ク・コンタクトをとることができないと考えられている
例えばHEMTのような種類の半導体装置でも実現でき
ることが好ましい。
本発明は、キャップ層の構成に極めて簡単な改変を加え
るのみで、AlGaAs層の介在に拘わらず、ノン・ア
ロイでも充分に低いソース抵抗を得ることが可能である
ようにする。
るのみで、AlGaAs層の介在に拘わらず、ノン・ア
ロイでも充分に低いソース抵抗を得ることが可能である
ようにする。
前記した種類の半導体装置に於けるキャップ層として使
用することができ、しかも、ショットキ障壁が低く、不
純物の高濃度ドーピングが可能であって、ノン・アロイ
のオーミック・コンタクトをとることができる材料とし
てはInGaAsが考えられる。
用することができ、しかも、ショットキ障壁が低く、不
純物の高濃度ドーピングが可能であって、ノン・アロイ
のオーミック・コンタクトをとることができる材料とし
てはInGaAsが考えられる。
第3図はキャップ層にn+型1nGaAsを用いた半導
体装置の要部切断側面図を表している。
体装置の要部切断側面図を表している。
図に於いて、1は半絶縁性GaAs基板、2はノン・ド
ープGaAsチャネル層、3はn型AlGaAs電子供
給層、4はn+型1nGaAsキ。中フプ層、5はソー
ス電極、6はドレイン電極、7はゲート電極、8は二次
元電子ガス層をそれぞれ示している。
ープGaAsチャネル層、3はn型AlGaAs電子供
給層、4はn+型1nGaAsキ。中フプ層、5はソー
ス電極、6はドレイン電極、7はゲート電極、8は二次
元電子ガス層をそれぞれ示している。
第4図は:l!J3図に見られる半導体装置に関するエ
ネルギ・バンド・ダイヤグラムを表し、第3図に於いて
用いた記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。
ネルギ・バンド・ダイヤグラムを表し、第3図に於いて
用いた記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。
図に於いて、EFはフェルミ・レベル、ECは伝導帯の
底、φ1.φ2.φ、は障壁高さをそれぞれ示している
。
底、φ1.φ2.φ、は障壁高さをそれぞれ示している
。
図から明らかなように、この半導体装置では、オーミッ
ク・コンタクト電極、例えばソース電極5とチャネルで
ある二次元電子ガス層8との間に・は、n型AjtGa
As電子供給層3とノン・ドープGaAsチャネル層2
との間、n+梨型1nGaAsキヤフ層4とn型Aj!
GaAs電子供給層3との間、ソース電極5とn+髪型
1nGaAsキヤフ層4との間に高さがφ1.φ=、φ
3である障壁が存在している。
ク・コンタクト電極、例えばソース電極5とチャネルで
ある二次元電子ガス層8との間に・は、n型AjtGa
As電子供給層3とノン・ドープGaAsチャネル層2
との間、n+梨型1nGaAsキヤフ層4とn型Aj!
GaAs電子供給層3との間、ソース電極5とn+髪型
1nGaAsキヤフ層4との間に高さがφ1.φ=、φ
3である障壁が存在している。
ここで、各障壁に電流を通流した場合の抵抗率(単位:
Ω・cm”)をそれぞれrl+ r!+ r、。
Ω・cm”)をそれぞれrl+ r!+ r、。
とすると、ノン・アロイで小さなソース抵抗を得る為に
は、これら抵抗率’In ’t+ r3をできる限
り小さくする必要がある。尚、抵抗率r、はn型AlG
aAs電子供給層3のドーピング濃度とA1組成比で決
まることであり、本発明では、キャップ層の構成を対象
としているので、主として、抵抗率rt及びr、につい
て検討する。
は、これら抵抗率’In ’t+ r3をできる限
り小さくする必要がある。尚、抵抗率r、はn型AlG
aAs電子供給層3のドーピング濃度とA1組成比で決
まることであり、本発明では、キャップ層の構成を対象
としているので、主として、抵抗率rt及びr、につい
て検討する。
先ず、n+型!nGaAsキャップ層4とn型Aj!G
aAs電子供給層3との間に生成される障壁に関する抵
抗率r2について考える。
aAs電子供給層3との間に生成される障壁に関する抵
抗率r2について考える。
第5図は障壁高さφ2と抵抗率r2との関係を表す線図
であり、横軸に障壁高さφ2を、また、縦軸に抵抗率r
2をそれぞれ採っである。
であり、横軸に障壁高さφ2を、また、縦軸に抵抗率r
2をそれぞれ採っである。
図から明らかなように、抵抗率rtは主として障壁高さ
φオに依って決まるものである。
φオに依って決まるものである。
第6図はn+型InGaAsキ’rツブN4に於けるド
ーピング濃度とInn組成比定対する障壁高さφ2の依
存性を表す線図であり、横軸にドーピング濃度を、また
、縦軸に障壁高さφ2をそれぞれ採っである。
ーピング濃度とInn組成比定対する障壁高さφ2の依
存性を表す線図であり、横軸にドーピング濃度を、また
、縦軸に障壁高さφ2をそれぞれ採っである。
図から明らかなように、(alドーピング濃度が高く、
且つ、Cblx値が小さいほど障壁高さφ2は小さくな
ることが判る。
且つ、Cblx値が小さいほど障壁高さφ2は小さくな
ることが判る。
次に、ソース電極5とn+型InGaAsキャップ層4
との間に生成される障壁に関する抵抗率r3について考
える。
との間に生成される障壁に関する抵抗率r3について考
える。
さて、抵抗率r、はn+梨型1nGaAsキヤフ層4に
於けるドーピング濃度、ソース電極5とn+型InGa
Asキャップ層4との間の障壁高さ委、に依って決まり
、障壁高さφコはIn組成比Xを増加させるほど小さく
なることが知られている。
於けるドーピング濃度、ソース電極5とn+型InGa
Asキャップ層4との間の障壁高さ委、に依って決まり
、障壁高さφコはIn組成比Xを増加させるほど小さく
なることが知られている。
第7図は障壁高さφ、のX値に対する依存性を考慮して
求めた抵抗率r3のX値に対する依存性を表す線図であ
り、横軸にIn組成比を、また、縦軸に抵抗率r、をそ
れぞれ採っである。
求めた抵抗率r3のX値に対する依存性を表す線図であ
り、横軸にIn組成比を、また、縦軸に抵抗率r、をそ
れぞれ採っである。
図から明らかなように、(a)ドーピング濃度が高く、
且つ、(b)x値が大きいほど抵抗率r3は小さくなる
。
且つ、(b)x値が大きいほど抵抗率r3は小さくなる
。
前記検討した諸点から、抵抗率rt及びr3が小さくな
るような半導体装置の構造を考える。
るような半導体装置の構造を考える。
先ず、抵抗率rtを小さくするには、n型AlGaAs
電子供給層3に接しているn+型1nxGa、xAsキ
ャップ層4に於けるX値をOに、即ち、n+型GaAs
にしてしまうことが最も好ましい。ドーピング濃度を高
くすると抵抗率rtは小さくなるが、余り高くすると耐
圧が低下する虞があるから、2 X 1018(clm
−3)程度にすると良い。次に、抵抗率r、を小さくす
るのであるが、n+型1 nxGa+−x Asキー1
−7ブ層4の表面はX値及びドーピング濃度ともに高い
ほど良い結果が得られる。
電子供給層3に接しているn+型1nxGa、xAsキ
ャップ層4に於けるX値をOに、即ち、n+型GaAs
にしてしまうことが最も好ましい。ドーピング濃度を高
くすると抵抗率rtは小さくなるが、余り高くすると耐
圧が低下する虞があるから、2 X 1018(clm
−3)程度にすると良い。次に、抵抗率r、を小さくす
るのであるが、n+型1 nxGa+−x Asキー1
−7ブ層4の表面はX値及びドーピング濃度ともに高い
ほど良い結果が得られる。
前記したようなことから、本発明の半導体装置に於いて
は、キャリヤ供給層(例えばn型A10.zGao、、
、As電子供給層13)上に順に形成された一導電型の
GaAs層(例えばn型GaAs層14)及び一導電型
InGaAs層(例えばn+型1 nls G a 6
.@ A s層16)からなるキャップ層(例えばキャ
ップ層CT)と、該キャップ層の表面に形成されたソー
ス電極(例えばソース電極17)及びドレイン電極(例
えばドレイン電極18)と、前記キャリヤ供給層表面に
形成されたゲート電極(例えばゲート電極19)とを備
えてなるよう構成する。
は、キャリヤ供給層(例えばn型A10.zGao、、
、As電子供給層13)上に順に形成された一導電型の
GaAs層(例えばn型GaAs層14)及び一導電型
InGaAs層(例えばn+型1 nls G a 6
.@ A s層16)からなるキャップ層(例えばキャ
ップ層CT)と、該キャップ層の表面に形成されたソー
ス電極(例えばソース電極17)及びドレイン電極(例
えばドレイン電極18)と、前記キャリヤ供給層表面に
形成されたゲート電極(例えばゲート電極19)とを備
えてなるよう構成する。
前記手段を採ることに依り、チャネルと表面との間に伝
導性に関して障壁となるような層が存在していても、ソ
ース抵抗が充分に低いノン・アロイのオーミック・コン
タクトをとった電極を有する高速化された半導体装置を
得ることが可能であり、しかも、その半導体装置を製造
するに際しては、何等特殊な技術を必要とせず、従来か
ら多用されている安定なそれを適用することで充分に対
処することができる。
導性に関して障壁となるような層が存在していても、ソ
ース抵抗が充分に低いノン・アロイのオーミック・コン
タクトをとった電極を有する高速化された半導体装置を
得ることが可能であり、しかも、その半導体装置を製造
するに際しては、何等特殊な技術を必要とせず、従来か
ら多用されている安定なそれを適用することで充分に対
処することができる。
第1図は本発明一実施例の要部切断側面図を表している
。
。
図に於いて、11は半絶縁性GaAsからなる基板、1
2はノン・ドープGaAsからなるチャネル層を兼ねた
バッファ層、13はn型Alo、zGao、sAsから
なる電子供給層、14はキャップ層の一部を構成するn
型GaAs層、15はキャップ層の一部を構成するn+
型In、Ga+−8As層、16はキャップ層の一部を
構成するn+型1 r16.s G a o、s A
3層、17はソース電極、18はドレイン電極、19は
ゲート電極、20は二次元電子ガス・チャネル、CTは
キャップ層をそれぞれ示している。
2はノン・ドープGaAsからなるチャネル層を兼ねた
バッファ層、13はn型Alo、zGao、sAsから
なる電子供給層、14はキャップ層の一部を構成するn
型GaAs層、15はキャップ層の一部を構成するn+
型In、Ga+−8As層、16はキャップ層の一部を
構成するn+型1 r16.s G a o、s A
3層、17はソース電極、18はドレイン電極、19は
ゲート電極、20は二次元電子ガス・チャネル、CTは
キャップ層をそれぞれ示している。
これら各部分に関する主要データを例示すると次の通り
である。
である。
(1)バッファ層12について
厚さ:1 〔μm〕
(2) 電子供給層13について
厚さ:400(人〕
不純物:Si
不純物濃度? 1. 4 X 1018 (C11−3
)(3)n型GaAs層14について 厚さ:600 (人〕 不純物:Si 。
)(3)n型GaAs層14について 厚さ:600 (人〕 不純物:Si 。
不純物濃度: 1. 8 X 1018 (cm−’)
(4)n+型1 n、Ga、−xAs層15について厚
さ:1000(人〕 X値:基板側から表面側に向かって0−0.5まで変化 不純物:Si 不純物濃度=X値と同様に2 X 10 ” ((J−
り −3X I Q10(csa−3) (5)n+型1 n、0.Gao、s As層16につ
いて厚さ:1000(人〕 不純物;Si 不純物濃度: 3 X I Q” (cab−’)(6
) ソース電極17及びドレイン電極18について 材料:Aj! 厚さ:4000 (人〕 (7) ゲート電極19について 材料:Al 厚さ:4000 (人〕 ところで、本実施例に於いては、n型GaAs層14と
n+型1n6.s Ga、、5 As層16との間にn
+型1 rl、 Gat−* AsJi 15、所謂、
グレーデツド層を介在させであるが、これは、キャップ
層の途中に於いて、組成比X及びドーピング濃度を突然
(abrupt)変えると、その部分にヘテロ接合が生
成され、電子の伝導に対する障壁となる場合がある為で
あり、これを回避する為、下側に在るn型GaAs層1
4と上側に在るn1型1 no、s G ao、s A
Sli 16との間に組成比及びドーピング濃度が緩
徐に変化する層を介在させたものである。然しなから、
n型GaAs1ilとn+型1 no、s Ga6.5
A 5層16とをアブラプトに接触させた場合であっ
ても、n+型1nn、5Gao、sAs層16に於ける
ドーピング濃度が充分に高い場合には、前記電子の伝導
に対する障壁は無視できるほどに低くなるので前記した
ようなグレーデツド層は不要になる。
(4)n+型1 n、Ga、−xAs層15について厚
さ:1000(人〕 X値:基板側から表面側に向かって0−0.5まで変化 不純物:Si 不純物濃度=X値と同様に2 X 10 ” ((J−
り −3X I Q10(csa−3) (5)n+型1 n、0.Gao、s As層16につ
いて厚さ:1000(人〕 不純物;Si 不純物濃度: 3 X I Q” (cab−’)(6
) ソース電極17及びドレイン電極18について 材料:Aj! 厚さ:4000 (人〕 (7) ゲート電極19について 材料:Al 厚さ:4000 (人〕 ところで、本実施例に於いては、n型GaAs層14と
n+型1n6.s Ga、、5 As層16との間にn
+型1 rl、 Gat−* AsJi 15、所謂、
グレーデツド層を介在させであるが、これは、キャップ
層の途中に於いて、組成比X及びドーピング濃度を突然
(abrupt)変えると、その部分にヘテロ接合が生
成され、電子の伝導に対する障壁となる場合がある為で
あり、これを回避する為、下側に在るn型GaAs層1
4と上側に在るn1型1 no、s G ao、s A
Sli 16との間に組成比及びドーピング濃度が緩
徐に変化する層を介在させたものである。然しなから、
n型GaAs1ilとn+型1 no、s Ga6.5
A 5層16とをアブラプトに接触させた場合であっ
ても、n+型1nn、5Gao、sAs層16に於ける
ドーピング濃度が充分に高い場合には、前記電子の伝導
に対する障壁は無視できるほどに低くなるので前記した
ようなグレーデツド層は不要になる。
本実施例を製造するには従来の通常の技術を適用して容
易に対処することができ、その概要は、例えば分子線エ
ピタキシャル成長(molecutar beam
epitaxy:MBE)法或いは有機金属化学気相成
長(metalorganic chemical
vapor depos i t ton :MO
CVD)法などを選択して適用することに依り、基板1
1の上にバッファ層12、電子供給層13、n型GaA
s層14、n+型’ ”x G a l−8As層15
、n+型1no、sGa、、、sAs層16を順に成長
させ、次いで、メサ・エツチングを施して素子間分離を
行い、次いで、通常のフォト・リソグラフィ技術に於け
るレジスト・プロセス、真空蒸着技術、リフト・オフ法
などを適用することに依り、オーミック・コンタクト電
極であるソース電極及びドレイン電極を形成し、次いで
、通常のフォト・リソグラフィ技術に於けるレジスト・
プロセスを適用することに依り、ゲート電極形成予定部
分上に開口を有するマスク膜を形成し、表面からn+型
1n、Gal−。
易に対処することができ、その概要は、例えば分子線エ
ピタキシャル成長(molecutar beam
epitaxy:MBE)法或いは有機金属化学気相成
長(metalorganic chemical
vapor depos i t ton :MO
CVD)法などを選択して適用することに依り、基板1
1の上にバッファ層12、電子供給層13、n型GaA
s層14、n+型’ ”x G a l−8As層15
、n+型1no、sGa、、、sAs層16を順に成長
させ、次いで、メサ・エツチングを施して素子間分離を
行い、次いで、通常のフォト・リソグラフィ技術に於け
るレジスト・プロセス、真空蒸着技術、リフト・オフ法
などを適用することに依り、オーミック・コンタクト電
極であるソース電極及びドレイン電極を形成し、次いで
、通常のフォト・リソグラフィ技術に於けるレジスト・
プロセスを適用することに依り、ゲート電極形成予定部
分上に開口を有するマスク膜を形成し、表面からn+型
1n、Gal−。
As層15までを貫通するエツチングを行ってn型Ga
Asji14を表出させ、次いで、エツチング・ガスを
CG12F2とする選択ドライ・エツチング法を適用す
ることに依り、n型GaAs層14のエツチングを行っ
て電子供給層13を選択的に表出させ、前記同様、通常
のフォト・リソグラフィ技術に於けるレジスト・プロセ
ス、真空蒸着技術、リフト・オフ法などを適用すること
に依り、ショットキ・コンタクト電極であるゲート電極
19を形成するものである。尚、この工程で、n型Ga
As層14を選択ドライ・エツチング法で開口すること
は、特性が均一なHEMTを有する集積回路装置を製造
する上で不可欠であり、この技術が適用できるのは、A
j!GaAsからなる電子供給層13上にGaAs層1
4が存在することに由来し、本発明に於ける利点の一つ
である。
Asji14を表出させ、次いで、エツチング・ガスを
CG12F2とする選択ドライ・エツチング法を適用す
ることに依り、n型GaAs層14のエツチングを行っ
て電子供給層13を選択的に表出させ、前記同様、通常
のフォト・リソグラフィ技術に於けるレジスト・プロセ
ス、真空蒸着技術、リフト・オフ法などを適用すること
に依り、ショットキ・コンタクト電極であるゲート電極
19を形成するものである。尚、この工程で、n型Ga
As層14を選択ドライ・エツチング法で開口すること
は、特性が均一なHEMTを有する集積回路装置を製造
する上で不可欠であり、この技術が適用できるのは、A
j!GaAsからなる電子供給層13上にGaAs層1
4が存在することに由来し、本発明に於ける利点の一つ
である。
第2図は第1図に見られる実施例に関するエネルギ・バ
ンド・ダイヤグラムを表し、第1図及び第4図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
ンド・ダイヤグラムを表し、第1図及び第4図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
前記のようにして形成したノン・アロイでオーミック・
コンタクトをとってソース電極及びドレイン電極を有す
る半導体装置のソース抵抗は、約0.2〔Ω・鰭〕程度
であり、従来のアロイ・コンタクトでオーミック・コン
タクトをとったものに比較して充分に低い値が得られた
。
コンタクトをとってソース電極及びドレイン電極を有す
る半導体装置のソース抵抗は、約0.2〔Ω・鰭〕程度
であり、従来のアロイ・コンタクトでオーミック・コン
タクトをとったものに比較して充分に低い値が得られた
。
前記実施例では、A I G a A s / G a
A s系の半導体装置について説明したが、これはI
nAlGaP/GaAs系或いはA I G a A
S / I n G aA s / G a A 3系
などでも実施することができる。
A s系の半導体装置について説明したが、これはI
nAlGaP/GaAs系或いはA I G a A
S / I n G aA s / G a A 3系
などでも実施することができる。
本発明に依る半導体装置に於いては、キャリヤ供給層上
に順に形成された一導電型のGaAs層及び一導電型I
nGaAs層からなるキャップ層を備えている。
に順に形成された一導電型のGaAs層及び一導電型I
nGaAs層からなるキャップ層を備えている。
前記構成を採ることに依り、チャネルと表面との間に伝
導性に関して障壁となるような層が存在していても、ソ
ース抵抗が充分に低いノン・アロイのオーミック・コン
タクトをとった電極を有する高速化された半導体装置を
得ることが可能であり、しかも、その半導体装置を製造
するに際しては、何等特殊な技術を必要とせず、従来か
ら多用されている安定なそれを適用することで充分に対
処することができる。
導性に関して障壁となるような層が存在していても、ソ
ース抵抗が充分に低いノン・アロイのオーミック・コン
タクトをとった電極を有する高速化された半導体装置を
得ることが可能であり、しかも、その半導体装置を製造
するに際しては、何等特殊な技術を必要とせず、従来か
ら多用されている安定なそれを適用することで充分に対
処することができる。
第1図は本発明一実施例の要部切断側面図、第2図は第
1図に見られる実施例のエネルギ・バンド・ダイヤグラ
ム、第3図は改良すべき点を説明する為の半導体装置の
要部切断側面図、第4図は第3図に見られる半導体装置
のエネルギ・バンド・ダイヤグラム、第5図乃至第7図
は改良すべき点を説明する為の線図であって第5図は障
壁高さと抵抗率との関係に関する線図、第6図はドーピ
ング濃度及びIn組成比に対する障壁高さの依存性に関
する線図、第7図は抵抗率のIn組成比依存性に関する
線図をそれぞれ表している。 図に於いて、11は半絶縁性GaAsからなる基板、1
2はノン・ドープGaAsからなるチャネル層を兼ねた
バッファ層、13はn型A10.。 Gao、sASからなる電子供給層、14はキャップ層
の一部を構成するn型GaAs1i、15はキャップ層
の一部を構成するn+型1 n X G a +−xA
s層、16はキャップ層の一部を構成するn+型1 n
6.s G a 6.@ A 3層、17はソース電極
、18はドレイン電極、19はゲート電極、20は二次
元電子ガス・チャネル、CTはキャップ層をそれぞれ示
している。 実施例の要部切断側面図 第1図 実施例のエネルギ゛・ハント・タイヤク゛ラム第2図 従来例の要部切断側面図 第3図 従来例のエネルギ゛・バラに・タイヤクラム第4図 Φ2 障壁高さと抵抗率の関係を表わす線図 第5図 Φ、(ev)
1図に見られる実施例のエネルギ・バンド・ダイヤグラ
ム、第3図は改良すべき点を説明する為の半導体装置の
要部切断側面図、第4図は第3図に見られる半導体装置
のエネルギ・バンド・ダイヤグラム、第5図乃至第7図
は改良すべき点を説明する為の線図であって第5図は障
壁高さと抵抗率との関係に関する線図、第6図はドーピ
ング濃度及びIn組成比に対する障壁高さの依存性に関
する線図、第7図は抵抗率のIn組成比依存性に関する
線図をそれぞれ表している。 図に於いて、11は半絶縁性GaAsからなる基板、1
2はノン・ドープGaAsからなるチャネル層を兼ねた
バッファ層、13はn型A10.。 Gao、sASからなる電子供給層、14はキャップ層
の一部を構成するn型GaAs1i、15はキャップ層
の一部を構成するn+型1 n X G a +−xA
s層、16はキャップ層の一部を構成するn+型1 n
6.s G a 6.@ A 3層、17はソース電極
、18はドレイン電極、19はゲート電極、20は二次
元電子ガス・チャネル、CTはキャップ層をそれぞれ示
している。 実施例の要部切断側面図 第1図 実施例のエネルギ゛・ハント・タイヤク゛ラム第2図 従来例の要部切断側面図 第3図 従来例のエネルギ゛・バラに・タイヤクラム第4図 Φ2 障壁高さと抵抗率の関係を表わす線図 第5図 Φ、(ev)
Claims (1)
- 【特許請求の範囲】 キャリヤ供給層上に順に形成された一導電型のGaA
s層及び一導電型InGaAs層からなるキャップ層と
、 該キャップ層の表面に形成されたソース電極及びドレイ
ン電極と、 前記キャリヤ供給層表面に形成されたゲート電極と を備えてなることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27828887A JPH01120871A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27828887A JPH01120871A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01120871A true JPH01120871A (ja) | 1989-05-12 |
Family
ID=17595258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27828887A Pending JPH01120871A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01120871A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05198598A (ja) * | 1992-01-22 | 1993-08-06 | Mitsubishi Electric Corp | 化合物半導体装置及びその製造方法 |
JPH06267993A (ja) * | 1993-03-12 | 1994-09-22 | Nec Corp | 量子細線構造 |
JP2012119582A (ja) * | 2010-12-02 | 2012-06-21 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59123272A (ja) * | 1982-12-28 | 1984-07-17 | Fujitsu Ltd | 化合物半導体装置 |
JPS62229972A (ja) * | 1986-03-31 | 1987-10-08 | Hitachi Ltd | 化合物半導体装置およびその製造方法 |
JPS63228762A (ja) * | 1987-03-18 | 1988-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-11-05 JP JP27828887A patent/JPH01120871A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59123272A (ja) * | 1982-12-28 | 1984-07-17 | Fujitsu Ltd | 化合物半導体装置 |
JPS62229972A (ja) * | 1986-03-31 | 1987-10-08 | Hitachi Ltd | 化合物半導体装置およびその製造方法 |
JPS63228762A (ja) * | 1987-03-18 | 1988-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH05198598A (ja) * | 1992-01-22 | 1993-08-06 | Mitsubishi Electric Corp | 化合物半導体装置及びその製造方法 |
JPH06267993A (ja) * | 1993-03-12 | 1994-09-22 | Nec Corp | 量子細線構造 |
JP2012119582A (ja) * | 2010-12-02 | 2012-06-21 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
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