JP3200142B2 - 電界効果型トランジスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、衛星放送の送受信用
増幅素子や高速データ転送用素子として好適な電界効果
型トランジスタ(Field Effect Transistor、以下、FET
と略記する）に関する。

【０００２】

【従来の技術】衛星放送の送受信用増幅素子等に代表さ
れるGHz 帯の高周波素子として、GaAs基板上のGaAsのエ
ピタキシャル層を電子走行層とする、GaAs-MESFET(Meta
l Semiconductor FET)や、GaAsとAlGaAsのヘテロ構造界
面に蓄積する２次元電子層を用いたFET 、いわゆるHEMT
(High Electron Mobility Transistor：以後、GaAs-HEM
T と記す。特開昭56-94780号公報）が広く知られてい
る。GaAs素子が高速なのは、GaAsの電子移動度が、不純
物をドープしない状態(intrinsic state) で約8,000cm²
/V・secと高く、Siに比べて数倍（５〜６倍）の値を有す
るためである。

【０００３】ただし、GaAs-MESFET では、電子走行層に
不純物をドープしなければならず、この不純物による伝
導電子の散乱のため、電子移動度は、4,000cm²/V・sec程
度まで低くなる。この問題を解決するために、GaAs-HEM
T では、バンドギャップが異なる異種の半導体のヘテロ
接合を使って、不純物がドープされた電子供給層と電子
走行層とを分離した構造を用いることによって、不純物
散乱の影響を減じ、高い電子移動度を実現している。

【０００４】GaAs-HEMT の電子供給層の不純物濃度と膜
厚との関係を規定したものに、特開昭59-53714号公報、
USP No.4,424,525、USP No.Re.33,584がある。

【０００５】HEMT構造では、一般に、電子走行層の不純
物濃度が低いためオーミック電極が作りにくく、また電
子移動度の制御性が悪い。この欠点を補うために、ヘテ
ロ接合を形成する電子供給層と電子走行層の双方に、不
純物をドープしたGaAs-FETが提案されている（特開昭61
-54673号公報）。

【０００６】また、２次元電子ガスの濃度を増大させる
目的で、不純物のドーピング領域をヘテロ接合を含む領
域まで広げたGaAsの半導体ヘテロ接合デバイスが提案さ
れている（特開昭61-276267 号公報）。

【０００７】さらに、ｎ型の電子走行層の上面と下面双
方が、これよりギャップが広く、かつ、不純物をドープ
されている化合物半導体からなる電子供給層に接するダ
ブルヘテロ型のGaAs-FETが提案されている（特開昭61-1
31565 号公報）。

【０００８】また、上記ヘテロ接合を用いたGaAs-FETの
ソースおよびドレイン下部の、電子供給層と電子走行層
の双方が、不純物を含むことを規定したものとしてUSP
No.4,424,525がある。

【０００９】しかし、これらの素子によって、十数GHz
帯の電波の送受信が可能な素子を得るためには、0.2 μ
m 以下の、極めて短いゲート長を有するFET が必要にな
る。このような長さのゲート電極を形成するには、光リ
ソグラフィーが用いられることもあるが、高度の技術が
必要になり、安定的に生産するのは容易でない。

【００１０】実際には、電子線リソグラフィーが使用さ
れることが多いが、工業的な量産性の点で光リソグラフ
ィーに比して難がある。その上、さらに高い周波数帯に
対応する高周波素子を上記のGaAs-MESFET やGaAs-HEMT
等のGaAs-FETで実現するためには、ゲート長の一層の微
細化が必要になる。しかし、ゲート長の微細化により、
素子の高周波化を行おうとすると、新たな技術開発や工
業的に成立しにくい高度のプロセス技術が必要となる。
このため、微細化技術が容易で、量産性があり、かつ、
従来以上に高い周波数帯に対応できる新しい構造の高周
波素子が求められている。

【００１１】このような目的で、GaAsより高い電子移動
度を有するInGaAsの薄膜を、FET の電子走行層に用いる
提案がされている（特開昭63-272080 号公報）。この提
案では、ｎ型InGaAs層を電子走行層として、この上面と
下面とが、GaAs層に接したダブルヘテロ接合を形成して
いる。GaAs層は、その双方をドープした試作例と、いず
れもノンドープの試作例とが示されている。基板にはGa
As基板が用いられている。この提案では、InGaAs層は、
GaAs層と直接接しているため、InGaAs中のAsに対するIn
原子数の割合は，格子整合性の要請から、小さくなけれ
ばならない。上記提案の試作例では、20％に押さえられ
ており、InGaAs層の膜厚も150 Åと薄い。Inの割合がこ
のように低くては，GaAsに比しての移動度の改善は、あ
まり大きなものではない。

【００１２】さらに、GaAsに比して電子移動度と飽和速
度が圧倒的に大きいInAsの良質な薄膜を、FET の電子走
行層に用いる研究が行われている。

【００１３】InAsの高い電子移動度と飽和速度は、GaAs
-FETに比して長いゲート長を有するFET でも、GaAs-FET
と同程度の高周波の電波の送受信を実現する可能性を有
している。しかし、これら従来のInAs-FETの試みは、以
下のような問題を含んでいる。

【００１４】(1) 用いる基板が高価で、工業的な素材と
しては適しない。

【００１５】(2) 構造が複雑で、信頼性や製造工程に難
がある。

【００１６】(3) InAs層と、これに接する半導体層との
格子定数の違いのために、欠陥が発生しやすい。

【００１７】(4) InAs層を、これと異なる格子定数を有
する半導体層上に積層する時、欠陥を生ずる事なく積層
できるInAs層の膜厚には限界がある。この限界の膜厚、
すなわち臨界膜厚が小さいため、FET の設計上必要とす
る膜厚のInAs層が得られない。

【００１８】(5) InAs層と、これに接する半導体層との
格子定数の違いが大きいため、InAs層に強いストレスが
かかり、熱的に不安定であったり、経時変化が大きい等
の問題があり信頼性に欠ける。

【００１９】(6) 基板とInAs層との間の寄生容量等が大
きいため、高周波素子として充分な機能を期待し難い。

【００２０】(7) 素材の一部が極めて酸化しやすいた
め、その製法が極めて複雑な上に信頼性に問題がある。

【００２１】(8) InAsはバンドギャップエネルギーが小
さく適当なショットキー接合や、pn接合等の非オーミッ
ク接合が得られない。

【００２２】たとえば、InAsの基板を用いた、特開平2-
5439号公報記載の提案がある。InAs基板は、高価で、工
業的な目的にとって難点になるばかりか、常温では、絶
縁基板が得られないため、電子走行層との間に寄生容量
を有し、良好な高速特性を得る上で障害になる。

【００２３】一方、格子定数の大きく異なる基板上に、
InAs薄膜を直接形成したものもある。たとえば、特開平
2-229438号公報は、GaAs基板上に分子線エピタキシー(M
BE：Molecular Beam Epitaxy) 法を用いて、GaAsのバッ
ファ層を形成し、この上に直接、電子走行層としてのIn
As層を形成し、さらにこの上に、GaAs層を形成したダブ
ルヘテロ型のInAs-FETを開示している。この構造では、
格子定数の著しく異なるGaAs基板上にInAs層を形成する
ため、良質なInAs薄膜の得られるInAs層の膜厚は、20Å
程度以下に限定される。これは、電流駆動能力の高い素
子を設計する上で障害となり、設計上の自由度を著しく
制約し、実用上問題が多い。

【００２４】GaAs基板とInAs基板との格子不整合を緩和
する方法の一つとして、特開昭60-5572 号公報は、GaSb
とAlSb層の積層膜をバッファ層として用いたInAs-FETを
提案している。GaSbは、InAsとの格子定数のずれは小さ
く、0.6 ％程度である。しかし、InAs層を電子走行層と
するFET を形成するためには、GaSb上にInAs薄膜を直接
形成するのは、図1(a)に示すように、GaSb層102 の価電
子帯上端が、InAs層103 の伝導帯下端より高くなってし
まい、好ましくない。このため、図1(b)に示すように、
GaSb層102 とInAs層103 とを電気的に絶縁するための電
流障壁層として、AlSb層104 をGaSb層102 上に形成し、
この上にInAs層103 を形成する。しかしながら、この構
造ではバッファ層が複雑になるばかりか、図1(c)に示す
ようにAlSb層104 を誘電体膜として、これをサンドイッ
チするGaSb層102 とInAs層103 とを電極とする寄生容量
が形成され、高速デバイスの構造として好ましくない。
また、AlSb層104 は、InAs層103 と格子定数が1.25％も
異なるため、AlSb膜104 上のInAs薄膜103 の臨界膜厚は
200 Å以下となってしまい、これも高電流駆動の素子を
得る上では制約になる。AlSb膜104 が極めて酸化しやす
い特性を有するのも、メサエッチ法による活性層領域の
形成等に際し、工程を複雑にする原因になるとともに酸
化による素子特性の経時的変化の可能性があり、実用性
に乏しい。さらに、この提案には、酸化防止法の開示も
無い。

【００２５】GaAs基板とInAs基板との格子不整合を緩和
する方法の一つとして、AlSbとAl_0.5Ga_0.5Sb層の積層膜
からなるバッファ層の上に形成されたInAs層を電子走行
層とするInAs-FETがある(IEEE ELECTRON DEVICE LETTER
S, Vol.11, No.11, NOVEMBER, 1990) 。図2(a)に上記In
As-FETの構造図を示す。Al_0.5Ga_0.5Sbは、InAsとの格子
定数のズレは0.9 ％程であり、臨界膜厚は300 Å以下で
ある。このため高電流駆動の素子を得る上で制約にな
る。その上この例では、2.8 μm ものAlSb層を、基板と
Al_0.5Ga_0.5Sb層の間のバッファ層として用い、InAs層と
Al_0.5Ga_0.5Sb層の間には、電子走行層のキャリア濃度を
増加するために、60ÅのAlSb層を挿入する複雑な積層構
造を用いている。また、これらのキャリアは、意図せず
にドープされたAlSb中のドナーから、あるいはAlSb層と
InAs層との界面から、電子走行層に供給されたものであ
り、このFET の製造過程において、その濃度を設計値に
合わせて制御するのは難しい。したがって、これは工業
的な量産性の上で問題があり、実用性に乏しい。図2(b)
に、上記の方法で作製されたInAs-FETの電流・電圧特性
を示す。ピンチオフ特性が見られるが、飽和領域での線
形性に乏しく、ゲート長が1.7 μm もあるのに、インパ
クト・アイオニゼイション効果も著しく、実用性に乏し
い。

【００２６】InAs層を、これにほぼ格子整合するAlGaAs
Sb層でサンドイッチした構造のInAs-FETが提案されてい
る（特開昭60-144979 号公報）。この提案では、半絶縁
性InP 基板上に、組成比と格子定数がステップ状に変化
するInGaAs多層構造がバッファ層として配置されてい
る。InGaAs多層構造は、基板のInP の格子定数からInAs
の格子定数まで、ステップ毎に少しずつ変化するように
設計されている。この上に、AlGaAsSb層でInAs層をサン
ドイッチした構造の積層膜が形成される。AlGaAsSb層
は、InAs層に伝導電子を閉じ込めるための障壁層として
用いられている。このようにして得られるInAs-FETの構
造は、極めて複雑で製造上好ましくない。また、バッフ
ァ層を形成するInGaAsの多層膜の最上部のInGaAs層は、
InAsに極く近い特性を有し、バンドギャップもInAsのバ
ンドギャップに近く、常温では導体である。このため、
AlGaAsSb層を誘電体膜とし、電子走行層のInAs層とバッ
ファ層のInGaAs層を電極とする寄生容量が形成され、良
好な高周波特性が得られない。また、ゲート電極とInAs
層とが直接接すると、オーミック接触してしまうため、
活性領域の形成をメサ分離法で行う場合には、この接触
を避ける構造上の工夫が必要であるが、そのような構造
の開示はない。さらに、AlGaAsSb膜は、Ga成分が少ない
場合には極めて酸化しやすい特性を有するため、メサエ
ッチ法により活性層領域を形成する場合や、InAs膜の上
部のAlGaAsSb膜が露出するような構造では、AlGaAsSb膜
の酸化防止策は必須であるが、この提案では酸化防止法
の開示が無い。

【００２７】

【発明が解決しようとする課題】以上のように、高い電
子移動度を持つInAsを、FET の電子走行層として活用す
る試みはあったが、実用に適したFET 構造は見出されて
いない。

【００２８】本発明は、衛星放送の送受信用増幅素子や
高速データ転送用素子として、優れた高周波特性を有す
るFET を提供することを目的とする。

【００２９】

【課題を解決するための手段】上記目的を達成するた
め、本発明によるFETは、InAsと異なる格子定数を有す
る半導体基板上に、バッファ層として機能する第１の化
合物半導体層と、電子走行層として機能するInAs層とを
順次積層した構成を有している。

【００３０】

【作用】本発明において電子走行層として用いられたIn
Asは、高周波FET の電子走行層として通常用いられてい
るGaAsに比して、電子移動度と飽和速度が圧倒的に大き
い。また温度依存性も適度に小さく、GaAs-FETを凌ぐ次
世代型の高速素子の素材として期待されていた。なかで
も、実用的な意味から、GaAsやSiの汎用基板上に、InAs
の良質な結晶薄膜を形成する技術が望まれていた。

【００３１】GaAsやSi基板は、InAsと格子定数が著しく
異なるため、これらの基板上にInAs層を形成すると、数
層の原子層で臨界膜厚を越え、格子欠陥が発生する。こ
のため、良質なInAs薄膜を得るためには基板とInAs薄膜
の間に絶縁性のバッファ層を形成する必要がある。バッ
ファ層としては、InAsに実質的に格子整合し、欠陥の少
ない平滑な表面を有するものが望ましいことは無論であ
るが、製法の上からも信頼性の上からも熱的に安定で、
経時変化の少ない単純な構造が望ましく、また基板リー
ク電流を防御し、寄生容量の少ない構造で、かつ絶縁性
であることが望ましい。

【００３２】本発明は、このようなバッファ層の素材と
しての条件を満足する、単純な構造を有する半導体層の
発見に基づき、このバッファ層上に形成されたInAs層を
活性層とする、優れた高周波特性を有するFET をInAs層
と格子定数の異なる基板上で、実現する全く新しいFET
構造を提示するものである。

【００３３】第１の化合物半導体層は、InAsと実質的に
格子整合し、それよりバンドギャップの大きい、AlGaAs
Sb，AlGaPSb ，AlInAsSb、またはAlInPSb の中から選択
して形成したもので、単純な構成を有している。

【００３４】バッファ層の構造が単純化できたのは、Al
GaAsSb層等の第１の化合物半導体層が、基板とInAs層と
の格子不整合の影響をわずか数十原子層で吸収し、平滑
な平面を形成するという事実を見いだしたことによる。
これによって、汎用基板であるGaAsやSi基板上に、格子
欠陥等の少ない良質なInAs薄膜を形成することができ
た。しかも、そのInAs層の臨界膜厚は、FET の設計上必
要とする膜厚を得るのに十分な程大きくて、InAs層の界
面の受けるストレスも小さく熱的に安定で、経時変化が
小さく信頼度の高い素子を得ることができ、かつ、InAs
層と基板間の寄生容量等も小さく、高周波素子として優
れた特性が得られた。素材の一部には酸化しやすいもの
もあるが、メサ構造の側壁や保護膜によって、酸化を防
止することができた。ショットキー接合等についても、
これを容易にするいくつかの工夫を用い、高周波特性に
優れたFET を実現することができた。

【００３５】

【実施例】本発明者らは、InAsに格子整合しない絶縁性
基板上に、InAsと実質的に格子整合し、かつ基板とInAs
の間の格子不整合を吸収するバッファ層を設けた新たな
構造のInAs-FETを検討してきた。その結果、InAsに実質
的に格子整合し、かつInAsに比べてバンドギャップの大
きい化合物半導体のひとつであるAlGaAsSbを、InAsと格
子整合しない基板上に形成し、その上部にInAs層を形成
する構造を見出した。この構造では、基板とInAsとの格
子不整合がわずか数十原子層のAlGaAsSb層内で緩和さ
れ、良質なInAs層が得られるばかりでなく、基板とAlGa
AsSb層の界面付近の格子の乱れも少なく、FET を製作し
たとき寄生容量の少ないことが分かった。また、この他
にも同様の効果を示すいくつかの化合物半導体があるこ
とも明らかになった。これらの化合物半導体を、基板と
InAs層の間の格子不整合を緩和するためのバッファ層と
し、このバッファ層上にInAs層を形成し、さらに、InAs
と実質的に格子整合する化合物半導体の層をInAs層上に
形成することにより、これまでには実現できなかった良
好な特性を持つInAs-FETが実現できた。

【００３６】実施例１ 以下、本発明による電界効果トランジスタの一実施例を
図３により説明する。図３において、１は基板、２は第
１の化合物半導体層、３はInAs層、４は第２の化合物半
導体層を示す。また、５と７は一対のオーミック電極で
あり、５はソース電極、７はドレイン電極である。６は
ソース電極５とドレイン電極７の間に設けられたゲート
電極である。以下、各構成要素について説明する。

【００３７】基板１ 本発明に用いられる基板１は、InAsと異なる格子定数を
有する基板であればなんでも良いが、GaAs基板、もしく
は、GaP 基板、表面に単結晶のGaAsを成長させたSi基
板、サファイア基板などが好適である。なかでも半絶縁
性で良質の単結晶基板が得られるGaAs基板は、特に好ま
しい。ここで言う半絶縁性とは、抵抗率が10⁷ Ω・cm以
上のものを指す。単結晶基板を用いる場合、基板の面方
位は(100),(111),(110) 等が好ましい。これらの面方位
から、１°〜５°ずらした面方位を用いることもある。
中でも、(100) 面は良質の薄膜を成長させるうえで最適
である。通常行われるように、基板表面を平坦化させ、
清浄化させる目的で、基板と同じ材質の半導体を成長さ
せたものを本発明の基板として使用してもよい。GaAs基
板上にGaAsを成長させるのは、この最も代表的な１例で
ある。本発明が従来法に比して優れているのは、InAsと
格子定数の異なる基板を用いる場合であるが、特に、In
Asと3.5 ％以上異なる格子定数を有する基板には、GaAs
基板、Si基板等があり、結晶の純度、平坦性、基板コス
ト等の点から望ましい基板が多いため、本発明の従来法
に対する優越性は最も顕著になる。

【００３８】第１の化合物半導体層２ 第１の化合物半導体層２は、(a) InAs層と実質的に格子
整合し、(b) InAs層３と大きく格子定数の異なるGaAs等
の基板に直接積層した場合でも，欠陥の少ない平滑な表
面を有し、(c) 基板との界面付近では寄生容量等の原因
になる結晶欠陥が少ない化合物半導体で、かつ(d) InAs
層３との界面では、基板リーク電流を阻止する障壁を形
成するものが好ましい。

【００３９】図４に、MBE を用いてGaAs基板１上に直接
形成したAlGaAsSb層２の膜厚によって、この層の上に積
層された300ÅのInAs層３の電子移動度が変化する様子
を黒丸で示す。また、比較のため、GaAs基板上に直接設
けたAlSb層の上に形成された、300 ÅのInAs層の電子移
動度を白丸で示す。AlSb層上の300 ÅのInAs層は、既に
臨界膜厚を越えていて、電子移動度は悪くなっている。
AlGaAsSb層２上に形成されたInAs層３の電子移動度は、
AlGaAsSb層２の膜厚が0.1 μm 以上では、高い値が得ら
れ、300 Åでも既にかなり高い値が得られている。この
結果と、RHEED(REFLECTION HIGH ENERGY ELECTRON DIFF
RACTION)およびＸ線解析等の結果からも、膜厚が0.1 μ
m 以上のAlGaAsSb層２は、きわめて平滑な表面を有する
ばかりか、GaAs基板１との界面から約100 Å程度の距離
にある領域を除けば、膜の大部分の領域において、欠陥
の少ない良質な結晶性を有することが分かった。AlGaPS
b,AlInAsSb およびAlInPSb も同様な特性を有してい
る。

【００４０】これら４種類の化合物半導体，Al_x1Ga_1-x1
As_y1Sb_1-y1，Al_x2In_1-x2As_y2Sb_1-y2，Al_x3In_1-x3P_y3 Sb
_1-y3およびAl_x4Ga_1-x4P_y4Sb_1-y4 は、その成分比を選ぶ
ことによっていずれもこれらの条件を満足させることが
できる。その組成比の範囲は、次に述べる３通りの異な
る方法によって定められる。

【００４１】Ｉ．第１の方法 第１の方法は、以下の２条件を満足するように定められ
る。

【００４２】(1A)第１の化合物半導体層２の格子定数
が、InAs層３のInAsの格子定数に、0.6％以内で一致
し、かつ、(2) 第１の化合物半導体層２が１eV以上のバ
ンドギャップを有し、InAs層３の伝導電子をInAs層３内
に閉じ込めるのに必要なポテンシャル障壁を形成する。

【００４３】InAsと0.6 ％以内の格子整合をする化合物
半導体は、III-V 属の２元系ではInAs以外には存在しな
い。しかしながら、第１の化合物半導体２の上に積層さ
れたInAs層３が適切な臨界膜厚を有し、かつ熱安定性や
経時変化の原因となるストレスの少ない薄膜を形成する
ためには、0.6 ％以内の格子整合は必要と考えられる。
図５は、この条件を満足するIII-V 属の４元系化合物半
導体の相図である。

【００４４】図５に示す相図において、Al_x1Ga_1-x1As_y1
Sb_1-y1は、AlAsとAlSbとGaSbとGaAsの４点を結んで得ら
れる矩形領域D1内の点で表される。この領域D1におい
て、x1の値は、GaAsとGaSbの点を結ぶ直線L1からの距離
に比例して０から１まで変化し、AlAsとAlSbの点を結ぶ
直線L2上で１を取る。y1の値は、AlSbとGaSbを結ぶ直線
L3からの距離に比例して０から１まで変化し、AlAsとGa
Asを結ぶ直線L4上で１になる。図中の破線と一点鎖線
は、それぞれ、各点で表される組成と組成比を有する化
合物半導体のバンドギャップの等高線と格子定数の等高
線を示す。

【００４５】図５に、上記(1A)および(2) の条件を満足
する、Al_x1Ga_1-x1As_y1Sb_1-y1を含む領域を実線で描かれ
た矩形R1の領域で示す。この領域は、｛0.21≦x1≦1.0
、0.02≦y1≦0.22｝で規定される。同様に、(1A)、お
よび(2) の条件を満足するAl_x2In_1-x2As_y2Sb_1-y2、Al_x3
In_1-x3P_y3Sb_1-y3 、およびAl_x4Ga_1-x4P_y4Sb_1-y4 を含む
矩形領域は、それぞれ、｛0.34≦x2≦1.0 、0.09≦y2≦
0.79｝、｛0.07≦x3≦1.0 、0.06≦y3≦0.72｝、および
｛0.13≦x4≦1.0 、0.13≦y4≦0.18｝で規定される。よ
り厳密には、(1A)および(2) の条件を満たす、上記４種
類の化合物半導体の組成比の範囲は、 ｛0.21≦x1≦1.0 、0.09x1≦y1≦0.07x1+0.15}、 ｛0.34≦x2≦1.0 、 -0.82x2+0.91≦y2≦-0.87x2+1.09｝、 ｛0.07≦x3≦1.0 、 -0.57x3+0.63≦y3≦-0.58x3+0.76｝、および ｛0.13≦x4≦1.0 、0.06x4≦y4≦0.06x4+0.12} で規定される。

【００４６】II．第２の方法 より良質なInAs層３の得られる範囲として、第２の方法
は、以下の２条件を満足するように定められる。(1B)第
１の化合物半導体層２の格子定数が、InAs層３のInAsの
格子定数に、0.4 ％以内で一致し、(2) 第１の化合物半
導体層２が１eV以上のバンドギャップを有し、InAs層３
の伝導電子をInAs層３内に閉じ込めるのに必要なポテン
シャル障壁を形成する。

【００４７】上記(1B)および(2) の条件を満足する、上
記４種類の化合物半導体の組成比の範囲は、図５に基づ
いて以下のように規定される。

【００４８】 Al_x1Ga_1-x1As_y1Sb_1-y1は、 ｛0.21≦x1≦1.0 、 0.08x1+0.03 ≦y1≦0.08x1+0.12}、 Al_x2In_1-x2As_y2Sb_1-y2は、 ｛0.34≦x2≦1.0 、 -0.83x2+0.94≦y2≦-0.86x2+1.06｝、 Alx3In1-x3Py3Sb1-y3 は、 ｛0.07≦x3≦1.0 、 -0.57x3+0.65≦y3≦-0.58x3+0.74｝、および Al_x4Ga_1-x4P_y4Sb_1-y4 は、 ｛0.13≦x4≦1.0 、 0.06x4+0.02 ≦y4≦0.06x4+0.10}。

【００４９】III ．第３の方法 第３の方法は、以下の２条件を満足するように定められ
る。

【００５０】(1C)第１の化合物半導体層２の上に形成さ
れたInAs層３の臨界膜厚が、このInAs層３を電子走行層
とするFET の相互コンダクタンスを最大にするようなIn
As層の膜厚以上になり、かつ、(2) 第１の化合物半導体
層２が１eV以上のバンドギャップを有し、InAs層３の伝
導電子をInAs層３内に閉じ込めるのに必要なポテンシャ
ル障壁を形成する。

【００５１】図６は、AlGaAsSb層２の格子定数の、InAs
の格子定数に対する、格子不整合の度合と、臨界膜厚と
の関係の概略を示す。AlGaPSb, InGaAsSb およびInGaPS
b もほぼ同様の特性を示す。

【００５２】図６に示すように、最も高い格子整合度を
必要とするのは、最も厚い電子走行層を必要とする場合
であるが、本発明では、必要とする電子走行層の膜厚の
好ましい上限を、FET の相互コンダクタンスが最大にな
る膜厚として定めた。

【００５３】FET の相互コンダクタンスの大きさは、そ
の値が最大になるバイアス条件において移動度μ、ドナ
ー濃度N_Dおよび電子走行層の膜厚ａの積μN_Da にほぼ比
例する。このため、相互コンダクタンスの大きなFET を
得るためには、積μN_Da の大きな構造が望まれる。電子
走行層３に垂直に電圧をかけて、電子走行層３を空乏化
するのに必要な、電子走行層３の上面と下面の電位差を
V_offとすれば、電圧V_offはドナー濃度N_Dと膜厚ａと共に
増大する。FET では、電圧V_offの値は、電子走行層３の
ソース・ドレイン間耐圧V_Bの1/4 程度とするのが好まし
い。

【００５４】図７は、積μN_Da の膜厚ａへの依存性の概
要を示すグラフである。それぞれの膜厚ａにおける積μ
N_Da の値は、電圧V_offが耐圧V_Bの1/4 程度となるよう
に、ドナー濃度N_Dを定め、耐圧V_Bおよび移動度μのN_D依
存性を考慮して与えられている。積μN_Da は、膜厚ａの
値が2,000Å付近で最大値をとり、この点でａの増加関
数から減少関数に変化している。よって、InAs層３の厚
さは、実用素子では2,000 Å以下でよいことが分かる。
また図６から、400 Å位の膜厚があれば、相互コンダク
タンスは最大値の80％程度になることが分かる。

【００５５】図５から、次の条件が得られる。

【００５６】(3) 臨界膜厚2,000 ÅのInAs電子走行層３
を実現するためには、AlGaAsSb層２の成分比は、その格
子定数の、InAsの格子定数に対するズレが、0.2 ％以内
になるように定めることが必要である。

【００５７】なお、臨界膜厚400 ÅのInAs電子走行層３
を実現するためには、AlGaAsSb層２の成分比は、その格
子定数の、InAsの格子定数に対するズレが、0.6 ％以内
になるように定めることが必要であることが分かる。Al
GaPSb, InGaAsSb およびInGaPSb を第１化合物半導体層
２として用いる場合にも同様の結果が得られる。

【００５８】さらに高い相互コンダクタンスのFET を実
現するために、上記(1C)、(2) の条件を満足するだけで
なく、(3) の条件をも満たす、第１の化合物半導体層２
の組成は、図５の相図に基づいて求めることができる。
その結果は、以下の通りである。

【００５９】 Al_x1Ga_1-x1As_y1Sb_1-y1は、 ｛0.21≦x1≦1.0 、 0.08x1+0.05 ≦y1≦0.08x1+0.10}、 Al_x2In_1-x2As_y2Sb_1-y2は、 ｛0.34≦x2≦1.0 、 -0.84x2+0.97≦y2≦-0.85x2+1.03｝、 Alx3In1-x3Py3Sb1-y3 は、 ｛0.07≦x3≦1.0 、 -0.57x3+0.67≦y3≦-0.58x3+0.72｝、および Al_x4Ga_1-x4P_y4Sb_1-y4 は、 ｛0.13≦x4≦1.0 、 0.06x4+0.04 ≦y4≦0.06x4+0.08}。

【００６０】この４種類の化合物半導体の中でも、組成
の制御がしやすく、良質の薄膜が得やすいAlGaAsSb，Al
InAsSbが好ましい。特に、AlGaAsSbを第１の化合物半導
体層２とした場合、FET 特性は最も良好であった。

【００６１】第１の化合物半導体層２は、不純物をドー
プしない状態でも導電性を持つことがある。この場合、
電気伝導に寄与しているキャリアの効果を打ち消すため
に、電気伝導に寄与しているキャリアと逆の極性を有す
る不純物をドープすることもある。第１の化合物半導体
層２の厚さは自由に選んでよいが、製作上の制約から、
0.05〜3.0 μm が好ましい範囲である。より好ましく
は、0.1 〜2.0 μm 、さらに好ましくは0.1 〜1.0 μm
である。

【００６２】InAs層３ 本発明の電子走行層であるInAs層３は、制御電極にかか
る電圧によって電気伝導を制御する都合上、厚さ0.2 μ
m 以下が好ましい。InAs層３は、ノンドープでもよい
が、不純物がドープされていても充分に高い電子移動度
が得られるため、必要に応じて不純物ドープすることも
可能である。ドープされるドナー不純物は、InAs中でド
ナー原子として作用する物ならなんでもよいが、Si，
Ｓ，Sn，Se，Teは特に好ましい不純物である。ドープさ
れる不純物の量は、５×10¹⁶/cm³〜５×10¹⁸/cm³であれ
ばよいが、好ましい範囲は、１×10¹⁷/cm³〜１×10¹⁸/c
m³であり、より好ましくは２×10¹⁷/cm³〜８×10¹⁷/cm³
である。不純物がドープされる位置は、InAs層３の厚さ
方向に均一でも良いが、他の化合物半導体層２，４との
界面付近を避け、膜の中央部のみドープすると、第１の
化合物半導体層２および第２の化合物半導体層４との界
面での伝導電子の散乱が低減でき好ましい。また、InAs
中のInは、In原子の総数の９％以内であればGaに置き換
えてもよい。この範囲であれば、InAs層３のInAsとの格
子定数の違いは0.6 ％以下であり、第１の化合物半導体
２および第２の化合物半導体４と実質的に格子整合す
る。このため、InAsの特性を大きく損なうことなく、FE
T の耐圧を上げることができる。また、第１の化合物半
導体層２および第２の化合物半導体層４の格子定数が、
InAs層３のInAsの格子定数に対して、0.4 ％以内である
場合は、Inと置き換えるGaの量を６％以内とすると、格
子不整合によるInAs層３の特性の劣化や、経時変化が低
減できる。さらに、より高い格子整合をとるために、格
子不整合を0.2 ％とした場合は、Inと置き換えるGaの量
を３％以下にすると、格子不整合によるInAs層３の特性
劣化は、さらに小さくできる。

【００６３】第２の化合物半導体層４ InAs層３の上部に形成される第２の化合物半導体層４
は、InAsと実質的に格子整合し、かつ、伝導電子をInAs
層中に閉じこめるのに適した障壁をInAs層３との界面に
形成するために、InAs層３よりも大きなバンドギャップ
を持つものが好ましい。さらに、第２の化合物半導体層
４の電子親和力が、InAs層３の電子親和力に比べて小さ
く、かつ、電子親和力とバンドギャップの和が、InAs層
３の電子親和力とバンドギャップの和に対して大きくな
る場合には、InAs層３の特性を損ねることがなく好まし
い。これらの要請は、第１の化合物半導体層２に対する
要請と共通である。

【００６４】さらに、ショットキー接合を用いるFET で
は、第２の化合物半導体層４とゲート電極６とが良好な
ショットキー接合を形成することが必要である。一方、
第２の化合物半導体層４を絶縁性の障壁層として使うMI
S 型FET では、第２の化合物半導体層４は、良好な絶縁
膜となる材質が望ましい。これらの要請を満足する化合
物半導体であればなんでもよいが、なかでも、第１の化
合物半導体層２として用いた、Al_x1Ga_1-x1As_y1Sb_1-y1，
Al_x2In_1-x2As_y2Sb_1-y2，Al_x3In_1-x3P_y3Sb_1-y3,Al_x4Ga
_1-x4P_y4Sb_1-y4は、特に好適である。また、その成分比
は、第１の化合物半導体層２と同様に定められる。良質
の薄膜が得やすいAlGaAsSb，AlInAsSbは特によい。第２
の化合物半導体層４の厚さは、50Å〜1,000 Åがよく、
ゲート電極６の形成後、第２の化合物半導体層４中に伝
導電子が存在しないような範囲であればよい。

【００６５】第２の化合物半導体層４にドナー不純物を
ドープして、InAs層３への電子供給層とする場合、ドー
プされるドナー不純物は、ドナー原子として作用する物
ならなんでもよいが、Te，Se，Ｓ，Si，Snは特に好まし
い不純物である。ドープされる不純物の量は、５×10¹⁶
/cm³〜５×10¹⁸/cm³であればよいが、好ましい範囲は１
×10¹⁷/cm³〜５×10¹⁸/cm³である。ドープされる位置
は、厚さ方向に均一でも良く、分布があっても良い。特
に、ゲート電極６が形成される側の界面近傍のみ、不純
物をドープしない構造にすると、ゲート耐圧が低下せず
良好である。また、InAs層３との界面近傍の第２の化合
物半導体層４には、不純物をドープしない構造にするこ
とによって、InAs層３中の伝導電子の不純物による散乱
を低減でき、FET の動作速度を高める上で好ましい。

【００６６】また、第２の化合物半導体層４はIII 属と
Ｖ属の元素からなる上記の化合物半導体に限らず、II属
とVI属の元素からなる化合物半導体でもよい。

【００６７】第１の化合物半導体層２と第２の化合物半
導体層４は、同じ組成の化合物半導体から形成すると、
製造工程が簡略化できるため好ましいが、異なる組成、
または、同一の組成で組成比の異なる化合物半導体を組
み合わせた構造でもよく、必要に応じて適宜実施され
る。

【００６８】ソース電極５、およびドレイン電極７ ソース電極５、およびドレイン電極７は、その下部のIn
As層３とオーミック接合をとる必要がある。オーミック
接合には、各種の構造があるが、図３の実施例では、In
As層３に電極を直接コンタクトする構造をとっている。

【００６９】InAs層３は、バンドギャップが狭く、電極
をコンタクトしただけで、接触抵抗の低いオーミック接
合が得られる。このため、オーミック電極５，６下部の
み、第２の化合物半導体層４をエッチングして、InAs層
３に電極を直接形成することができる。この場合、電極
５，７とInAs層３の間の接触抵抗を低減するために、合
金化工程を行っても良いが、蒸着しただけでも良好なオ
ーミック接合が得られる。このため、電極金属は、AuGe
/Ni/Auの３層構造をはじめとする公知の積層電極構造で
もよいが、Al，Ti，Au，Ｗなど単層の金属でもよく、極
めて多くの組み合わせが可能である。

【００７０】ゲート電極６ 図３に示すゲート電極６は、その下部に空乏層を形成で
きるものであればよく、ショットキー接合を用いる方法
の他、ゲート電極６とInAs層３の間に、絶縁物を挟んだ
MIS(METAL-INSULATOR-SEMICONDUCTOR)構造や、pn接合を
利用することもできる。特に、第２の化合物半導体４を
はじめとする半導体と、ショットキー接合を形成する材
料としては、Al，Ti，Ｗ，Pt，WSi, Au などが好まし
く、これらを積層構造にしたものもよい。

【００７１】以上が本発明のFET における基本的層構造
であるが、InAs層３は、不純物をドープしても電子移動
度があまり低下せず、GaAs，InGaAs等に比べて高い電子
移動度を持つことから、InAs層３と第２の化合物半導体
層４のドナー不純物のドープの組み合わせ方により、３
種の異なる特徴をもつトランジスタが可能である。これ
らを、上記実施例の変形例１−３として説明する。

【００７２】変形例１ 第１のタイプは、図8に示すように、第２の化合物半導
体層４にはドナー不純物をドープせずに、絶縁性の障壁
層として用いるもので、後述の試作例１はこの変形例１
に属するものである。

【００７３】この場合、InAs層３は、ドナー不純物をド
ープしなくてもよいが、InAs層３の特性を落とさない範
囲であれば、ドナー不純物をドープしてもよい。このFE
Tでは、ゲート電極６が、不純物濃度の低い第２の化合
物半導体層４上に形成されることから、ゲート耐圧が高
く、かつ良好な整流性を持つゲート電極が形成できる。
また、InAs層３中で熱的に励起された真性の伝導電子
が、室温付近で10¹⁵/cm³〜10¹⁶/cm³であるのに対して、
ドナー不純物から発生した伝導電子は、10¹⁷/cm³〜10¹⁸
/cm³と高濃度である。このため、FET の使用環境温度の
変化に対する、FET 特性の変動の小さいFET となる。

【００７４】

【００７５】

【００７６】

【００７７】

【００７８】変形例４第２の化合物半導体層４は、ノンドープとする。 InAs層
３の厚さが、量子準位の形成される程度の厚さになる
と、図９に示すバンド図のように、InAs層３中の伝導電
子のエネルギーレベル30が量子化され、いわゆる量子準
位が形成される。このため、素子の使用環境温度が変動
しても、InAs層３の抵抗値の変動が少なくなり、量子準
位を形成しないものに比べ、温度特性に優れたFET が可
能となる。

【００７９】さらに、InAs層３中を流れる伝導電子が散
乱を受けにくくなるため、高速動作にも適したトランジ
スタとなる。しかも、バンドギャップが狭いInAs層３を
電子走行層としていながら、離散的な量子準位の効果に
より、実質的にバンドギャップが広くなったのと同等の
効果がある。このため、トランジスタの耐圧を増すこと
ができる。

【００８０】こうした特性を得るためには、InAs層３の
膜厚を400Å以下にすることが好ましい。特に、200 Å
以下にすると、量子準位による効果はより顕著となる。

【００８１】量子井戸の材料としてのInAsは、GaAs，Si
に比べ電子の有効質量が小さいため、量子井戸の幅が広
くても、量子準位を形成しやすい。化合物半導体の格子
定数は、通常、５〜６Åであるが、薄膜成長の段階で、
１原子層程度の表面段差が生じることがあっても、量子
井戸の厚さが厚いため、段差の影響が小さく抑えられ
る。また、InAsでは、量子井戸幅が広くとれるため、量
子井戸を電子走行層としながらも、大きなコンダクタン
スを得ることができる。試作例４は、この変形例４に属
するもので、InAs層３を100 Åにした量子効果型FET の
一例である。

【００８２】次に、ソース電極５およびドレイン電極７
の変形例について説明する。

【００８３】変形例５ ソース電極５およびドレイン電極７は、図10に示すよう
に、InAs層３上の第２の化合物半導体層４を介して、In
As層３とオーミック接触をとる構造でもよい。この構造
は、次の方法によって形成される。すなわち、電極５，
７とInAs層３間のオーミック接触を得るために、合金化
アニールを行い、電極材料を拡散して、不純物が高濃度
にドープされた領域54，74を形成するか、あるいは、電
極５，７下部の領域54, 74のみに、ドナー不純物をイオ
ン注入し、接触抵抗を下げる。

【００８４】変形例６ 図11に示すように、ソース電極５およびドレイン電極７
とInAs層３との間に、より接触抵抗の低いオーミック接
触を形成するために、コンタクト層50, 70を形成する技
術もある。

【００８５】コンタクト層50, 70は、ドナー不純物のド
ープされたGaAs，GaAsSb，InGaAs，InAs，InSbなどが好
ましく、厚さは500 Å以下ならよいが、100 Å〜300 Å
は特に好適である。また、コンタクト層50, 70にドープ
されるドナー不純物は、コンタクト層中でドナー原子と
して作用する物ならなんでもよいが、Si，Ｓ，Sn，Se，
Teは特に良好な不純物である。ドープされる不純物の量
は、コンタクト層50,70の材質によっても異なるが、５
×10¹⁷/cm³〜10¹⁹/cm³は好ましい範囲である。

【００８６】次に、ゲート電極６の変形例について説明
する。

【００８７】変形例７ ゲート電極６の材料として、Ｗ，WSi 等の高融点金属を
使った場合は、図12に示すように、半導体層４，３の、
ゲート電極６の下部を除く領域55, 75に、ドナー不純物
をイオン注入して、ゲート電極６の周辺領域55, 75を低
抵抗化したセルフアラインメント構造をとることができ
る。この構造では、ソース電極５とゲート電極６間、お
よびゲート電極６とドレイン電極７間の寄生抵抗を減ら
すことができる。さらに、寄生抵抗のばらつきも極めて
小さく抑えることができる。

【００８８】イオン注入する不純物は、第２の化合物半
導体層４とInAs層３で、ドナー不純物となる不純物であ
れば何でもよい。特に、Ｓ，Se，Sn，Siなどは好適であ
る。注入される不純物の濃度は、３×10¹⁷/cm³〜１×10
¹⁹/cm³が好ましい範囲である。

【００８９】ゲート電極６は、図３に示すように、第２
の化合物半導体層４上に直接形成してもよいが、第２の
化合物半導体層４上に形成した他の層上に形成してもよ
い。

【００９０】変形例８ 図13に示すように、ゲート電極６の下部に、第２の化合
物半導体層４に引き続いて、大気に触れることなくInA
s，InSbといった、バンドギャップの狭い半導体からな
るゲート電極下部導電層61を形成する。この構造では、
ゲート電極下部導電層61と第２の化合物半導体層４の界
面に酸化膜がなく、界面準位の少ない理想的な界面が得
られる。一方、ゲート電極６とゲート電極下部導電層61
とはオーミック接合するため、ゲート電極下部導電層61
と第２の化合物半導体層４との間の障壁により、ゲート
電極６と第２の化合物半導体層４とをショットキー接合
したのと同等となる。

【００９１】変形例９ 図14に示すように、第２の化合物半導体層４がゲート電
極６と接合する箇所において、第２の化合物半導体層４
の上にリセス構造12を形成すると、FET の耐圧を上げる
ことができる。リセス構造12は、第２の化合物半導体層
４に接してゲート電極６を配置する場合に限らず、ゲー
ト電極６の配置される他の層に形成してもよい。

【００９２】挿入層、保護膜などを備えた変形例 変形例10 本発明のFET では、第１の化合物半導体層２を直接基板
１上に積層し、その上に、InAs層３を形成した単純な構
造でも、良質なInAs層３を形成できる。しかしながら、
本発明によるFET では、各層間に他の半導体層を挿入し
て、FET の特性を向上させることも可能である。図15
(a) に示す例を使って、各種挿入層の説明をする。

【００９３】この図のFET は、基板１の表面に、基板１
の材質とは異なる第１の半導体挿入層21を有し、第１の
化合物半導体層２とInAs層３の間に第２の半導体挿入層
22を、また、InAs層３と第２の化合物半導体層４との間
に第３の半導体挿入層41を有している。これらの半導体
挿入層を入れることにより、ホール電流の低減、および
トランジスタのコンダクタンスの向上を図ることができ
る。

【００９４】第２および第３の半導体挿入層22, 41は、
InAs層３中に伝導電子をより効率的に閉じこめるため
に、電子走行層であるInAs層３と接して配置される。こ
のため、InAsよりも広いバンドギャップを持つ半導体か
ら選ばれ、半導体挿入層22, 41に用いた半導体の電子親
和力が、InAs層３の電子親和力よりも小さく、かつ、電
子親和力とバンドギャップとの和が、InAs層３の電子親
和力とバンドギャップとの和よりも大きくなる半導体層
が好ましい。なかでも、AlSb，AlGaSb，InAlAsは、特に
好適である。

【００９５】挿入された各半導体層21, 22および41は、
InAs層３のInAsとは格子定数が異なるため、特定の膜厚
よりも厚くすると、格子不整合による転位が生じてしま
う。このため、InAs層３の特性が低下することがある。
したがって、半導体挿入層21, 22および41の厚さは、こ
うした格子不整合による転位の生じない膜厚、すなわ
ち、臨界膜厚の範囲が好ましい。臨界膜厚は、挿入され
る半導体の材質によって異なるが、AlSbの場合であれ
ば、InAs層３との組み合わせで、約160 Åとなる。

【００９６】また、図15(b) に示すように、ゲート電極
６の下部に接して、絶縁体層62を形成することもある。

【００９７】変形例11 本発明において、第１の化合物半導体層２、および第２
の化合物半導体層４として用いられる半導体は、GaAsや
InAs等の半導体に比べて酸化しやすい。このような化合
物半導体層の酸化によるFET 特性の経時変化を低減する
ために、通常の半導体デバイスで用いられるパッシベー
ション層とは別に、酸化防止のための層を形成すると好
ましい。

【００９８】まず、図15(a) に示すような第４の半導体
挿入層42を、第２の化合物半導体層４の上に形成する
と、第２の化合物半導体層４は、大気との接触から保護
されるため、酸化による特性劣化の問題が生じにくくな
る。第４の半導体挿入層42は、酸化しにくい半導体であ
ればよいが、GaAs，GaSb，GaAsSbが特に好ましい。厚さ
は、50〜1,000 Åが適当である。特に、100 Å〜700 Å
は最適な厚さである。

【００９９】変形例12 FET では、ソース−ドレイン間電流は、ゲート電極６に
印加される電圧によって制御される。このため、InAs層
３を、電気的に不活性な領域と、FET の電子走行層とな
るべき活性領域11とに分離する必要がある。この分離方
法として、メサ構造を形成する方法と、活性領域11以外
を不導体化する方法とがある。

【０１００】メサ構造によって、活性領域11を形成する
場合は、酸、またはアルカリをベースとした、液体によ
るエッチング、あるいは気体によるエッチングが用いら
れる。

【０１０１】一方、第２の化合物半導体層４、およびIn
As層３を不導体化する場合は、イオン注入、電子線照射
など、通常の方法が用いられる。この不要部分を不導体
化する構造は、メサ構造と異なり、断面を持たないた
め、ゲートリークや酸化といった問題が起きにくい。

【０１０２】メサ構造、すなわち、不要部分をエッチン
グにより除去し、必要な部分だけ台地状に残した構造で
は、次のような不都合が生じることがある。すなわち、
第１の化合物半導体２および第２の化合物半導体層４の
大気に触れている面が酸化し、トランジスタ特性の劣化
につながることがある。また、メサ構造の断面に露出し
たInAs層３が、ゲート電極６と接触しただけでオーミッ
ク接合するため、ゲート電極６からInAs層３へのリーク
電流が発生することもある。

【０１０３】図16(b) に示す側壁９は、このような不都
合を防止するためのものである。側壁９は、絶縁性ある
いは半絶縁性の材質から形成され、InAs層３とゲート電
極６が直接接することがないようにする。これによっ
て、ゲート電極６からInAs層３へのリーク電流を防ぐこ
とができる。そのうえ、メサ構造の断面が覆われるた
め、第１の化合物半導体層２，第２の化合物半導体層４
の酸化を防止することもできる。

【０１０４】図16(a) はFET の平面図、図16(b) は図16
(a) におけるA-B 線断面図、図16(c) は図16(a) におけ
るC-D 線断面図である。これらの図は、側壁９がメサ構
造の断面を覆うように形成されており、InAs層３とゲー
ト電極６が直接接していない様子を示している。

【０１０５】側壁９の材質は、絶縁性の半導体、もしく
は、半導体の保護膜として通常用いられる、SiN_X，Si
O₂，SiO_XN_y，Al₂O₃ 等がよい。なかでも、SiN_X，SiO_XN_y
は特に好適である。

【０１０６】変形例13 図17は、第１および第２の化合物半導体層の酸化による
FET の特性劣化を小さくするために、第１の保護膜81お
よび第２の保護膜82を、素子の表面に設けた例である。
第１の保護膜81は、第１の化合物半導体層２の上面で、
かつ、活性領域11が形成されていない部分に、SiN_X，Si
O₂，Al₂O₃ 等の絶縁体を用いて形成した。また、第２の
保護膜82は、活性領域11における第２の化合物半導体層
４の上面、あるいは第４の半導体挿入層42の上面で、電
極５，６および７以外の部分に形成した。第１の保護膜
81と第２の保護膜82は、同一の膜からなる場合もある
が、別々に形成してもよい。また第１の保護膜81，第２
の保護膜82と側壁９は同一の絶縁膜を、反応性イオンエ
ッチングを用いた異方性エッチングによって、除去して
形成することもできる。このため、プロセスが容易とな
る利点もある。

【０１０７】その他の一般的応用構造 本発明のFET は、同一基板上に多数集積することも可能
である。また、基板と電子走行層とが同一の半導体材料
で構成されているトランジスタと、同一基板上に形成し
てもよい。特に、高速動作を特徴とする本発明のInAs-F
ETと、同一基板上に形成されたGaAs-FETとを集積化した
構造は好ましい。

【０１０８】［試作例１］図8 に示す第２の化合物半導体層４を絶縁層の障壁層と
したFET の試作例を説明する。

【０１０９】厚さ350 μm の鏡面研磨した(100) 面の半
絶縁性GaAs基板を基板１として使用した。該基板１上に
第１の化合物半導体層２として、InAsに格子整合したノ
ンドープのAl_0.8Ga_0.2As_0.14Sb_0.86層を8,000 Å、ドナ
ー不純物としてのSiが２×10¹⁷/cm³ドープされたInAs層
３を700 Å、ついで、第２の化合物半導体層４として、
ノンドープのAl_0.8Ga_0.2As_0.14Sb_0.86層を400 Å、それ
ぞれ分子線エピタキシー法により順次形成した。次に、
フォトリソグラフィー法により、GaAs基板１上に形成し
た積層薄膜の不要部を除去し、素子の電子走行部分を製
作するためのレジストパターンを形成した。次にH₂SO
₄ : H₂O₂系エッチング液によりエッチングを行い、メサ
構造による活性領域11を形成した。ついで、レジストパ
ターンを形成した後、NH₄OH : H₂O₂系エッチング液によ
り、ソース電極５およびドレイン電極７下部のAlGaAsSb
層４のみエッチングし、InAs層３の表面を出した。引き
続いて真空蒸着法により、AuGe（Au：Ge＝88：12）層5
1,71 を2,000 Å、Ni層52, 72を500 Å、Au層53, 73を
3,500 Å連続蒸着した。次にリフトオフを行い、３層5
1, 52, 53および71, 72, 73からなるソース電極５，ド
レイン電極７のパターンを形成し、InAs層３とのオーミ
ック接合を得た。さらに、ゲート電極６のレジストパタ
ーンを形成した後、ウエハー全面に3,000 ÅのAlを蒸着
し、リフトオフを行って、ゲート電極６を形成した。つ
いで、ダイシングを行い、個別の素子に切り離した。こ
うして、図8(a)に示した本発明のFET を製作した。ま
た、この素子は、通常の組立工程によりリード線がつけ
られ、パッケージされた。

【０１１０】

【０１１１】

【０１１２】

【０１１３】［試作例４］図３に示す本発明のFET にお
いて、InAs層３の厚さが100 Åで、InAs層３中に量子準
位が形成された量子効果型FET の試作例を説明する。In
As層３中にはドナー不純物としてSiがドープされてい
る。

【０１１４】厚さ350 μm の鏡面研磨した(100) 面の半
絶縁性GaAs基板を基板１として使用し、該基板上に第１
の化合物半導体層２として、InAsに格子整合したノンド
ープのAl_0.8Ga_0.2As_0.14Sb_0.86層を8,000 Å、ドナー不
純物としてSiが２×10¹⁷/cm³ドープされたInAs層３を10
0 Å、ついで、第２の化合物半導体層４としてノンドー
プのAl_0.8Ga_0.2As_0.14Sb_0.16層を400 Å、それぞれ分子
線エピタキシー法により順次形成した。以下、試作例１
〜３と同様にして、図９に示すような量子効果型FET を
製作した。

【０１１５】［試作例５］ 図18に示した構造のFET の試作例を説明する。本試作例
では、第２の化合物半導体層４，InAs層３は、ノンドー
プである。また、第４の半導体挿入層４２として、GaAs
Sbが形成されている。

【０１１６】厚さ350 μm の鏡面研磨した(100) 面の半
絶縁性GaAs基板１上に、第１の化合物半導体層２とし
て、InAsに格子整合したノンドープのAl_0.7Ga_0.3As_0.15
Sb_0.85層を8,000 Å形成し、続いて不純物のドープされ
ていないInAs層３を200 Å、さらに、第２の化合物半導
体層４としてノンドープの500 ÅのAl_0.7Ga_0.3As_0.15Sb
_0.85層を、それぞれ分子線エピタキシー法により順次形
成した。最後に第４の半導体挿入層４２として、不純物
のドープされていないGaAs_0.15Sb_0.85層を200 Å形成し
た。次に、フォトリソグラフィー法により、GaAs基板上
に形成した積層薄膜の不要部を除去し、活性領域11を製
作するためのレジストパターンを形成した。次にH₃PO
₄ : H₂O₂系エッチング液によりエッチングを行い、メサ
構造による活性領域11を形成した。次にプラズマCVD 法
により3,000 ÅのSiN を形成した後、反応性イオンエッ
チング装置を使って、側壁９の部分以外をエッチングし
て除去した。次に、オーミック電極用のレジストパター
ンを形成した後、NH₄OH : H₂O₂系エッチング液により、
ソース電極５およびドレイン電極７下部のGaAsSb（第４
半導体挿入層42）およびAlGaAsSb（第２の化合物半導体
層４）のみエッチングし、InAs層３の表面を出した。さ
らに、真空蒸着法により、Tiを1,500 Å、Auを2,500 Å
連続蒸着した。次にリフトオフを行い、ソース電極５、
ドレイン電極７を形成した。さらに、ゲート電極６のレ
ジストパターンを形成し、NH４OH : H２O２系エッチン
グ液により、第４の半導体挿入層42であるGaAsSbをエッ
チングした後、Alを全面に蒸着し、リフトオフ法により
ゲート電極６を形成した。ついで、ダイシングを行い、
個別の素子に切り離した。こうして図18に示したFET を
製作した。

【０１１７】［試作例６］ 図19に示した本発明の別の試作例を説明する。本試作例
は、第２の化合物半導体層４はノンドープである。InAs
層３は、ドナー不純物がドープされ、InAs層３中のドナ
ー不純物から発生した伝導電子と、第２の化合物半導体
層４から供給された伝導電子とがInAs層３中に存在して
いる。また、第２の半導体挿入層22、第３の半導体挿入
層41、第４の半導体挿入層42のほか、コンタクト層50,
70、第１の保護膜81、第２の保護膜82、側壁９も形成さ
れた例である。

【０１１８】まず、厚さ350 μm の鏡面研磨した(100)
面の半絶縁性GaAs基板１上に、第１の化合物半導体層２
として、InAsに格子整合したノンドープのAl_0.7Ga_0.3As
_0.15Sb_0.85層を10,000Å、第２の半導体挿入層22とし
て、Al_0.7Ga_0.3Sb層を20Å、Siがドープされた、キャリ
ア濃度５×10¹⁷/cm³のInAs層３を500 Å、それぞれ分子
線エピタキシー法により順次成長させた。ついで、第３
の半導体挿入層41として、Al_0.7Ga_0.3Sb 層を20Å成長
させた後、第２の化合物半導体層４として、ノンドープ
のAl_0.7Ga_0.3As_0.15Sb_0.85層を形成した。さらに、該層
上に第４の半導体挿入層42として、GaAs_0.15Sb_0.85層を
100 Å、コンタクト層50、70となるInAs層を100 Å成長
させた。次に、フォトリソグラフィー法により、GaAs基
板１上に形成した積層薄膜の不要部を除去し、活性領域
11を製作するためのレジストパターンを形成した。次
に、H₂SO₄ : H₂O₂系エッチング液によりエッチングを行
い、メサ構造による活性領域11を形成した。次に、プラ
ズマCVD 法によりSiN を全面に2,000 Å形成し、第１の
保護膜81、第２の保護膜82、および側壁９を同時に形成
した。ついで、レジストパターンを形成した後、反応性
イオンエッチング装置を使った異方性エッチングによ
り、側壁９の部分のSiN を残して、ソース電極５および
ドレイン電極７の形成される部分のSiN をエッチングし
た。さらに真空蒸着法により、AuGe（Au：Ge＝88：12）
を2,000 Å、Niを500 Å、Auを3,500 Å連続蒸着した。
次にリフトオフを行い、ソース電極５，ドレイン電極７
のパターンを形成した。その後、アニールを行い、ソー
スおよびドレイン電極金属と電子走行層３とのオーミッ
ク接合を得た。次に、ゲート電極６のレジストパターン
を形成し、続いて反応性イオンエッチング装置を使った
異方性エッチングにより、側壁９の部分のSiN を残し
て、ゲート電極６が形成される部分のSiN のエッチング
を行った。さらに、このパターンを使って、NH₄OH : H₂
O₂系エッチング液により、表面のInAs層50、70とGaAsSb
層42をエッチングして、第２の化合物半導体層４である
AlGaAsSb層に、リセス構造12を形成した。次に、ウエハ
ー全面に3,000 ÅのAlを蒸着し、リフトオフを行って、
ゲート長1.0 μm のゲート電極６を形成した。ついで、
ダイシングを行い、個別の素子に切り離した。こうして
図19に示したFET を製作した。

【０１１９】［試作例７］図20に示した別の試作例を説
明する。本試作例では、InAs層３のInの一部をGaに置き
換えて、電子走行層とし、また、その膜厚を70Åとして
いるため、伝導電子が量子準位を形成している。また、
素子間分離は、イオン注入によって形成した領域10によ
り行っている。

【０１２０】厚さ400 μm の鏡面研磨した(100) 面のｐ
型Si基板１上に、分子線エピタキシー法により、第１の
半導体挿入層21として、厚さ3,000 ÅのノンドープのGa
As層を形成した後、第１の化合物半導体層２として、In
Asに格子整合したノンドープのAl_0.7Ga_0.3As_0.15Sb_0.85
層を5,000 Å、InAs中のInの９％をGaに置き換えたInAs
層３を70Å、ついで、ノンドープのAl_0.7Ga_0.3As_0.15Sb
_0.85層を第２の化合物半導体層４として300 Å、最後に
第４の半導体挿入層42として、GaAs_0.15Sb_0.85層を100
Å、それぞれ形成した。さらに第２の保護膜82として、
プラズマCVD 法により1,000 ÅのSiN 層を全面に成長さ
せ、基板表面を覆った。次に、FET の活性領域11形成の
ためのレジストパターンを形成し、その後プロトンを全
面にイオン注入し、不要部分10を不導体化（高抵抗化）
した。

【０１２１】ソース電極５およびドレイン電極７は、以
下のように形成した。レジストパターンを形成した後、
反応性イオンエッチングによりSiN を部分的に除去した
上で、真空蒸着法により、AuGe（Au：Ge＝88：12）2,00
0 Å、Niを500 Å、Auを3,500 Å連続蒸着した。次にリ
フトオフを行い、ソース電極５，ドレイン電極７のパタ
ーンを形成した。その後、アニールを行い、電極金属と
電子走行層とのオーミック接合を得た。次に、ゲート電
極６のレジストパターンを形成した後、反応性イオンエ
ッチングによりSiN を部分的に除去した上で、ウエハー
全面にTiを500Å、Ptを500 Å、Auを1,000 Å連続蒸着
し、リフトオフを行って、ゲート電極６を形成した。最
後にダイシングを行い、個別の素子に切り離した。こう
して、図20に示した本発明の素子を製作した。また、こ
の素子は、通常の組立工程によりリード線がつけられ、
パッケージされた。

【０１２２】［試作例８］図21に示した本発明のFET を
試作例によって説明する。厚さ350 μm の鏡面研磨した
(100) 面の半絶縁性GaAs基板上に、分子線エピタキシー
法により、厚さ3,000 ÅのノンドープのGaAs層を形成
し、本発明の基板１とした。ついで、InAsに格子整合し
たノンドープのAlAs_0.15Sb_0.85層２を1,500 Å、ノンド
ープのInAs層３を700 Å、ついで、ノンドープのAlAs
_0.15Sb_0.85層４を形成した。次に、フォトリソグラフィ
ー法により、GaAs基板１上に形成した積層薄膜の不要部
を除去し、FET の活性領域11を製作するためのレジスト
パターンを形成した。次に、H₂SO₄ : H₂O₂系エッチング
液によりメサエッチングを行い、不要部を除去した。つ
いで、レジストパターンを形成した後、真空蒸着法によ
り、AuGe（Au：Ge＝88：12）を2,000 Å、Niを500 Å、
Auを3,500 Å連続蒸着した。次にリフトオフを行い、ソ
ース電極５、ドレイン電極７のパターンを形成した。そ
の後、窒素雰囲気の電気炉中で450 ℃で５分間アニール
を行い、ソース電極５およびドレイン電極７とInAs層３
とのオーミック接合を得た。さらに、ゲート電極６のレ
ジストパターンを形成した後、ウエハー全面に3,000 Å
のAlを蒸着し、リフトオフを行い、ゲート長1.0 μm の
ゲート電極６を形成した。最後に、シランガスとアンモ
ニアガスによるプラズマCVD 法によって、SiN 保護膜を
全面に形成した。そして、電極部に窓開けを行うため、
所望のレジストパターンを形成した後、反応性イオンエ
ッチングを使って、ボンディングのために電極部に窓あ
けを行った。ついで、ダイシングを行い、個別の素子に
切り離した。こうして、図21に示した本発明の素子を製
作した。また、この素子は、通常の組立工程によりリー
ド線がつけられ、パッケージされた。

【０１２３】本発明のFET では、InAsの高電子移動度性
により、遮断周波数も大きく、従来構造のGaAsの電界効
果トランジスターに比べ、ゲート長が同じであれば高速
動作性にすぐれていることが分かった。

【０１２４】

【０１２５】

【０１２６】［試作例11］図21に示した本発明のFET を
別の試作例により説明する。厚さ350 μm の鏡面研磨し
た(100) の半絶縁性GaAs基板上に、分子線エピタキシー
法により、厚さ3,000 ÅのノンドープのGaAs層を形成
し、基板１とした。ついでInAsに格子整合したノンドー
プのAlAs_0.15Sb_0.85層２を1,500 Å、InAs層３を100
Å、ついで、ノンドープのAlAs_0.15Sb_0.85層４を形成し
た。以後、試作例８と同様にして、図21に示した本発明
の素子を製作した。また、この素子は、通常の組立工程
によりリード線がつけられ、パッケージされた。

【０１２７】［試作例12］図22に示した本発明のFET を
試作例により説明する。厚さ350 μm の鏡面研磨した(1
00) 面の半絶縁性GaAs基板上に、分子線エピタキシー法
により、厚さ3,000 ÅノンドープのGaAs層を形成し、基
板１とした。ついでIn_0.53Ga_0.47As層21を500 Å、InAs
に格子整合したノンドープのGa_0.7Al_0.3As_0.15Sb_0.85層
２を500 Å形成した後、100 ÅのノンドープのInAs層3
1，Siがドープされた500 ÅのInAs層32、および100 Å
のノンドープのInAs層３３からなるInAs層３を形成し、
さらにノンドープのAlAs_0.15Sb_0.85層４を形成した。最
後に、５×10¹⁸/cm³のSiが不純物としてドープされたコ
ンタクト層50、70となるInAs層を200 Å形成した。次
に、フォトリソグラフィー法により、GaAs基板１上に形
成した積層薄膜の不要部を除去し、FET の活性領域11を
製作するためのレジストパターンを形成した。次に、H₂
SO₄ : H₂O₂系エッチング液によりエッチングを行い、不
要部を除去した。ついで、レジストパターンを形成した
後、真空蒸着法により、AuGe（Au：Ge＝88：12）を2,00
0 Å、Niを500 Å、Auを3,500 Å連続蒸着した。次にリ
フトオフを行い、ソース電極５，ドレイン電極７のパタ
ーンを形成した。その後、窒素雰囲気の電気炉中で450
℃で５分間アニールを行い、電極金属と電子走行層との
オーミック接合を得た。ついで、レジスト剥離を経た
後、ソース電極、ドレイン電極下部以外のInAs層を除去
するため、両電極をマスクとして、H₂SO₄ : H₂O₂系エッ
チング液によりエッチングを行った。さらに、ゲート電
極６のレジストパターンを形成した後、ウエハー全面に
3,000 ÅのAlを蒸着し、リフトオフを行い、ゲート長1.
0 μm のゲート電極６を形成した。最後に、シランガス
とアンモニアガスによるプラズマCVD 法によって、SiN
からなるパッシベーション膜を全面に形成した。そし
て、電極部に窓開けを行うため、所望のレジストパター
ンを形成した後、反応性イオンエッチングを使って、ボ
ンディングのために電極部の窓あけを行った。ついで、
ダイシングを行い、個別の素子に切り離した。こうし
て、図22に示した本発明の素子を製作した。また、この
素子は、通常の組立工程によりリード線がつけられ、パ
ッケージされた。

【０１２８】以上、試作例によって得られた素子特性は
極めて望ましいものであった。その一例を図23に示す。

【０１２９】図23は、試作例５のFET のゲート電圧を変
化させたときの、ソース−ドレイン電圧とドレイン電流
の関係を、室温で測定した結果を示すグラフである。図
２に示す従来のInAs-FETの特性と異なり、ゲート電極６
に印加した電圧によって、ドレイン電流が正確に制御さ
れており、リーク電流の少ない、良好なFET 特性を持っ
ていることがわかる。また、本発明の他の試作例におい
ても同様に良好な結果が得られている。

【０１３０】

【発明の効果】以上説明したように、この発明は、電子
移動度と電子の飽和速度がGaAsのそれより大きいInAs層
を電子走行層としているため、同一のゲート長でも高周
波まで動作させることができる。したがって、同一の動
作周波数では、本発明のFET は、従来のGaAs-HEMT に比
べて、ゲート長は約２倍でよい。このため、ゲートの加
工がきわめて容易になる。ステッパーによるフォトリソ
グラフィーの可能な0.6μm 以上の寸法の加工と、それ
より微細な加工は精度的に大きな隔たりがあり、工程も
複雑である。本発明によれば、紫外光を用いたフォトリ
ソグラフィープロセスにより、容易に超高周波で動作す
る素子の製作が可能となる。さらに、従来と同一のゲー
ト長の場合は、InAsの高電子移動度性によりGaAsの場合
に比べて２倍の高周波で動作させることができる。その
うえ、工程の歩留りもよく、量産も可能である。

【０１３１】本発明は、衛星放送の送受信用増幅素子や
高速データ転送用素子の高速化、コスト低下および多機
能化に貢献する。また、微細加工技術を用いた高周波素
子の製作が容易になり、さらに高速な素子の製作も実現
される。

【図面の簡単な説明】

【図１】特開昭60-5572 号公報に示される従来のGaSbと
AlSbの積層構造によるFET のバンド図であり、(a) はGa
SbとInAsを直接接合した場合のバンド図、(b) はFET の
積層構造、(c) は、(b) の積層構造におけるバンド図で
ある。

【図２】(a) はIEEE EDL Vo.11, No.11, p.526(1990)に
示される従来のInAs-FETの断面図であり、(b) はそのIV
特性を示すグラフである。

【図３】本発明によるFET の一実施例の構成を示す断面
図である。

【図４】AlGaAsSbをGaAs基板上に形成し、InAs層のバッ
ファ層としたときの、InAsの電子移動度を示すグラフで
ある。

【図５】４元系化合物半導体であるAlGaAsSbの組成比
と、バンドギャップと、格子定数との関係を表す相図で
あり、J.J.A.P Vol.19 p.1675 1980からの引用である。

【図６】バッファ層として機能する第１の化合物半導体
層とInAsとの格子不整合の大きさに対する、InAs層の臨
界膜厚の計算値を示すグラフである。

【図７】InAs層の膜厚と、FET の相互コンダクタンスと
の関係の計算結果を示すグラフである。

【図８】本発明によるFET の変形例の構成を示すもので
あり、 第２の化合物半導体層４にはドナー不純物をド
ープせず絶縁性の障壁層とし、電子走行層であるInAs層
にのみドープした上記実施例の変形例としてのFET の断
面図である。

【図９】上記実施例の変形例４としてのFET において電
子走行層に形成されている量子準位を示す図である。

【図１０】第２の化合物半導体層を介して、InAs層と、
ソース、ドレイン各電極とのオーミック接合をとった、
上記実施例の変形例５としてのFETの構成を示す断面図
である。

【図１１】ソース電極、およびドレイン電極下部にコン
タクト層を配置した、上記実施例の変形例６としてのFE
T の構成を示す断面図である。

【図１２】ゲート電極をマスクとして、ゲート電極下部
を除く周辺にドナー不純物をイオン注入した、上記実施
例の変形例７としてのFET の構成を示す断面図である。

【図１３】第２の化合物半導体層と、ゲート電極との間
に導電層を挿入した、上記実施例の変形例８としてのFE
T の構成を示す断面図である。

【図１４】ゲート電極部をリセス構造にした、上記実施
例の変形例９としてのFET の構成を示す断面図である。

【図１５】上記実施例に各種のスペーサー層を加えたFE
T の構成を示す断面図であり、(a) は第１から第４の半
導体挿入層を配置した、上記実施例の変形例10および11
としてのFET の断面図、(b)は、ゲート電極下部に絶縁
体層を配置した、上記実施例の変形例10としてのFET の
断面図である。

【図１６】メサエッチングにより素子分離をし、メサ断
面の側面に絶縁性の側壁を形成した、上記実施例の変形
例12としてのFET の構成を示す図であり、(a) は平面
図、(b) はA-B 線断面図、(c) はC-D 線断面図である。

【図１７】上記実施例に酸化防止層を加えた、上記実施
例の変形例13としてのFET の構成を示す断面図である。

【図１８】試作例５によるFET の構造を示す断面図であ
る。

【図１９】試作例６によるFET の構造を示す断面図であ
る。

【図２０】試作例７によるFET の構造を示す断面図であ
る。

【図２１】試作例８〜11によるFET の構造を示す断面図
である。

【図２２】試作例12によるFET の構造を示す断面図であ
る。

【図２３】試作例５によるFET のIV特性を示すグラフで
ある。

【符号の説明】

１ 基板 ２ 第１の化合物半導体層 ３ InAs層 ４ 第２の化合物半導体層 ５ ソース電極 ６ ゲート電極 ７ ドレイン電極 ９ 側壁 10 高抵抗化された領域 11 活性領域 12 リセス構造 21 第１の半導体挿入層 22 第２の半導体挿入層 30 InAs層中の量子準位 31, 33 ノンッドープのInAs層 32 ドープしたInAs層 41 第３の半導体挿入層 42 第４の半導体挿入層 50 コンタクト層（ソース電極下部） 51 ソース電極５のAuGe層 52 ソース電極５のNi層 53 ソース電極５のAu層 61 ゲート電極下部導電層 62 ゲート電極下部絶縁体層 70 コンタクト層（ドレイン電極下部） 71 ドレイン電極７のAuGe層 72 ドレイン電極７のNi層 73 ドレイン電極７のAu層 74 ソース電極下部に部分的に導入されたドナー不純物 75 ゲートをマスクとしてイオン注入のされた領域（ド
レイン側） 81 第１の保護膜 82 第２の保護膜 101 GaAs基板 102 GaSb層 103 InAs層 104 AlSb層

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平3−192410 (32)優先日 平成３年８月１日(1991．8．1) (33)優先権主張国 日本（ＪＰ） 前置審査 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/812

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 InAsと異なる格子定数を有する基板と、 該基板表面上に配置され、InAsと実質的に格子整合し、
   かつAlGaAsSb、AlInAsSb、AlInPSb、AlGaPSb、 により定められる組成を有する薄膜の中から選ばれた少
   なくとも一層の膜で形成された第１の化合物半導体層
   と、 該第１の化合物半導体層の上に配置され、層中で発生し
   た電子のみをキャリアとするチャネル層としてのInAs層
   と、 該InAs層の上に配置され、該InAs層のInAsに実質的に格
   子整合し、 該InAsに比して大きなバンドギャップを有しノンドープ
   で絶縁性の第２の化合物半導体層と、 前記InAs層にオーミック接触する少なくとも一対のオー
   ミック電極と、 該一対のオーミック電極間にあって前記第２の化合物半
   導体の上に配置され、前記InAs層内の電流を制御するた
   めの少なくとも一つのゲート電極とを有することを特徴
   とする電界効果型トランジスタ。