JPH0793131A - ビットリバース演算回路 - Google Patents
ビットリバース演算回路Info
- Publication number
- JPH0793131A JPH0793131A JP5237045A JP23704593A JPH0793131A JP H0793131 A JPH0793131 A JP H0793131A JP 5237045 A JP5237045 A JP 5237045A JP 23704593 A JP23704593 A JP 23704593A JP H0793131 A JPH0793131 A JP H0793131A
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- JP
- Japan
- Prior art keywords
- circuit
- bit
- bits
- shifter
- shift
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- Pending
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Abstract
(57)【要約】
【目的】小回路規模で実現でき、高速で、しかも設計効
率のよいビットリバース演算回路を提供することを目的
とする。 【構成】上位(M−N)ビット処理回路、下位Nビット
処理回路加算回路からなり、下位Nビット処理回路中の
(M−N)ビット左シフト回路は、制御信号を反転した
信号を用いる第1のシフタ回路と、ある所定数のシフト
を行なう第2のシフタ回路で構成される。そして、M=
3×2n-2 (nは制御信号のビット数、Mは入力信号の
ビット数)が成り立つ場合は、第1のシフタ回路をn個
の2のべき乗のシフタ回路で、また第2のシフタを2°
のシフタ回路で実現する。
率のよいビットリバース演算回路を提供することを目的
とする。 【構成】上位(M−N)ビット処理回路、下位Nビット
処理回路加算回路からなり、下位Nビット処理回路中の
(M−N)ビット左シフト回路は、制御信号を反転した
信号を用いる第1のシフタ回路と、ある所定数のシフト
を行なう第2のシフタ回路で構成される。そして、M=
3×2n-2 (nは制御信号のビット数、Mは入力信号の
ビット数)が成り立つ場合は、第1のシフタ回路をn個
の2のべき乗のシフタ回路で、また第2のシフタを2°
のシフタ回路で実現する。
Description
【0001】
【産業上の利用分野】本発明は、ビットリバース演算回
路に関する。
路に関する。
【0002】
【従来の技術】従来、図2に示すようにMビットの入力
信号1に対し、n(2n ≧M)ビットの制御信号2によ
り、その制御信号が表す数値Nにしたがって、上位(M
−N)ビットはそのままで、下位Nビットがビットリバ
ースした信号を出力10するビットリバース演算回路
は、1ビットリバース回路11、2ビットリバース回路
12、・・・Mビットリバース回路13、の計M種類の
固定数ビットリバース回路と、前記制御信号が表す数値
Nにしたがってこれらの回路のうちのただ1つの回路の
出力を選択する選択回路14とから構成されており、M
が増加するとそれにともなって回路規模も大きくなって
しまうという問題があった。
信号1に対し、n(2n ≧M)ビットの制御信号2によ
り、その制御信号が表す数値Nにしたがって、上位(M
−N)ビットはそのままで、下位Nビットがビットリバ
ースした信号を出力10するビットリバース演算回路
は、1ビットリバース回路11、2ビットリバース回路
12、・・・Mビットリバース回路13、の計M種類の
固定数ビットリバース回路と、前記制御信号が表す数値
Nにしたがってこれらの回路のうちのただ1つの回路の
出力を選択する選択回路14とから構成されており、M
が増加するとそれにともなって回路規模も大きくなって
しまうという問題があった。
【0003】また、回路規模を小さくするために、上位
(M−N)ビット処理回路、下位Nビット処理回路およ
び加算回路とから構成されるビットリバース演算回路で
あって、その下位Nビット処理回路の中に(M−N)ビ
ットシフトを行う回路を用い、その(M−N)ビットシ
フトを行う回路に(M−N)を計算する演算回路を用い
た場合、高速化が困難であるという問題があった。
(M−N)ビット処理回路、下位Nビット処理回路およ
び加算回路とから構成されるビットリバース演算回路で
あって、その下位Nビット処理回路の中に(M−N)ビ
ットシフトを行う回路を用い、その(M−N)ビットシ
フトを行う回路に(M−N)を計算する演算回路を用い
た場合、高速化が困難であるという問題があった。
【0004】
【発明が解決しようとする課題】前述のように従来の、
Mビットの入力信号に対し、n(2n ≧M)ビットの制
御信号により、その制御信号が表す数値Nにしたがっ
て、上位(M−N)ビットはそのままで、下位Nビット
がビットリバースした信号を出力するビットリバース演
算回路においては、回路規模が大きくなる、あるいは高
速化が困難であるという問題があった。
Mビットの入力信号に対し、n(2n ≧M)ビットの制
御信号により、その制御信号が表す数値Nにしたがっ
て、上位(M−N)ビットはそのままで、下位Nビット
がビットリバースした信号を出力するビットリバース演
算回路においては、回路規模が大きくなる、あるいは高
速化が困難であるという問題があった。
【0005】本発明は、前記のような問題を解決するた
めに考案したものであり、小回路規模で実現でき、高速
でしかも設計効率のよいビットリバース演算回路を提供
することを目的とする。
めに考案したものであり、小回路規模で実現でき、高速
でしかも設計効率のよいビットリバース演算回路を提供
することを目的とする。
【0006】
【課題を解決するための手段】上記目的を達成するため
に、本発明のビットリバース演算回路は、上位(M−
N)ビット処理回路、下位Nビット処理回路および加算
回路とから構成され、その下位Nビット処理回路の中に
(M−N)ビットシフトを行う回路を用いる。そしてそ
の(M−N)ビットシフトを行う回路は、前記制御信号
を全ビット反転させた信号を制御入力信号とする第1の
シフタ回路と、ある所定数のシフトを行う第2のシフタ
回路とからなる。そして、MとNとの間にM=3×2
n-2 なる関係があるとき、第1のシフタ回路は20 ビッ
トシフタ回路、21 ビットシフト回路、22 ビットシフ
ト回路、・・・2n-2 ビットシフト回路および、2n-2
ビッドシフト回路の計n個の2のべき乗ビットシフト回
路から構成され、また第2のシフタ回路は20 ビットシ
フト回路からなる。
に、本発明のビットリバース演算回路は、上位(M−
N)ビット処理回路、下位Nビット処理回路および加算
回路とから構成され、その下位Nビット処理回路の中に
(M−N)ビットシフトを行う回路を用いる。そしてそ
の(M−N)ビットシフトを行う回路は、前記制御信号
を全ビット反転させた信号を制御入力信号とする第1の
シフタ回路と、ある所定数のシフトを行う第2のシフタ
回路とからなる。そして、MとNとの間にM=3×2
n-2 なる関係があるとき、第1のシフタ回路は20 ビッ
トシフタ回路、21 ビットシフト回路、22 ビットシフ
ト回路、・・・2n-2 ビットシフト回路および、2n-2
ビッドシフト回路の計n個の2のべき乗ビットシフト回
路から構成され、また第2のシフタ回路は20 ビットシ
フト回路からなる。
【0007】
【作用】本発明の回路においては、上位(M−N)ビッ
ト処理回路は、Mビットの入力信号の上位(M−N)ビ
ットはそのままで下位Nビットはすべて0である信号を
出力する。また、下位Nビット処理回路は、Mビットの
入力信号の上位(M−N)ビットはすべて0で下位Nビ
ットがビットリバースした信号を出力する。そしてそれ
ら上位(M−N)ビット処理回路と下位Nビット処理回
路からの2つの出力信号を加算回路で加算する(論理和
を求める)ことで、上位(M−N)ビットはそのまま
で、下位Nビットがビットリバースした信号を得る。こ
こで下位Nビット処理回路は、以下のようにして実現さ
れる。入力されたMビットの信号は、内部の(M−N)
ビットシフトを行う回路により(M−N)ビット左シフ
トされる。ここで下位(M−N)ビットはすべて0とな
るものとする。次にその(M−N)ビット左シフトされ
た信号をMビット(全ビット)リバースする。その結果
前記のごとき、Mビットの入力信号の上位(M−N)ビ
ットはすべて0で下位Nビットがビットリバースした信
号が得られる。
ト処理回路は、Mビットの入力信号の上位(M−N)ビ
ットはそのままで下位Nビットはすべて0である信号を
出力する。また、下位Nビット処理回路は、Mビットの
入力信号の上位(M−N)ビットはすべて0で下位Nビ
ットがビットリバースした信号を出力する。そしてそれ
ら上位(M−N)ビット処理回路と下位Nビット処理回
路からの2つの出力信号を加算回路で加算する(論理和
を求める)ことで、上位(M−N)ビットはそのまま
で、下位Nビットがビットリバースした信号を得る。こ
こで下位Nビット処理回路は、以下のようにして実現さ
れる。入力されたMビットの信号は、内部の(M−N)
ビットシフトを行う回路により(M−N)ビット左シフ
トされる。ここで下位(M−N)ビットはすべて0とな
るものとする。次にその(M−N)ビット左シフトされ
た信号をMビット(全ビット)リバースする。その結果
前記のごとき、Mビットの入力信号の上位(M−N)ビ
ットはすべて0で下位Nビットがビットリバースした信
号が得られる。
【0008】さて、本発明の(M−N)ビットシフトを
行う回路は、以下のようにして実現される。いま、nビ
ットの制御信号は、その2進数値が数値Nを表すものと
する。第1のシフタ回路はその制御信号を全ビット反転
した信号を用いる。この全ビット反転した信号は1の補
数であるので、元の数値Nに対して数値(2n −1−
N)を表すことになる。ところが、その制御信号の各ビ
ットはn個の2のべき乗のビットシフト回路、すなわち
20 ビットシフト回路、21 ビットシフト回路、・・・
2n-2 ビットシフト回路および2n-2 ビットシフト回路
を制御する。最後のシフト回路が2n-1 でなく2n-2 ビ
ットシフト回路であるため、前記数値(2n −1−N)
と実際に行われるシフト量とは一致しない。結果的に
は、第1のシフタ回路は、Mビットの入力信号に対し
(2n −1−N)−2n-2 ビット左シフトを行う。ここ
でMとnとの間にM=3×2n-2 なる関係があるとき、
第1のシフタ回路は、(2n −1−N)−2n-2 =M−
N−1ビット左シフトを行ったことになる。そしてその
左シフトされた信号を第2のシフタ回路によりある所定
のビット数、すなわち20 =1ビット左シフトする。こ
のようにして全体として、(M−N)ビット左シフトさ
れた信号が得られる。
行う回路は、以下のようにして実現される。いま、nビ
ットの制御信号は、その2進数値が数値Nを表すものと
する。第1のシフタ回路はその制御信号を全ビット反転
した信号を用いる。この全ビット反転した信号は1の補
数であるので、元の数値Nに対して数値(2n −1−
N)を表すことになる。ところが、その制御信号の各ビ
ットはn個の2のべき乗のビットシフト回路、すなわち
20 ビットシフト回路、21 ビットシフト回路、・・・
2n-2 ビットシフト回路および2n-2 ビットシフト回路
を制御する。最後のシフト回路が2n-1 でなく2n-2 ビ
ットシフト回路であるため、前記数値(2n −1−N)
と実際に行われるシフト量とは一致しない。結果的に
は、第1のシフタ回路は、Mビットの入力信号に対し
(2n −1−N)−2n-2 ビット左シフトを行う。ここ
でMとnとの間にM=3×2n-2 なる関係があるとき、
第1のシフタ回路は、(2n −1−N)−2n-2 =M−
N−1ビット左シフトを行ったことになる。そしてその
左シフトされた信号を第2のシフタ回路によりある所定
のビット数、すなわち20 =1ビット左シフトする。こ
のようにして全体として、(M−N)ビット左シフトさ
れた信号が得られる。
【0009】通常、第1のシフタ回路は、20 ビットシ
フト回路、21 ビットシフト回路、・・・2n-1 ビット
シフト回路で構成され、よってMビットの入力信号に対
し(2n −1−N)ビット左シフトを行う。そして、第
2のシフタ回路によりある所定のビット数、すなわち
(2n −1−M)ビット右シフトを行う。それにより全
体として(2n −1−N)−(2n −1−M)=(M−
N)ビット左シフトを実現する。しかしながらその場
合、第1のシフタ回路では、最大2n-1 ビットのシフト
回路が必要であり、また第2のシフタ回路も(2n −1
−M)ビットというシフト量の大きなシフト回路が必要
となる。一方、本発明においては、第1のシフタ回路
は、最大でもシフト量が2n-2 ビットのシフト回路で、
また第2のシフタ回路は、最小のシフト量である20 ビ
ットのシフト回路で実現でき、よって両者併せて、たっ
た(n−1)種類で(n+1)個の、しかも2のべき乗
ビットシフト回路だけで実現できるため、回路規模が小
さい、設計効率のよいビットリバース演算回路を提供で
きる。
フト回路、21 ビットシフト回路、・・・2n-1 ビット
シフト回路で構成され、よってMビットの入力信号に対
し(2n −1−N)ビット左シフトを行う。そして、第
2のシフタ回路によりある所定のビット数、すなわち
(2n −1−M)ビット右シフトを行う。それにより全
体として(2n −1−N)−(2n −1−M)=(M−
N)ビット左シフトを実現する。しかしながらその場
合、第1のシフタ回路では、最大2n-1 ビットのシフト
回路が必要であり、また第2のシフタ回路も(2n −1
−M)ビットというシフト量の大きなシフト回路が必要
となる。一方、本発明においては、第1のシフタ回路
は、最大でもシフト量が2n-2 ビットのシフト回路で、
また第2のシフタ回路は、最小のシフト量である20 ビ
ットのシフト回路で実現でき、よって両者併せて、たっ
た(n−1)種類で(n+1)個の、しかも2のべき乗
ビットシフト回路だけで実現できるため、回路規模が小
さい、設計効率のよいビットリバース演算回路を提供で
きる。
【0010】
【実施例】以下に本発明の実施例について図面を参照し
ながら説明する。図1は、本発明のビットリバース演算
回路のブロック図である。上位(M−N)ビット処理回
路3、下位Nビット処理回路4と加算(論理和)回路5
より構成されており、下位Nビット処理回路4は、反転
した制御信号2を用いるn個の2のべき乗のビットシフ
ト回路からなる第1のシフタ回路6と、20 ビットシフ
トを行う第2のシフタ回路7と、Mビットリバース回路
8とよりなる。上位(M−N)ビット処理回路3は、上
位(M−N)ビットはそのままで下位nビットはすべて
0である信号を出力する。下位Nビット処理回路4は、
Mビットの入力信号1に対し第1および第2のシフタ回
路による(M−N)ビット左シフタ回路9で(M−N)
ビット左シフトを行い、次にMビットのビットリバース
を行う。その結果、上位(M−N)ビットはすべて0で
下位Nビットがビットリバースした信号が出力される。
加算回路5でこれら2つの出力信号を加算し、Mビット
の入力信号の上位(M−N)ビットはそのままで下位N
ビットがビットリバースした出力信号10を出力する。
ながら説明する。図1は、本発明のビットリバース演算
回路のブロック図である。上位(M−N)ビット処理回
路3、下位Nビット処理回路4と加算(論理和)回路5
より構成されており、下位Nビット処理回路4は、反転
した制御信号2を用いるn個の2のべき乗のビットシフ
ト回路からなる第1のシフタ回路6と、20 ビットシフ
トを行う第2のシフタ回路7と、Mビットリバース回路
8とよりなる。上位(M−N)ビット処理回路3は、上
位(M−N)ビットはそのままで下位nビットはすべて
0である信号を出力する。下位Nビット処理回路4は、
Mビットの入力信号1に対し第1および第2のシフタ回
路による(M−N)ビット左シフタ回路9で(M−N)
ビット左シフトを行い、次にMビットのビットリバース
を行う。その結果、上位(M−N)ビットはすべて0で
下位Nビットがビットリバースした信号が出力される。
加算回路5でこれら2つの出力信号を加算し、Mビット
の入力信号の上位(M−N)ビットはそのままで下位N
ビットがビットリバースした出力信号10を出力する。
【0011】
【発明の効果】以上述べてきたように本発明によれば、
下位Nビット処理回路に用いる(M−N)ビットシフト
を行う回路に、制御信号を反転させた信号を入力する第
1のシフタ回路と、ある所定数のシフトを行う第2のシ
フタ回路を用いることで、従来の方式のものに比べて全
体として回路規模が小さい、ビットリバース演算回路を
実現できる。さらにMとnとの間にM=3×2n-2 なる
関係があるとき、第1のシフタ回路は、最大でもシフト
量が2n-2 ビットのシフト回路で、また第2のシフタ回
路は、最小のシフト量である20 ビットのシフト回路で
実現でき、よって両者併せて、たった(n−1)種類で
(n+1)個の、しかも2のべき乗ビットシフト回路だ
けで実現できるため、回路規模が小さい、設計効率のよ
いビットリバース演算回路を提供する。
下位Nビット処理回路に用いる(M−N)ビットシフト
を行う回路に、制御信号を反転させた信号を入力する第
1のシフタ回路と、ある所定数のシフトを行う第2のシ
フタ回路を用いることで、従来の方式のものに比べて全
体として回路規模が小さい、ビットリバース演算回路を
実現できる。さらにMとnとの間にM=3×2n-2 なる
関係があるとき、第1のシフタ回路は、最大でもシフト
量が2n-2 ビットのシフト回路で、また第2のシフタ回
路は、最小のシフト量である20 ビットのシフト回路で
実現でき、よって両者併せて、たった(n−1)種類で
(n+1)個の、しかも2のべき乗ビットシフト回路だ
けで実現できるため、回路規模が小さい、設計効率のよ
いビットリバース演算回路を提供する。
【図1】 本発明の実施例を示すブロック図。
【図2】 従来例を示すブロック図。
1…Mビット入力信号 2…nビット制御信号 3…上位(M−N)ビット処理回路 4…下位Nビット処理回路 5…加算回路 6…第1のシフタ回路 7…第2のシフタ回路 8…Mビットリバース回路 9…(M−N)ビット左シフタ回路 10…出力信号
Claims (1)
- 【請求項1】 Mビットの入力信号に対して、n(2n
≧M)ビットの制御信号により、その制御信号が表す数
値Nにしたがって、上位(M−N)ビットはそのままで
下位Nビットのみビットリバースした信号を出力するビ
ットリバース演算回路であって、その回路は上位(M−
N)ビット処理回路、下位Nビット処理回路および加算
回路とから構成され、その下位Nビット処理回路の中に
は(M−N)ビットシフトを行う回路を用い、その(M
−N)ビットシフトを行う回路は、前記制御信号を全ビ
ット論理反転させた信号を制御入力信号とする第1のシ
フタ回路と、ある所定数のシフトを行う第2のシフタ回
路とからなる、ビットリバース演算回路において、Mと
nとの間にM=3×2n-2 なる関係があるとき、前記第
1のシフタ回路は20 ビットシフト回路、21 ビットシ
フト回路、22 ビットシフト回路、・・・2n-2 ビット
シフト回路および2n-2 ビットシフト回路の、計n個の
2のべき乗ビットシフト回路から構成され、また前記第
2のシフタ回路は20 ビットシフト回路からなることを
特徴とするビットリバース演算回路
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5237045A JPH0793131A (ja) | 1993-09-24 | 1993-09-24 | ビットリバース演算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5237045A JPH0793131A (ja) | 1993-09-24 | 1993-09-24 | ビットリバース演算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0793131A true JPH0793131A (ja) | 1995-04-07 |
Family
ID=17009594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5237045A Pending JPH0793131A (ja) | 1993-09-24 | 1993-09-24 | ビットリバース演算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0793131A (ja) |
-
1993
- 1993-09-24 JP JP5237045A patent/JPH0793131A/ja active Pending
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