JP2509279B2 - 浮動小数点数一固定小数点数変換装置 - Google Patents
浮動小数点数一固定小数点数変換装置Info
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- JP2509279B2 JP2509279B2 JP63033102A JP3310288A JP2509279B2 JP 2509279 B2 JP2509279 B2 JP 2509279B2 JP 63033102 A JP63033102 A JP 63033102A JP 3310288 A JP3310288 A JP 3310288A JP 2509279 B2 JP2509279 B2 JP 2509279B2
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Description
【発明の詳細な説明】 〔概要〕 ディジタル信号を浮動小数点数処理から固定小数点数
処理にフォーマット変換する装置に関し、 IEEE標準浮動小数点数を、丸め処理及びオーバーフロ
ー処理を行って固定小数点数に変換することにより変換
の演算精度を上げることを目的とし、 １サイクル目にIEEE標準浮動小数点数の２の補数化信
号を生成してアキュムレータに格納し、２サイクル目に
該アキュムレータの該データをシフト計算部で求めたシ
フト数及び方向だけバレルシフタ回路でシフトし、この
シフトの際にオーバーフローが生じた時はクリップ部で
クリップしてアキュムレータに再度格納し、３サイクル
目では、２サイクル目でバレルシフタ回路がキャリイ検
出していた場合には２サイクル目のアキュムレータのデ
ータにそのキャリイビットが付加されて最終的な固定小
数点数としてアキュムレータに格納されるように構成し
たもの。
処理にフォーマット変換する装置に関し、 IEEE標準浮動小数点数を、丸め処理及びオーバーフロ
ー処理を行って固定小数点数に変換することにより変換
の演算精度を上げることを目的とし、 １サイクル目にIEEE標準浮動小数点数の２の補数化信
号を生成してアキュムレータに格納し、２サイクル目に
該アキュムレータの該データをシフト計算部で求めたシ
フト数及び方向だけバレルシフタ回路でシフトし、この
シフトの際にオーバーフローが生じた時はクリップ部で
クリップしてアキュムレータに再度格納し、３サイクル
目では、２サイクル目でバレルシフタ回路がキャリイ検
出していた場合には２サイクル目のアキュムレータのデ
ータにそのキャリイビットが付加されて最終的な固定小
数点数としてアキュムレータに格納されるように構成し
たもの。
本発明は浮動小数点数−固定小数点数変換装置に関す
るものであり、特にディジタル信号を浮動小数点数処理
から固定小数点数処理にフォーマット変換する装置に関
するものである。
るものであり、特にディジタル信号を浮動小数点数処理
から固定小数点数処理にフォーマット変換する装置に関
するものである。
浮動小数点数の処理は、ディジタル信号処理の精度が
高くまたダイナミックレンジも広い等の点から固定小数
点数処理よりも好ましいが、回路制御等においては固定
小数点数を用いて処理されることが多いため、浮動小数
点数から固定小数点数にフォーマット変換することが必
要である。
高くまたダイナミックレンジも広い等の点から固定小数
点数処理よりも好ましいが、回路制御等においては固定
小数点数を用いて処理されることが多いため、浮動小数
点数から固定小数点数にフォーマット変換することが必
要である。
IEEE標準32ビット浮動小数点数は、第10図に示す表現
形式を有し、指数部ｅは真値に127を加えた所謂「ゲタ
ばき」表面を採用し、仮数部ｆは１から２の間の数を表
現する符号絶対値表現を採用している。また、その絶対
値表現部ｆでは最上位ビット（正規化数の場合常に１）
を省略した所謂「かくれ」ビット表現を採用している。
また、MSBの符号ビットをＳで表すと、浮動小数点数デ
ータＸは、 Ｘ＝（−１）ｓ｛2e-127｝（1.f） で表される。
形式を有し、指数部ｅは真値に127を加えた所謂「ゲタ
ばき」表面を採用し、仮数部ｆは１から２の間の数を表
現する符号絶対値表現を採用している。また、その絶対
値表現部ｆでは最上位ビット（正規化数の場合常に１）
を省略した所謂「かくれ」ビット表現を採用している。
また、MSBの符号ビットをＳで表すと、浮動小数点数デ
ータＸは、 Ｘ＝（−１）ｓ｛2e-127｝（1.f） で表される。
この場合、従来の浮動小数点数−固定小数点数変換で
は、固定小数点の小数点位置が、データの最下位ビット
にあり、実質的に整数変換を意味するように変換されて
いた。
は、固定小数点の小数点位置が、データの最下位ビット
にあり、実質的に整数変換を意味するように変換されて
いた。
従来の浮動小数点数−固定小数点数変換は、IEEE標準
32ビットの浮動小数点数を扱ったものではなく、然もそ
の変換の際のビットの桁落ちは無視、即ち切り捨てられ
ていて丸め処理が行われていなかった。更に、オーバー
フロー処理も同様に行われておらず、演算精度の低下を
招く虞があった。
32ビットの浮動小数点数を扱ったものではなく、然もそ
の変換の際のビットの桁落ちは無視、即ち切り捨てられ
ていて丸め処理が行われていなかった。更に、オーバー
フロー処理も同様に行われておらず、演算精度の低下を
招く虞があった。
従って、本発明は、IEEE標準浮動小数点数を、丸め処
理及びオーバーフロー処理を行って固定小数点数に変換
し、その演算精度を上げることを目的とする。
理及びオーバーフロー処理を行って固定小数点数に変換
し、その演算精度を上げることを目的とする。
第１図は、上記の目的を達成するための本発明に係る
浮動小数点数−固定小数点数変換装置の概念図を示し、
図中、１はアキュムレータ７に格納されたIEEE標準浮動
小数点数を、その符号ビットに合わせてフォーマット変
換する変換部、２は変換部１の出力と該符号を示すビッ
トにより２の補数化信号を発生する加算器、３は該浮動
小数点数の指数部からシフト数及びシフト方向を発生す
るシフト計算部、４は該シフト数及びシフト方向により
該浮動小数点数をシフトするバレルシフタ回路、５は加
算器２の出力又はバレルシフタ回路４の出力を選択する
選択器、６はバレルシフタ回路４がオーバーフローした
時のみ選択器５の出力をクリップしてアキュムレータ７
に与えるクリップ部、そして８は１サイクル目に該浮動
小数点数の符号ビットに応じて変換部１に制御信号を与
え、２サイクル目にシフト計算部３のラッチされた値を
出力させ、１サイクル目及び３サイクル目に加算器２の
出力を、２サイクル目にバレルシフタ回路４の出力をそ
れぞれ選択するように選択器５を制御し、バレルシフタ
回路４がキャリイ検出した時、３サイクル目に該キャリ
イ信号に基づいて加算器２に丸め信号を与える演算制御
部である。
浮動小数点数−固定小数点数変換装置の概念図を示し、
図中、１はアキュムレータ７に格納されたIEEE標準浮動
小数点数を、その符号ビットに合わせてフォーマット変
換する変換部、２は変換部１の出力と該符号を示すビッ
トにより２の補数化信号を発生する加算器、３は該浮動
小数点数の指数部からシフト数及びシフト方向を発生す
るシフト計算部、４は該シフト数及びシフト方向により
該浮動小数点数をシフトするバレルシフタ回路、５は加
算器２の出力又はバレルシフタ回路４の出力を選択する
選択器、６はバレルシフタ回路４がオーバーフローした
時のみ選択器５の出力をクリップしてアキュムレータ７
に与えるクリップ部、そして８は１サイクル目に該浮動
小数点数の符号ビットに応じて変換部１に制御信号を与
え、２サイクル目にシフト計算部３のラッチされた値を
出力させ、１サイクル目及び３サイクル目に加算器２の
出力を、２サイクル目にバレルシフタ回路４の出力をそ
れぞれ選択するように選択器５を制御し、バレルシフタ
回路４がキャリイ検出した時、３サイクル目に該キャリ
イ信号に基づいて加算器２に丸め信号を与える演算制御
部である。
第１図に示した本発明に係る浮動小数点数−固定小数
点数変換装置を第２図乃至第４図に示したビット状態図
を参照して以下に説明する。
点数変換装置を第２図乃至第４図に示したビット状態図
を参照して以下に説明する。
まず、第２図（１）又は第３図（１）に示すようなア
キュムレータ７に格納されているIEEE標準浮動小数点数
が変換部１に送られ、その指数部がシフト計算部３に送
られる。また、浮動小数点数の符号ビットは演算制御部
８に送られる。演算制御部８では入力した符号ビットが
“0"（正の小数点数）であるか、“1"（負の小数点数）
であるかを判定して制御信号を変換部１へ送る。変換部
１では、この制御信号により浮動小数点数を第４図
（ａ）又は（ｂ）に示すようにフォーマット変換する。
この場合、符号ビットが“1"の時には第３図（２）に示
すように仮数部の反転も行われる。
キュムレータ７に格納されているIEEE標準浮動小数点数
が変換部１に送られ、その指数部がシフト計算部３に送
られる。また、浮動小数点数の符号ビットは演算制御部
８に送られる。演算制御部８では入力した符号ビットが
“0"（正の小数点数）であるか、“1"（負の小数点数）
であるかを判定して制御信号を変換部１へ送る。変換部
１では、この制御信号により浮動小数点数を第４図
（ａ）又は（ｂ）に示すようにフォーマット変換する。
この場合、符号ビットが“1"の時には第３図（２）に示
すように仮数部の反転も行われる。
このフォーマット変換された浮動小数点数は加算器２
において演算制御部８からの符号ビットの値を加算する
ことによって第２図（２）及び第３図（３）に示すよう
に２の補数表現化されたビット値が得られ、選択器５に
送られる。選択器５は１サイクル目は加算器２の出力が
選択されるように演算制御部８によって制御され、クリ
ップ部６を介してアキュムレータ７に格納される。
において演算制御部８からの符号ビットの値を加算する
ことによって第２図（２）及び第３図（３）に示すよう
に２の補数表現化されたビット値が得られ、選択器５に
送られる。選択器５は１サイクル目は加算器２の出力が
選択されるように演算制御部８によって制御され、クリ
ップ部６を介してアキュムレータ７に格納される。
一方、上記の１サイクル目では、シフト計算部３で
は、アキュムレータ７の浮動小数点数の指数部からシフ
ト数とシフト方向を求めてラッチしておく。
は、アキュムレータ７の浮動小数点数の指数部からシフ
ト数とシフト方向を求めてラッチしておく。
２サイクル目では、演算制御部８がシフト計算部３に
ラッチされていたシフト数及びシフト方向の値をバレル
シフタ回路４に出力させ、バレルシフタ回路４では、１
サイクル目でアキュムレータ７に格納されている第２図
（２）又は第３図（３）に示すビット値をそのまま入力
して指定されたシフト方向にそのシフト数だけシフトす
る。そのシフトされた値が第２図（３）又は第３図
（４）に示されている。２サイクル目では、演算制御部
８が選択器５を制御してバレルシフタ回路４の出力を選
択するので、このシフトされた値はクリップ部６に送ら
れる。クリップ部６では、上記のシフト動作において、
オーバーフロー検出が為された時には、演算制御部８は
クリップ部６を制御して正又は負の最大値に選択器５の
出力をクリップしてアキュムレータ７に格納する。
ラッチされていたシフト数及びシフト方向の値をバレル
シフタ回路４に出力させ、バレルシフタ回路４では、１
サイクル目でアキュムレータ７に格納されている第２図
（２）又は第３図（３）に示すビット値をそのまま入力
して指定されたシフト方向にそのシフト数だけシフトす
る。そのシフトされた値が第２図（３）又は第３図
（４）に示されている。２サイクル目では、演算制御部
８が選択器５を制御してバレルシフタ回路４の出力を選
択するので、このシフトされた値はクリップ部６に送ら
れる。クリップ部６では、上記のシフト動作において、
オーバーフロー検出が為された時には、演算制御部８は
クリップ部６を制御して正又は負の最大値に選択器５の
出力をクリップしてアキュムレータ７に格納する。
そして、３サイクル目では、２サイクル目でバレルシ
フタ回路４がキャリイ検出した時の信号により加算器２
にキャリイ信号として与え、アキュムレータ７から出力
された２サイクル目のビット値は変換部１を通過して加
算器２でキャリイビットが加算され、選択器５及びクリ
ップ部６を介してアキュムレータ７に最終的な固定小数
点数として格納されることになる。
フタ回路４がキャリイ検出した時の信号により加算器２
にキャリイ信号として与え、アキュムレータ７から出力
された２サイクル目のビット値は変換部１を通過して加
算器２でキャリイビットが加算され、選択器５及びクリ
ップ部６を介してアキュムレータ７に最終的な固定小数
点数として格納されることになる。
以下、本願発明に係る浮動小数点数−固定小数点数変
換装置の実施例を説明する。
換装置の実施例を説明する。
第５図は、本発明に係る浮動小数点数−固定小数点数
変換装置の一実施例を示している。
変換装置の一実施例を示している。
この実施例では、変換部１は、アキュムレータACCか
らの32ビット信号並びに演算制御部８からのセレクト信
号iNV及びMASK信号を入力するセレクタSEL1〜SEL3で構
成され、セレクタSEL1とSEL2の一方の端子にはそれぞれ
インバータ11、12が設けられている。シフト計算部３
は、加算器EAと、この加算器EAの桁上げ信号ECの反転信
号を制御信号として加算器EAの加算結果を反転及びイン
クリメントする反転部iNVERT及びインクリメント部iNC
と、このインクリメント部iNCの出力をクリップするク
リップ部CLiP2と、信号EC（シフト方向を示す信号）及
びクリップ部CLiP2の出力（シフト数を示す信号）をそ
れぞれラッチＩ及びラッチIIでラッチするラッチ部LT
と、で構成されている。また、バレルシフタ回路４はバ
レルシフタBSと、キャリイ検出回路CADETと、オーバー
フロー検出回路OVDETとで構成されている。更に、クリ
ップ部６は、アンドゲートＧと、この出力によって制御
されるクリップ部CLiP1とを含んでいる。
らの32ビット信号並びに演算制御部８からのセレクト信
号iNV及びMASK信号を入力するセレクタSEL1〜SEL3で構
成され、セレクタSEL1とSEL2の一方の端子にはそれぞれ
インバータ11、12が設けられている。シフト計算部３
は、加算器EAと、この加算器EAの桁上げ信号ECの反転信
号を制御信号として加算器EAの加算結果を反転及びイン
クリメントする反転部iNVERT及びインクリメント部iNC
と、このインクリメント部iNCの出力をクリップするク
リップ部CLiP2と、信号EC（シフト方向を示す信号）及
びクリップ部CLiP2の出力（シフト数を示す信号）をそ
れぞれラッチＩ及びラッチIIでラッチするラッチ部LT
と、で構成されている。また、バレルシフタ回路４はバ
レルシフタBSと、キャリイ検出回路CADETと、オーバー
フロー検出回路OVDETとで構成されている。更に、クリ
ップ部６は、アンドゲートＧと、この出力によって制御
されるクリップ部CLiP1とを含んでいる。
これらの回路に与えられる制御信号iNV、MASK、CiN、
LAEN、OPSE、ACENは、演算命令、アキュムレータACCの
最上位ビット（以下、ビットAC31という）、及びキャリ
イ検出回路CADETの出力を受けた演算制御部ACUから出力
される信号である。
LAEN、OPSE、ACENは、演算命令、アキュムレータACCの
最上位ビット（以下、ビットAC31という）、及びキャリ
イ検出回路CADETの出力を受けた演算制御部ACUから出力
される信号である。
尚、第５図の実施例中、第１図に示した加算器２、選
択器５、及びアキュムレータ７は以下それぞれ加算器AD
D、セレクタOPSEL、アキュムレータACCとして説明す
る。
択器５、及びアキュムレータ７は以下それぞれ加算器AD
D、セレクタOPSEL、アキュムレータACCとして説明す
る。
以下、この実施例の動作を説明する。
まず、演算命令（浮動小数点から固定小数点への変換
命令）が、演算制御部ACUに入力されることにより、下
記の演算が開始される。
命令）が、演算制御部ACUに入力されることにより、下
記の演算が開始される。
（１）１サイクル目 第２図（１）又は第３図（１）に示すような32ビット
のレジスタで構成されるアキュムレータACCに格納され
ている浮動小数点データが、８ビット加算器EA及び、２
者択一のセレクタSEL1、２、３に入力される。
のレジスタで構成されるアキュムレータACCに格納され
ている浮動小数点データが、８ビット加算器EA及び、２
者択一のセレクタSEL1、２、３に入力される。
セレクタSEL1には、アキュムレータACCの下位23ビッ
ト（仮数部）が入力され、演算制御部ACUからのセレク
ト信号iNVが“0"の場合、スルーで通過し、“1"の場合
には反転してセレクタSEL1より出力される。このセレク
ト信号iNVは、１サイクル目のとき、サインビットであ
るアキュムレータACCの最上位ビット（MSB）（以下、ビ
ットAC31と呼ぶ）が“0"の場合、つまり正の小数点数の
時は、“0"で、ビットAC31が“1"の場合、つまり負の小
数点数の時は“1"となるよう演算制御部ACUより出力さ
れる。
ト（仮数部）が入力され、演算制御部ACUからのセレク
ト信号iNVが“0"の場合、スルーで通過し、“1"の場合
には反転してセレクタSEL1より出力される。このセレク
ト信号iNVは、１サイクル目のとき、サインビットであ
るアキュムレータACCの最上位ビット（MSB）（以下、ビ
ットAC31と呼ぶ）が“0"の場合、つまり正の小数点数の
時は、“0"で、ビットAC31が“1"の場合、つまり負の小
数点数の時は“1"となるよう演算制御部ACUより出力さ
れる。
また、セレクタSEL2には、アキュムレータACCの下位
から24ビット目、（以下、ビットAC23と呼ぶ）のいわゆ
る「かくれビット」が入力されるが、演算制御部ACUか
らのセレクト信号MASKが、１サイクル目は“1"となるた
め、セレクト信号iNVの反転信号が出力される。
から24ビット目、（以下、ビットAC23と呼ぶ）のいわゆ
る「かくれビット」が入力されるが、演算制御部ACUか
らのセレクト信号MASKが、１サイクル目は“1"となるた
め、セレクト信号iNVの反転信号が出力される。
即ち、セレクト信号iNVが“1"の時（負数時）は
“0"、セレクト信号iNVが“0"の時（正数時）は“1"が
出力される（第２図（２）又は第３図（２）参照）。
“0"、セレクト信号iNVが“0"の時（正数時）は“1"が
出力される（第２図（２）又は第３図（２）参照）。
セレクタSEL3には、アキュムレータACCの上位から８
ビットが入力されるが、１サイクル目では、セレクト信
号MASKが“1"となっているため、セレクト信号iNVをそ
のまま出力する。つまり、セレクト信号iNVが“1"の時
（負数時）は上位８ビットオール“1"を、“0"の時（正
数時）はオール“0"を出力する（第２図（２）、第３図
（２）参照）。
ビットが入力されるが、１サイクル目では、セレクト信
号MASKが“1"となっているため、セレクト信号iNVをそ
のまま出力する。つまり、セレクト信号iNVが“1"の時
（負数時）は上位８ビットオール“1"を、“0"の時（正
数時）はオール“0"を出力する（第２図（２）、第３図
（２）参照）。
このようにしてフォーマット変換された32ビットは、
32ビット加算器ADDに入力される。尚、加算器ADDの片側
入力は、変換命令時は、“0"となっている。
32ビット加算器ADDに入力される。尚、加算器ADDの片側
入力は、変換命令時は、“0"となっている。
また、キャリイン信号CiNは、１サイクル目、ビットA
C31の値が“1"の時（負数時）は“1"を、“0"の時（正
数時）は“0"をそれぞれ加算器ADDに与えるように、演
算制御部ACUより出力されて32ビットの加算器入力のLSB
に加算される。従って、１サイクル目データは、第２図
（２）又は第３図（３）に示す如く２の補数化される。
C31の値が“1"の時（負数時）は“1"を、“0"の時（正
数時）は“0"をそれぞれ加算器ADDに与えるように、演
算制御部ACUより出力されて32ビットの加算器入力のLSB
に加算される。従って、１サイクル目データは、第２図
（２）又は第３図（３）に示す如く２の補数化される。
その後、２者択一セレクタOPSELでは、演算制御部ACU
からのセレクト信号OPSEが“0"となっており、加算器AD
Dの出力をセレクトする。またクリップ部CLiP1は、信号
OVCLが“0"であるため、加算器ADDの値をそのまま出力
する。
からのセレクト信号OPSEが“0"となっており、加算器AD
Dの出力をセレクトする。またクリップ部CLiP1は、信号
OVCLが“0"であるため、加算器ADDの値をそのまま出力
する。
以上の動作により、２の補数化されたデータが、アキ
ュムレータACCに格納される。なお、信号ACENは演算制
御部ACUからの各サイクルのイネーブル信号、信号CLKは
クロックである。
ュムレータACCに格納される。なお、信号ACENは演算制
御部ACUからの各サイクルのイネーブル信号、信号CLKは
クロックである。
一方、加算器EAには、アキュムレータACCのビットAC3
1を除く上位ビットから８ビット（指数部）が入力され
てシフト数を計算するため、88(HEX)を加算する。これ
は、加算器を使って計算するため、第２図及び第３図に
おける浮動小数点位置から固定小数点位置への８ビット
シフト変換に際しては指数が78(HEX)の時、シフト数が
“ゼロ”となることから−78(HEX)を２の補数化した
値、つまり88(HEX)を加算するためである。加算された
値は、２の補数表現となっているため、その後、データ
を絶対値化する必要がある。そのため、加算器EAにおけ
る８ビット加算での桁上げ信号ECの反転信号が符号ビッ
トとなり、信号ECが“0"の時は、反転して“1"となり負
の数を示しており、反転器iNVERTで加算器EAの出力反転
を行ない、インクリメント部iNCで、インクリメント
（１加算）を行う。又、信号ECが“1"の場合は、正の数
となっており、反転器iNVERT、インクリメント部iNC
は、そのまま出力される。こうして絶対値化される。
1を除く上位ビットから８ビット（指数部）が入力され
てシフト数を計算するため、88(HEX)を加算する。これ
は、加算器を使って計算するため、第２図及び第３図に
おける浮動小数点位置から固定小数点位置への８ビット
シフト変換に際しては指数が78(HEX)の時、シフト数が
“ゼロ”となることから−78(HEX)を２の補数化した
値、つまり88(HEX)を加算するためである。加算された
値は、２の補数表現となっているため、その後、データ
を絶対値化する必要がある。そのため、加算器EAにおけ
る８ビット加算での桁上げ信号ECの反転信号が符号ビッ
トとなり、信号ECが“0"の時は、反転して“1"となり負
の数を示しており、反転器iNVERTで加算器EAの出力反転
を行ない、インクリメント部iNCで、インクリメント
（１加算）を行う。又、信号ECが“1"の場合は、正の数
となっており、反転器iNVERT、インクリメント部iNC
は、そのまま出力される。こうして絶対値化される。
また、シフト数は31ビットまでであるのでシフト数信
号は、５ビットで充分であり、それ以上の数は、シフト
数最大値にクリップしておく必要があるので、上位３ビ
ットのどれか１ビットでも“1"がある場合は、クリップ
部CLiP2で、最大値、IF(HEX)にする。その他の場合は、
クリップせず、５ビットがそのままラッチ部LTにラッチ
される。
号は、５ビットで充分であり、それ以上の数は、シフト
数最大値にクリップしておく必要があるので、上位３ビ
ットのどれか１ビットでも“1"がある場合は、クリップ
部CLiP2で、最大値、IF(HEX)にする。その他の場合は、
クリップせず、５ビットがそのままラッチ部LTにラッチ
される。
また、シフト方向（右シフト、あるいは左シフト）を
制御するため、桁上げ信号ECの値をラッチ部LTでラッチ
し、信号ECが“0"の場合は反転して“1"となる負数を示
すので右シフト、反対に“1"の場合は左シフトとする。
即ち、第２図又は第３図の場合は（70＋88）(HEX)＝F8
(HEX)で桁上げ信号ECは“0"となる。
制御するため、桁上げ信号ECの値をラッチ部LTでラッチ
し、信号ECが“0"の場合は反転して“1"となる負数を示
すので右シフト、反対に“1"の場合は左シフトとする。
即ち、第２図又は第３図の場合は（70＋88）(HEX)＝F8
(HEX)で桁上げ信号ECは“0"となる。
尚、LAENは、演算制御部ACUからの１サイクル目のラ
ッチイネーブル信号である。
ッチイネーブル信号である。
（２）２サイクル目 １サイクル目で得られた結果より、データをシフトす
る。
る。
まずアキュムレータACCに格納されている、２の補数
表現化された32ビットデータをセレクタSEL1、２、３に
入力する。
表現化された32ビットデータをセレクタSEL1、２、３に
入力する。
この２サイクル目では、セレクト信号iNV、MASKは演
算制御部ACUにより“0"となっており、セレクタSEL1、
２、３ともに、アキュムレータACCの値をそのまま出力
する。その後、そのデータを、バレルシフタBSに入力
し、ラッチ部LTのラッチＩにラッチされている５ビット
のデータにより、シフトを行う。ラッチＩの出力データ
の最下位ビット（以下、ビットLA0という）のみが“1"
のときは１ビット、ビットLA1のみが“1"のときは２ビ
ット、という様にして以下、５ビットの組み合わせで最
大31ビットのシフトが行える。
算制御部ACUにより“0"となっており、セレクタSEL1、
２、３ともに、アキュムレータACCの値をそのまま出力
する。その後、そのデータを、バレルシフタBSに入力
し、ラッチ部LTのラッチＩにラッチされている５ビット
のデータにより、シフトを行う。ラッチＩの出力データ
の最下位ビット（以下、ビットLA0という）のみが“1"
のときは１ビット、ビットLA1のみが“1"のときは２ビ
ット、という様にして以下、５ビットの組み合わせで最
大31ビットのシフトが行える。
また、ラッチIIの出力LRは、“1"の時はバレルシフタ
BSを左シフト、“0"の時は右シフトするために１サイク
ル目にラッチしておいた信号である。また、右シフト時
に起こる桁落ちビットを丸めるため、キャリイ検出部CA
DETにて検出し、信号COUTとして出力して演算制御部ACU
に入力し、レジスタ（図示せず）に格納しておく。ま
た、左シフト時に起こる、オーバーフローを、オーバー
フロー検出部OVDETで検出する。
BSを左シフト、“0"の時は右シフトするために１サイク
ル目にラッチしておいた信号である。また、右シフト時
に起こる桁落ちビットを丸めるため、キャリイ検出部CA
DETにて検出し、信号COUTとして出力して演算制御部ACU
に入力し、レジスタ（図示せず）に格納しておく。ま
た、左シフト時に起こる、オーバーフローを、オーバー
フロー検出部OVDETで検出する。
シフトされた結果をバレルシフタBSより出力し、セレ
クタOPSELに入力する。この２サイクル目では、セレク
ト信号OPSEは“1"となり、セレクタOPSELでは、バレル
シフタBSの出力をセレクトし出力する。
クタOPSELに入力する。この２サイクル目では、セレク
ト信号OPSEは“1"となり、セレクタOPSELでは、バレル
シフタBSの出力をセレクトし出力する。
その後、若し、シフトの際、左シフトをしてオーバー
フローが起っていた場合は、クリップ部CLiP1にて、正
の最大値又は負の最大値にデータをクリップする。
フローが起っていた場合は、クリップ部CLiP1にて、正
の最大値又は負の最大値にデータをクリップする。
オーバーフローしていない場合は、アンドゲートＧの
出力OVCLが“0"となり、セレクタOPSELの出力をそのま
ま出力する。
出力OVCLが“0"となり、セレクタOPSELの出力をそのま
ま出力する。
その後、アキュムレータACCに格納される（第２図
（３）又は第３図（４）参照）。
（３）又は第３図（４）参照）。
（３）３サイクル目 ３サイクル目は、２サイクル目のシフト動作で得られ
たアキュムレータACCのデータにキャリイ検出部CADETで
得られた信号COUTを、加算器ADDで加算する。
たアキュムレータACCのデータにキャリイ検出部CADETで
得られた信号COUTを、加算器ADDで加算する。
即ち、まず、アキュムレータACCに格納されているシ
フトされたデータをセレクタSEL1、２、３に入力する。
そしてセレクト信号iNV、MASKは“0"とし、アキュムレ
ータACCの値を、セレクタSEL1、２、３は、そのまま出
力する。
フトされたデータをセレクタSEL1、２、３に入力する。
そしてセレクト信号iNV、MASKは“0"とし、アキュムレ
ータACCの値を、セレクタSEL1、２、３は、そのまま出
力する。
そのデータを加算器ADDに入力する。
またキャリイン信号CiNは、演算制御部ACUのレジスタ
に格納された信号COUTの値をそのまま丸め信号として出
力したもので加算器ADDに入力される。
に格納された信号COUTの値をそのまま丸め信号として出
力したもので加算器ADDに入力される。
そして、シフトされたデータに加算されて丸められる
（第２図（４）又は第３図（５）参照）。
（第２図（４）又は第３図（５）参照）。
尚、２サイクル目で、左シフトした場合は、信号CiN
は“0"となる。これは桁落ちビットがないためである。
は“0"となる。これは桁落ちビットがないためである。
その後、セレクト信号OPSEは“0"とし、セレクタOPSE
Lで加算器ADDの出力をセレクトし、クリップ部CLiP1
も、信号OVCLが“0"であるため、そのまま入力信号を出
力し、最終結果が、アキュムレータACCに格納され、変
換は終了する（第２図（４）又は第３図（５）参照）。
Lで加算器ADDの出力をセレクトし、クリップ部CLiP1
も、信号OVCLが“0"であるため、そのまま入力信号を出
力し、最終結果が、アキュムレータACCに格納され、変
換は終了する（第２図（４）又は第３図（５）参照）。
第７図には上記の演算制御部ACUの入出力信号等のタ
イムチャートが示されている。
イムチャートが示されている。
バレルシフタ回路４の動作は既に公知であるが、ここ
で第８図及び第９図により簡単に説明する。
で第８図及び第９図により簡単に説明する。
まず、算術的に左シフトを行う場合は、MSB（符号ビ
ット）はその儘残してシフトし、消失ビットの論理和を
第５図のオーバーフロー検出回路OVDETで検出し、更に
消失ビットにMSBの符号と不一致のものがあるとオーバ
ーフローとして、クリップ部CLiPにて正又は負の最大値
にクリップする。
ット）はその儘残してシフトし、消失ビットの論理和を
第５図のオーバーフロー検出回路OVDETで検出し、更に
消失ビットにMSBの符号と不一致のものがあるとオーバ
ーフローとして、クリップ部CLiPにて正又は負の最大値
にクリップする。
例えば、第８図（ａ）に示す２の補数表現の−17を基
本とし、１ビット左シフトすると同図（ｂ）に示す如く
２倍の値の−34で、２ビット左シフトすると同図（ｃ）
に示す如く４倍の値の−68で、３ビット左シフトすると
−136とならなければならないが、負の最大値−128を越
えてオーバーフローしてしまい、この場合は同図（ｄ）
に示す如く−８となる。
本とし、１ビット左シフトすると同図（ｂ）に示す如く
２倍の値の−34で、２ビット左シフトすると同図（ｃ）
に示す如く４倍の値の−68で、３ビット左シフトすると
−136とならなければならないが、負の最大値−128を越
えてオーバーフローしてしまい、この場合は同図（ｄ）
に示す如く−８となる。
このオーバーフローの検出は、符号ビット（MSB）と
消失ビットの論理和又は論理積の不一致で検出され、正
又は負の最大値にクリップする。
消失ビットの論理和又は論理積の不一致で検出され、正
又は負の最大値にクリップする。
算術的に右シフトする場合は、第９図（１）（ａ）に
示す２の補数表現の−66を５ビットシフトするとシフト
した後へはMSBが入り、同図（１）（ｂ）に示す如く中
間結果は−３となる。
示す２の補数表現の−66を５ビットシフトするとシフト
した後へはMSBが入り、同図（１）（ｂ）に示す如く中
間結果は−３となる。
この時のガードビットは同図（１）（ｃ）に示す如く
１となり、スティッキービットは同図（ｄ）に示す値の
論理和の１となる。これらはキャリイ検出回路CADET内
で行われる。
１となり、スティッキービットは同図（ｄ）に示す値の
論理和の１となる。これらはキャリイ検出回路CADET内
で行われる。
ここで、−66を５ビット右シフトすると、−66×2-5
＝−2.0625であり、小数点以下の値を丸めると−２又は
−３となる。
＝−2.0625であり、小数点以下の値を丸めると−２又は
−３となる。
この場合の、桁落ちビットの丸めには、中間結果に下
記に示すＲの値を加算して求める最近値、プラス方向、
マイナス方向、ゼロ方向とする４つの方法がIEEE規格に
より決められている。
記に示すＲの値を加算して求める最近値、プラス方向、
マイナス方向、ゼロ方向とする４つの方法がIEEE規格に
より決められている。
Ｒ＝×＋× Ｒ＝＋ Ｒ＝０ Ｒ＝〔＋〕×Ｓ 但しはLSB、はガードビット、はスティッキー
ビット、Ｓは符号ビット（MSB）、＋は論理和、×は論
理積を示す。
ビット、Ｓは符号ビット（MSB）、＋は論理和、×は論
理積を示す。
このＲの値を夫々加算すると、第９図（２）に示す如
く、最近値丸め及びプラス方向丸めは−２となり、マイ
ナス方向丸めは−３となり、ゼロ方向丸めは−２とな
る。従って、−２とする場合はキャリイ検出回路CADET
から“1"が出力され、−３とする場合は“0"が出力され
て上記の丸め動作が加算器ADDにより行われることとな
る。
く、最近値丸め及びプラス方向丸めは−２となり、マイ
ナス方向丸めは−３となり、ゼロ方向丸めは−２とな
る。従って、−２とする場合はキャリイ検出回路CADET
から“1"が出力され、−３とする場合は“0"が出力され
て上記の丸め動作が加算器ADDにより行われることとな
る。
以上のように、本発明の浮動小数点数−固定小数点数
変換装置によれば、１サイクル目にIEEE標準浮動小数点
数の２の補数化信号を生成してアキュムレータに格納
し、２サイクル目に該アキュムレータの該データをシフ
ト計算部で求めたシフト数及び方向だけバレルシフタ回
路でシフトし、このシフトの際にオーバーフローが生じ
た時はクリップ部でクリップしてアキュムレータに再度
格納し、３サイクル目では、２サイクル目でバレルシフ
タ回路がキャリイ検出していた場合には２サイクル目の
アキュムレータのデータにそのキャリイビットが付加さ
れて最終的な固定小数点数としてアキュムレータに格納
されるように構成したので、IEEE標準浮動小数点数をオ
ーバーフロー処理及び丸め処理を含めて固定小数点数に
変換することができ、演算精度を向上させることができ
る。
変換装置によれば、１サイクル目にIEEE標準浮動小数点
数の２の補数化信号を生成してアキュムレータに格納
し、２サイクル目に該アキュムレータの該データをシフ
ト計算部で求めたシフト数及び方向だけバレルシフタ回
路でシフトし、このシフトの際にオーバーフローが生じ
た時はクリップ部でクリップしてアキュムレータに再度
格納し、３サイクル目では、２サイクル目でバレルシフ
タ回路がキャリイ検出していた場合には２サイクル目の
アキュムレータのデータにそのキャリイビットが付加さ
れて最終的な固定小数点数としてアキュムレータに格納
されるように構成したので、IEEE標準浮動小数点数をオ
ーバーフロー処理及び丸め処理を含めて固定小数点数に
変換することができ、演算精度を向上させることができ
る。
第１図は本発明に係る浮動小数点数−固定小数点数変換
装置を概念的に示した図、 第２図及び第３図は本発明に係る浮動小数点数−固定小
数点数変換装置の動作を説明するための状態遷移図、 第４図は本発明に係る浮動小数点数−固定小数点数変換
装置に用いる変換部でのフォーマット変換図、 第５図は本発明に係る浮動小数点数−固定小数点数変換
装置の一実施例を示す回路図、 第６図は本発明に係る浮動小数点数−固定小数点数変換
装置に用いる演算制御部の入出力信号を示す図、 第７図は本発明に係る浮動小数点数−固定小数点数変換
装置の一実施例のタイムチャート図、 第８図及び第９図は本発明に係る浮動小数点数−固定小
数点数変換装置に用いるバレルシフタ回路の動作を説明
するための図、 第10図はIEEE形式の浮動小数点数表現を示した図、であ
る。 第１図において、１……変換部、２……加算器、３……
シフト計算部、４……バレルシフタ回路、５……選択
器、６……クリップ部、７……アキュムレータ、８……
演算制御部。 図中、同一符号は同一又は相当部分を示す。
装置を概念的に示した図、 第２図及び第３図は本発明に係る浮動小数点数−固定小
数点数変換装置の動作を説明するための状態遷移図、 第４図は本発明に係る浮動小数点数−固定小数点数変換
装置に用いる変換部でのフォーマット変換図、 第５図は本発明に係る浮動小数点数−固定小数点数変換
装置の一実施例を示す回路図、 第６図は本発明に係る浮動小数点数−固定小数点数変換
装置に用いる演算制御部の入出力信号を示す図、 第７図は本発明に係る浮動小数点数−固定小数点数変換
装置の一実施例のタイムチャート図、 第８図及び第９図は本発明に係る浮動小数点数−固定小
数点数変換装置に用いるバレルシフタ回路の動作を説明
するための図、 第10図はIEEE形式の浮動小数点数表現を示した図、であ
る。 第１図において、１……変換部、２……加算器、３……
シフト計算部、４……バレルシフタ回路、５……選択
器、６……クリップ部、７……アキュムレータ、８……
演算制御部。 図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】IEEE標準浮動小数点数を格納するアキュム
レータ（７）と、 該浮動小数点数を、その符号ビットに合わせてフォーマ
ット変換する変換部（１）と、 該変換部（１）の出力と該符号を示すビットにより２の
補数化信号を発生する加算器（２）と、 該浮動小数点数の指数部からシフト数及びシフト方向を
発生してラッチするシフト計算部（３）と、 該シフト数及びシフト方向により該浮動小数点数をシフ
トするバレルシフタ回路（４）と、 該加算器（２）の出力又は該バレルシフタ回路（４）の
出力を選択する選択器（５）と、 該バレルシフタ回路（４）がオーバーフローした時のみ
該選択器（５）の出力をクリップして該アキュムレータ
（７）に与えるクリップ部（６）と、 １サイクル目に該浮動小数点数の符号ビットに応じて該
変換部（１）に制御信号を与え、２サイクル目に該シフ
ト計算部（３）のラッチされた値を出力させ、１サイク
ル目及び３サイクル目に該加算器（２）の出力を、２サ
イクル目に該バレルシフタ回路（４）の出力をそれぞれ
選択するように該選択器（５）を制御し該バレルシフタ
回路（４）がキャリイ検出した時、３サイクル目に該キ
ャリイ信号に基づいて該加算器（２）に丸め信号を与え
る演算制御部（８）と、 を備えたことを特徴とする浮動小数点数−固定小数点数
変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033102A JP2509279B2 (ja) | 1988-02-16 | 1988-02-16 | 浮動小数点数一固定小数点数変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033102A JP2509279B2 (ja) | 1988-02-16 | 1988-02-16 | 浮動小数点数一固定小数点数変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01207823A JPH01207823A (ja) | 1989-08-21 |
| JP2509279B2 true JP2509279B2 (ja) | 1996-06-19 |
Family
ID=12377300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63033102A Expired - Fee Related JP2509279B2 (ja) | 1988-02-16 | 1988-02-16 | 浮動小数点数一固定小数点数変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2509279B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7263539B2 (en) | 2000-11-13 | 2007-08-28 | Nec Electronics Corporation | Circuit and method for generating fixed point data with reduced circuit scale |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04290122A (ja) * | 1991-03-19 | 1992-10-14 | Fujitsu Ltd | 数値表現変換装置 |
| JP4575609B2 (ja) * | 2001-03-13 | 2010-11-04 | 旭化成エレクトロニクス株式会社 | データ変換装置 |
| US7236995B2 (en) * | 2002-12-27 | 2007-06-26 | Arm Limited | Data processing apparatus and method for converting a number between fixed-point and floating-point representations |
| JP2010170196A (ja) | 2009-01-20 | 2010-08-05 | Sony Corp | 演算プログラム変換装置、演算プログラム変換方法およびプログラム |
-
1988
- 1988-02-16 JP JP63033102A patent/JP2509279B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7263539B2 (en) | 2000-11-13 | 2007-08-28 | Nec Electronics Corporation | Circuit and method for generating fixed point data with reduced circuit scale |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01207823A (ja) | 1989-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |