JP2645422B2 - 浮動小数点演算処理装置 - Google Patents
浮動小数点演算処理装置Info
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- JP2645422B2 JP2645422B2 JP63174872A JP17487288A JP2645422B2 JP 2645422 B2 JP2645422 B2 JP 2645422B2 JP 63174872 A JP63174872 A JP 63174872A JP 17487288 A JP17487288 A JP 17487288A JP 2645422 B2 JP2645422 B2 JP 2645422B2
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Description
【発明の詳細な説明】 〔概 要〕 浮動小数点演算処理装置、特に、開平を行う演算回路
に関し、 簡単な回路の改良で開平演算の反復演算を高速化し、
開平演算処理の高速化を実現することを目的とし、 整数乗算器、右シフト回路、および丸め回路を用い
て、２つの乗算すべき２進数の仮数部の乗算値が得られ
る浮動小数点演算処理装置であって、前記右シフト回路
と丸め回路の間に、ビット反転回路およびマルチプレク
サを設け、開平演算の一部の演算時のみ、該ビット反転
回路の出力が該マルチプレクサを介して該丸め回路へ供
給され、最小桁に「１」を加算され、１ビット右シフト
され、前記演算以外の時は、該右シフト回路の出力が該
マルチプレクサを介して該丸め回路へ供給されるように
構成される。
に関し、 簡単な回路の改良で開平演算の反復演算を高速化し、
開平演算処理の高速化を実現することを目的とし、 整数乗算器、右シフト回路、および丸め回路を用い
て、２つの乗算すべき２進数の仮数部の乗算値が得られ
る浮動小数点演算処理装置であって、前記右シフト回路
と丸め回路の間に、ビット反転回路およびマルチプレク
サを設け、開平演算の一部の演算時のみ、該ビット反転
回路の出力が該マルチプレクサを介して該丸め回路へ供
給され、最小桁に「１」を加算され、１ビット右シフト
され、前記演算以外の時は、該右シフト回路の出力が該
マルチプレクサを介して該丸め回路へ供給されるように
構成される。
本発明は、浮動小数点演算処理装置に関し、特に、浮
動小数点表記法の数値について開平を行う演算回路に関
する。浮動小数点演算は、整数（固定小数点）演算と比
べ、ダイナミックレンジが広く精度も高いので、最近で
は各種の高度な演算要求を満たすものが求められる傾向
にある。なかでも、開平に関する高速処理が重要になっ
てきている。
動小数点表記法の数値について開平を行う演算回路に関
する。浮動小数点演算は、整数（固定小数点）演算と比
べ、ダイナミックレンジが広く精度も高いので、最近で
は各種の高度な演算要求を満たすものが求められる傾向
にある。なかでも、開平に関する高速処理が重要になっ
てきている。
一般に開平の方式として、浮動小数点に限らず、収束
法（例えば、ニュートン・ラプソン法）を用いる方法が
知られている。数値Ｂ平方根を求めるために、まず を求め、それにＢを乗じて の計算をニュートン・ラプソン法による収束計算によっ
て求める場合、収束までに要する繰り返し回数は逆数の
初期値が真の値に近いほど少なくなる。
法（例えば、ニュートン・ラプソン法）を用いる方法が
知られている。数値Ｂ平方根を求めるために、まず を求め、それにＢを乗じて の計算をニュートン・ラプソン法による収束計算によっ
て求める場合、収束までに要する繰り返し回数は逆数の
初期値が真の値に近いほど少なくなる。
現在発表されている浮動小数点演算処理装置では、ニ
ュートン・ラプソン法を用いて開平を行っているものが
多い。ニュートン・ラプソン法では逆数の初期値をある
精度内で与えれば、３〜４回程度の収束計算で収束値が
求められる。従ってニュートン・ラプソン法による開平
は高速処理が可能である。
ュートン・ラプソン法を用いて開平を行っているものが
多い。ニュートン・ラプソン法では逆数の初期値をある
精度内で与えれば、３〜４回程度の収束計算で収束値が
求められる。従ってニュートン・ラプソン法による開平
は高速処理が可能である。
ニュートン・ラプソン法を用いた開平について説明す
る。開平を実行するには、まず逆関数を求める。例え
ば、 という逆数の形で表現できる。ニュートン・ラプソン法
を用いて逆関数の反復表現を求めると次式のようにな
る。
る。開平を実行するには、まず逆関数を求める。例え
ば、 という逆数の形で表現できる。ニュートン・ラプソン法
を用いて逆関数の反復表現を求めると次式のようにな
る。
Xi+1＝1/2＊Xi（３−BXi 2） ここに、ｉ＝０の場合のX0は最初の の逆数の近似値で、Xiは１番目の近似値である。符号＊
は乗算の記号である。初期値X0が不等式 の条件を満たす時、乗算は終了する。初期値を得る代表
的な方法はＢの上位10ビット程度をルックアップテーブ
ル（ROM等が用いられる）のポインタとして用い、ROMは
Ｂの値が示すアドレスの内容を初期値として出力する。
出力ビット数は入力ビット数とほぼ同じ場合が普通であ
る。一般に、浮動小数点の開平の場合、指数部と仮数部
の逆数を別々のルックアップテーブルから求める。
は乗算の記号である。初期値X0が不等式 の条件を満たす時、乗算は終了する。初期値を得る代表
的な方法はＢの上位10ビット程度をルックアップテーブ
ル（ROM等が用いられる）のポインタとして用い、ROMは
Ｂの値が示すアドレスの内容を初期値として出力する。
出力ビット数は入力ビット数とほぼ同じ場合が普通であ
る。一般に、浮動小数点の開平の場合、指数部と仮数部
の逆数を別々のルックアップテーブルから求める。
第４図に従来の浮動小数点演算処理装置（乗算器）を
示す。２つの入力（入力１および入力２）から入力され
る浮動小数点数を（−１）Sa2Ea-bias（1.Fa）と（−
１）Sb2Eb-bias（1.Fb）とする。この浮動小数点乗算器
は正規化数のみ扱う。それぞれの仮数部（1.Fa）と（1.
Fb）は整数（固定小数点）乗算器によって（1.Fa）×
（1.Fb）が実行される。この結果は、1.xxxx…、または
1x.xxxx…となる。1.xxxx…の場合は既に正規化されて
いる。1x.xxxx…の場合は正規化処理が必要である。す
なわち、右シフト回路５で１ビット右シフトを実行す
る。この時、指数部を＋１する必要がある。
示す。２つの入力（入力１および入力２）から入力され
る浮動小数点数を（−１）Sa2Ea-bias（1.Fa）と（−
１）Sb2Eb-bias（1.Fb）とする。この浮動小数点乗算器
は正規化数のみ扱う。それぞれの仮数部（1.Fa）と（1.
Fb）は整数（固定小数点）乗算器によって（1.Fa）×
（1.Fb）が実行される。この結果は、1.xxxx…、または
1x.xxxx…となる。1.xxxx…の場合は既に正規化されて
いる。1x.xxxx…の場合は正規化処理が必要である。す
なわち、右シフト回路５で１ビット右シフトを実行す
る。この時、指数部を＋１する必要がある。
次に正規化された数値を出力データ形式に合わせるた
め丸め処理を行う。丸め回路６におけるラウンド回路12
で、出力データ形式におけるLSB（最小桁）以下の桁を
切り捨てると共に、丸めモードに従いLSBに「１」を加
えるかどうかを決定する。そして、LSBに「１」を加え
る操作は積算器（インクリメンタ）11によって実行され
る。この時、データがすべて「１」であればオーバフロ
ーが発生する。この場合は、右シフト回路13によって１
ビット右シフトされ、最終的な出力は正規化数となる。
め丸め処理を行う。丸め回路６におけるラウンド回路12
で、出力データ形式におけるLSB（最小桁）以下の桁を
切り捨てると共に、丸めモードに従いLSBに「１」を加
えるかどうかを決定する。そして、LSBに「１」を加え
る操作は積算器（インクリメンタ）11によって実行され
る。この時、データがすべて「１」であればオーバフロ
ーが発生する。この場合は、右シフト回路13によって１
ビット右シフトされ、最終的な出力は正規化数となる。
指数部の演算について説明する。指数部の演算は図に
おける縦の鎖線の左側部分で行われる。１段目の加算器
21ではEa＋Ebが実行され、２段目の加算器22では、その
結果に−biasを加える。従って、この２つの加算器によ
って、Ea＋Eb−biasの計算が行われる。３段目の積算器
23では、正規化処理によるオーバフローの補正が必要な
時、＋１加算が行われる。さらに４段目の積算器24で
は、丸め処理によるオーバフロー補正のために＋１加算
が前もって行われ、オーバフロー信号Ｖによりマルチプ
レクサ（MUX）25でそのいずれかが選択される。符号の
計算は、SaとSbの排他的論理和によって実行される。
おける縦の鎖線の左側部分で行われる。１段目の加算器
21ではEa＋Ebが実行され、２段目の加算器22では、その
結果に−biasを加える。従って、この２つの加算器によ
って、Ea＋Eb−biasの計算が行われる。３段目の積算器
23では、正規化処理によるオーバフローの補正が必要な
時、＋１加算が行われる。さらに４段目の積算器24で
は、丸め処理によるオーバフロー補正のために＋１加算
が前もって行われ、オーバフロー信号Ｖによりマルチプ
レクサ（MUX）25でそのいずれかが選択される。符号の
計算は、SaとSbの排他的論理和によって実行される。
第４図に示したような従来の浮動小数点乗算器では、
２−BXiの計算をすることができず、２−BXiの計算を行
うためには、従来の浮動小数点乗算器を用いる場合、他
に加算器を必要とする。
２−BXiの計算をすることができず、２−BXiの計算を行
うためには、従来の浮動小数点乗算器を用いる場合、他
に加算器を必要とする。
前述のように、 Xi+1＝1/2＊Xi（３−BXi 2）の反復計算は、 乗算:B＊Xi（以下＝Ａとする） 乗算:A＊Xi 減算:3−（Ａ＊Xi） 乗算:Xi＊（３−（Ａ＊Xi）） 乗算:1/2＊（Xi＊（３−（Ａ＊Xi））） の５つの算術演算が必要であり、全体の演算処理時間が
長く、高速化要求に添い難いという問題点があった。
長く、高速化要求に添い難いという問題点があった。
本発明の目的は、浮動小数点演算処理装置における簡
単な改良で上記反復計算を高速化し、開平演算処理の高
速化を実現することにある。
単な改良で上記反復計算を高速化し、開平演算処理の高
速化を実現することにある。
本発明においては、第１図に例示されるように、２つ
の乗算すべき２進数の仮数部を整数（固定小数点）乗算
器20により乗算し、該乗算値を最上位ビットの値に対応
して１ビット右シフトする右シフト回路５を経て、丸め
回路６に供給し、該丸め回路６の出力に乗算された２進
数の仮数部が得られる浮動小数点演算処理装置に、さら
にビット反転回路７およびマルチプレクサ８を設ける。
該ビット反転回路７とマルチプレクサ８は前記右シフト
回路５と丸め回路６の間に設けられ、該ビット反転回路
７は小数点より上の桁に２進数「10」を設定し、小数点
より下の桁を反転する。マルチプレクサ８は開平演算に
おける一部の演算時のみ該ビット反転回路７の出力を該
丸め回路６へ供給する。そして、該ビット反転回路７の
出力は該丸め回路において最小桁に「１」が加算され、
１ビット右にシフトされる。前記演算以外の時は、該右
シフト回路５の出力が該マルチプレクサ８を介して該丸
め回路６へ直接供給される。
の乗算すべき２進数の仮数部を整数（固定小数点）乗算
器20により乗算し、該乗算値を最上位ビットの値に対応
して１ビット右シフトする右シフト回路５を経て、丸め
回路６に供給し、該丸め回路６の出力に乗算された２進
数の仮数部が得られる浮動小数点演算処理装置に、さら
にビット反転回路７およびマルチプレクサ８を設ける。
該ビット反転回路７とマルチプレクサ８は前記右シフト
回路５と丸め回路６の間に設けられ、該ビット反転回路
７は小数点より上の桁に２進数「10」を設定し、小数点
より下の桁を反転する。マルチプレクサ８は開平演算に
おける一部の演算時のみ該ビット反転回路７の出力を該
丸め回路６へ供給する。そして、該ビット反転回路７の
出力は該丸め回路において最小桁に「１」が加算され、
１ビット右にシフトされる。前記演算以外の時は、該右
シフト回路５の出力が該マルチプレクサ８を介して該丸
め回路６へ直接供給される。
本発明の他の形態においては、第１図と第２図を用い
て例示されるように、２つの乗算すべき２進数の仮数部
を整数（固定小数点）乗算器20により乗算し、該乗算値
を最上位ビットの値に対応して１ビット右シフトする右
シフト回路５を経て、丸め回路36に供給し、該丸め回路
36の出力に乗算された２進数の仮数部が得られる浮動小
数点演算処理装置に、さらにビット反転回路37およびマ
ルチプレクサ８を設ける。該ビット反転回路37とマルチ
プレクサ８は前記右シフト回路５と丸め回路36の間に設
けられ、該ビット反転回路37は入力された数値の小数点
以下をビット反転し、小数点より上位のビットを「０」
にする。マルチプレクサ８は開平演算における一部の演
算時のみ該ビット反転回路37の出力を該丸め回路36へ供
給する。そして、該ビット反転回路37の出力は該丸め回
路において最小桁に「１」が加算され、１ビット右シフ
トされ最上位桁に「１」が設定される。前記演算以外の
時は該右シフト回路５の出力が該マルチプレクサ８を介
して該丸め回路36へ直接供給される。
て例示されるように、２つの乗算すべき２進数の仮数部
を整数（固定小数点）乗算器20により乗算し、該乗算値
を最上位ビットの値に対応して１ビット右シフトする右
シフト回路５を経て、丸め回路36に供給し、該丸め回路
36の出力に乗算された２進数の仮数部が得られる浮動小
数点演算処理装置に、さらにビット反転回路37およびマ
ルチプレクサ８を設ける。該ビット反転回路37とマルチ
プレクサ８は前記右シフト回路５と丸め回路36の間に設
けられ、該ビット反転回路37は入力された数値の小数点
以下をビット反転し、小数点より上位のビットを「０」
にする。マルチプレクサ８は開平演算における一部の演
算時のみ該ビット反転回路37の出力を該丸め回路36へ供
給する。そして、該ビット反転回路37の出力は該丸め回
路において最小桁に「１」が加算され、１ビット右シフ
トされ最上位桁に「１」が設定される。前記演算以外の
時は該右シフト回路５の出力が該マルチプレクサ８を介
して該丸め回路36へ直接供給される。
前述の装置を用いれば、浮動小数点乗算を行う演算処
理装置において、ビット反転回路７または37とマルチプ
レクサ８を追加するのみで、1/2＊（３−AXi）（ただ
し、０＜AXi≦１）の２進計算を、浮動小数点乗算の可
能な演算処理装置を用いて１ステップで実行可能とな
り、開平演算に必要な反復計算を高速化できる。
理装置において、ビット反転回路７または37とマルチプ
レクサ８を追加するのみで、1/2＊（３−AXi）（ただ
し、０＜AXi≦１）の２進計算を、浮動小数点乗算の可
能な演算処理装置を用いて１ステップで実行可能とな
り、開平演算に必要な反復計算を高速化できる。
実施例の説明に先立って、まず、本発明の原理を説明
する。
する。
IEEE規格の浮動小数点データ・フォーマットによる、
正規化数（１≦Ｂ＜２）の開平の仮数部の演算について
説明する。Ｃを開平値とすると、 の近似値Xi+1は、 Xi+1＝1/2＊Xi（３−）BXi 2） と表現できる。ただし、 Ｂ＞０。
正規化数（１≦Ｂ＜２）の開平の仮数部の演算について
説明する。Ｃを開平値とすると、 の近似値Xi+1は、 Xi+1＝1/2＊Xi（３−）BXi 2） と表現できる。ただし、 Ｂ＞０。
ここで、初期値X0をルックアップテーブル（ROM）に
より の範囲にすると、０＜AX0≦１（ただし、Ａ＝BX0）故
に、２≦（３−AX0）＜３故に、１≦1/2＊（３−AX0）
＜3/2となり、1/2＊（３−AXi）も正規化数になる。従
って、一般に1/2＊（３−AX0）は正規化数になる。次に
1/2＊（３−AXi）の計算を考える。０＜AXi≦ＩよりAXi
の小数点以下のビット反転を▲▼とすると、（３
−AXi）ｄ＝（10.▲▼＋LSB（１））ｂと変換で
きる。ここに、LSB（１）:LSB（最小桁）に１を加算、
（ ）d:10進、（ ）b:2進を意味する。さらに求めら
れた（10.▲▼＋LSB（１））ｂを１ビット右にシ
フトすることによって、ニュートン・ラプソン法を用い
た開平に必要な1/2＊（３−AXi）、ここに、（０＜AXi
≦１）の計算を実行できる。以上のようにすると、前述
の５回の反復計算は下記のように簡略される。
より の範囲にすると、０＜AX0≦１（ただし、Ａ＝BX0）故
に、２≦（３−AX0）＜３故に、１≦1/2＊（３−AX0）
＜3/2となり、1/2＊（３−AXi）も正規化数になる。従
って、一般に1/2＊（３−AX0）は正規化数になる。次に
1/2＊（３−AXi）の計算を考える。０＜AXi≦ＩよりAXi
の小数点以下のビット反転を▲▼とすると、（３
−AXi）ｄ＝（10.▲▼＋LSB（１））ｂと変換で
きる。ここに、LSB（１）:LSB（最小桁）に１を加算、
（ ）d:10進、（ ）b:2進を意味する。さらに求めら
れた（10.▲▼＋LSB（１））ｂを１ビット右にシ
フトすることによって、ニュートン・ラプソン法を用い
た開平に必要な1/2＊（３−AXi）、ここに、（０＜AXi
≦１）の計算を実行できる。以上のようにすると、前述
の５回の反復計算は下記のように簡略される。
乗算:B＊Xi、これを＝Ａとする 本発明による演算:1/2＊（３−Ａ＊Xi） 乗算:Xi＊（1/2＊（３−Ａ＊Xi）） このように３つの算術演算だけで実行できる。
本発明の一実施例としての浮動小数点演算処理装置の
回路図が第１図に示される。この装置は第１図中央鎖線
によって左右に分けられ、左側は指数部についての演算
が加算器21および22、積算器（インクリメンタ）23およ
び24、およびマルチプレクサ25を用いて行われる。この
指数演算部分については従来の演算処理装置と同じであ
るので、説明を省略する。また符号決定回路も従来型の
ものと同様である。
回路図が第１図に示される。この装置は第１図中央鎖線
によって左右に分けられ、左側は指数部についての演算
が加算器21および22、積算器（インクリメンタ）23およ
び24、およびマルチプレクサ25を用いて行われる。この
指数演算部分については従来の演算処理装置と同じであ
るので、説明を省略する。また符号決定回路も従来型の
ものと同様である。
第１図の中央鎖線の右側に仮数部の演算回路が示され
る。乗算されるべき２つの入力（入力１および入力２）
の仮数部は、整数（固定小数点）乗算器により、破線の
ブロックで示されるようなデータとして出力される。最
上位桁Ｖは指数部演算における積算器23へ供給されると
共に右シフト回路５を１ビットシフトさせる。整数乗算
器20の出力は右シフト回路５に供給される。右シフト回
路５の出力は本発明により新たに設けられた、ビット反
転回路７およびマルチプレクサ８に供給される。ビット
反転回路７は入力されたデータについて、小数点より下
位桁のビットは反転し、上位のビットは「10」とした数
値、すなわち、 「10.…」というデータを出力する。
る。乗算されるべき２つの入力（入力１および入力２）
の仮数部は、整数（固定小数点）乗算器により、破線の
ブロックで示されるようなデータとして出力される。最
上位桁Ｖは指数部演算における積算器23へ供給されると
共に右シフト回路５を１ビットシフトさせる。整数乗算
器20の出力は右シフト回路５に供給される。右シフト回
路５の出力は本発明により新たに設けられた、ビット反
転回路７およびマルチプレクサ８に供給される。ビット
反転回路７は入力されたデータについて、小数点より下
位桁のビットは反転し、上位のビットは「10」とした数
値、すなわち、 「10.…」というデータを出力する。
以下に1/2＊（３−Ａ＊Xi）の計算について説明す
る。整数乗算器20からの出力AXiは０＜AXi≦１であるた
め、オーバフロービットＶは０である。右シフト回路５
通過後のデータは1.0000...0または0.xxxx...である。
これらがビット反転回路７によって1.0000...は10.111
1..、0.xxxは10....となる。ここにはｘの反
転値である。開平演算における一部の演算の時、すなわ
ち1/2＊（３−Ａ＊Xi）の演算の時に与えられる制御信
号（開平）によってマルチプレクサ８はビット反転回路
７からの出力を選択し、開平信号のない時は右シフト回
路５の出力を丸め回路６の一要素である積算器（インク
リメンタ）11へ供給する。開平制御信号の与えられてい
る時はさらに積算器11においてLSBに「１」が加えられ
る。積算器11の出力は他の１つの右シフト回路13を介し
て仮数部出力を出力する。丸め回路６は積算器11、右シ
フト回路13およびラウンド回路12を具備し、丸めモード
において、マルチプレクサ８の出力を受け出力を積算器
11に供給し、演算出力の丸めを行う。
る。整数乗算器20からの出力AXiは０＜AXi≦１であるた
め、オーバフロービットＶは０である。右シフト回路５
通過後のデータは1.0000...0または0.xxxx...である。
これらがビット反転回路７によって1.0000...は10.111
1..、0.xxxは10....となる。ここにはｘの反
転値である。開平演算における一部の演算の時、すなわ
ち1/2＊（３−Ａ＊Xi）の演算の時に与えられる制御信
号（開平）によってマルチプレクサ８はビット反転回路
７からの出力を選択し、開平信号のない時は右シフト回
路５の出力を丸め回路６の一要素である積算器（インク
リメンタ）11へ供給する。開平制御信号の与えられてい
る時はさらに積算器11においてLSBに「１」が加えられ
る。積算器11の出力は他の１つの右シフト回路13を介し
て仮数部出力を出力する。丸め回路６は積算器11、右シ
フト回路13およびラウンド回路12を具備し、丸めモード
において、マルチプレクサ８の出力を受け出力を積算器
11に供給し、演算出力の丸めを行う。
積算器11において最上位桁Ｖが「１」の時は指数部マ
ルチプレクサ25に信号を送り、積算器23からの出力を選
択し、右シフト回路13で１ビット右シフトを行う。開平
制御の時はオーバフロービットが（すなわち21の桁）が
「１」であるから１ビット右シフトされる。
ルチプレクサ25に信号を送り、積算器23からの出力を選
択し、右シフト回路13で１ビット右シフトを行う。開平
制御の時はオーバフロービットが（すなわち21の桁）が
「１」であるから１ビット右シフトされる。
従って、上述の積算器11の出力迄で、３−Ａ＊Xiの演
算が行われ、右シフト回路13によって1/2倍され、結局1
/2＊（３−AXi）の演算が１ステップで行われる（ここ
に０＜AXi≦１）。
算が行われ、右シフト回路13によって1/2倍され、結局1
/2＊（３−AXi）の演算が１ステップで行われる（ここ
に０＜AXi≦１）。
前記実施例の変形例を第２図および第３図を用いて説
明する。第２図には変形例の部分回路図が示される。す
なわち仮数部演算回路における右シフト回路５以下の回
路図が示される。このほかの回路は第１図の回路と同様
である。
明する。第２図には変形例の部分回路図が示される。す
なわち仮数部演算回路における右シフト回路５以下の回
路図が示される。このほかの回路は第１図の回路と同様
である。
この回路においてはビット反転回路７の代りにビット
反転回路37が用いられる。ビット反転回路７においては
小数点より下位桁のビットは反転され、上位のビットは
「10」が設定されるが、ビット反転回路37では、上位ビ
ットは「０」に設定する。また、右シフト回路13の代り
に変形例では右シフト回路33が用いられる。右シフト回
路33の詳細は第３図に示される。この回路は制御信号Ｓ
が「１」であれば各マルチプレクサ41の左側の入力が選
択され、「０」であれば右側の入力が選択される。制御
信号Ｓが「１」の時、最上位桁（MSB）の入力は「１」
が設定されている。制御信号Ｓは開平演算における1/2
＊（３−Ａ＊Xi）〔ただし０＜AXi≦１〕を行う時に
「１」となるよう制御されている。
反転回路37が用いられる。ビット反転回路７においては
小数点より下位桁のビットは反転され、上位のビットは
「10」が設定されるが、ビット反転回路37では、上位ビ
ットは「０」に設定する。また、右シフト回路13の代り
に変形例では右シフト回路33が用いられる。右シフト回
路33の詳細は第３図に示される。この回路は制御信号Ｓ
が「１」であれば各マルチプレクサ41の左側の入力が選
択され、「０」であれば右側の入力が選択される。制御
信号Ｓが「１」の時、最上位桁（MSB）の入力は「１」
が設定されている。制御信号Ｓは開平演算における1/2
＊（３−Ａ＊Xi）〔ただし０＜AXi≦１〕を行う時に
「１」となるよう制御されている。
本発明によれば、浮動小数点演算処理装置における簡
単な回路の追加で、開平計算に必要な反復計算を高速化
し、開平演算処理の高速化を実現できる。
単な回路の追加で、開平計算に必要な反復計算を高速化
し、開平演算処理の高速化を実現できる。
第１図は本発明の一実施例としての浮動小数点演算処理
装置の回路図、 第２図は第１図の実施例の変形を示す部分回路図、 第３図は第２図の丸め回路における右シフト回路を示す
回路図、および 第４図は従来例の浮動小数点演算処理装置の回路図であ
る。 図において、 ５……右シフト回路、６……丸め回路、 ７……ビット反転回路、８……マルチプレクサ、 11……積算器、12……ラウンド回路、 13……右シフト回路、20……整数乗算器、 21,22……加算器、 23,24……積算器、25……マルチプレクサ、 33……右シフト回路、36……丸め回路、 37……ビット反転回路、41……マルチプレクサ、 である。
装置の回路図、 第２図は第１図の実施例の変形を示す部分回路図、 第３図は第２図の丸め回路における右シフト回路を示す
回路図、および 第４図は従来例の浮動小数点演算処理装置の回路図であ
る。 図において、 ５……右シフト回路、６……丸め回路、 ７……ビット反転回路、８……マルチプレクサ、 11……積算器、12……ラウンド回路、 13……右シフト回路、20……整数乗算器、 21,22……加算器、 23,24……積算器、25……マルチプレクサ、 33……右シフト回路、36……丸め回路、 37……ビット反転回路、41……マルチプレクサ、 である。
Claims (2)
- 【請求項１】２つの乗算すべき２進数の仮数部を固定小
数点乗算器である整数乗算器（20）により乗算し、該乗
算値を最上位ビットの値に対応して１ビット右シフトす
る右シフト回路（５）を経て、丸め回路（６）に供給
し、該丸め回路（６）の出力に乗算された２進数の仮数
部が得られる浮動小数点演算処理装置であって、 前記右シフト回路（５）と丸め回路（６）の間に小数点
より上の桁に２進数「10」を設定し、小数点より下の桁
を反転するビット反転回路（７）およびマルチプレクサ
（８）を設け、開平演算における一部の演算時のみ、該
ビット反転回路（７）の出力が該マルチプレクサ（８）
を介して該丸め回路（６）へ供給され、最小桁に「１」
が加算され、１ビット右シフトされ、前記演算以外の時
は、該右シフト回路（５）の出力が該マルチプレクサ
（８）を介して該丸め回路（６）へ供給されるようにし
た浮動小数点演算処理装置。 - 【請求項２】２つの乗算すべき２進数の仮数部を固定小
数点乗算器である整数乗算器（20）により乗算し、該乗
算値を最上位ビットの値に対応して１ビット右シフトす
る右シフト回路（５）を経て、丸め回路（36）に供給
し、該丸め回路（36）の出力に乗算された２進数の仮数
部が得られる浮動小数点演算処理装置であって、 前記右シフト回路（５）と丸め回路（36）の間に、印加
された数値の小数点以下をビット反転し、小数点より上
位のビットを「０」にするビット反転回路（37）および
マルチプレクサ（８）を設け、開平演算における一部の
演算時のみ、該ビット反転回路（37）の出力が該マルチ
プレクサ（８）を介して丸め回路（36）へ供給され、最
小桁に「１」が加算され、１ビット右シフトされ最上位
桁に「１」が設定され、前記演算以外の時は、該右シフ
ト回路（５）の出力が該マルチプレクサ（８）を介して
該丸め回路（36）へ供給されるようにした浮動小数点演
算処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174872A JP2645422B2 (ja) | 1988-07-15 | 1988-07-15 | 浮動小数点演算処理装置 |
| US07/374,299 US4999801A (en) | 1988-07-15 | 1989-06-30 | Floating point operation unit in division and square root operations |
| DE68929114T DE68929114T2 (de) | 1988-07-15 | 1989-07-14 | Gleitkomma-arithmetische Einheiten |
| KR1019890010030A KR920005226B1 (ko) | 1988-07-15 | 1989-07-14 | 부동 소수점 연산장치 |
| EP89307180A EP0351242B1 (en) | 1988-07-15 | 1989-07-14 | Floating point arithmetic units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174872A JP2645422B2 (ja) | 1988-07-15 | 1988-07-15 | 浮動小数点演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0225924A JPH0225924A (ja) | 1990-01-29 |
| JP2645422B2 true JP2645422B2 (ja) | 1997-08-25 |
Family
ID=15986134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174872A Expired - Fee Related JP2645422B2 (ja) | 1988-07-15 | 1988-07-15 | 浮動小数点演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2645422B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2722858B2 (ja) * | 1991-06-03 | 1998-03-09 | 松下電器産業株式会社 | 開平演算装置 |
| US5278782A (en) * | 1991-06-03 | 1994-01-11 | Matsushita Electric Industrial Co., Ltd. | Square root operation device |
| JPH0683591A (ja) * | 1992-09-07 | 1994-03-25 | Nec Corp | 浮動小数点乗算器とそのテスト方式 |
| US5729481A (en) * | 1995-03-31 | 1998-03-17 | International Business Machines Corporation | Method and system of rounding for quadratically converging division or square root |
-
1988
- 1988-07-15 JP JP63174872A patent/JP2645422B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0225924A (ja) | 1990-01-29 |
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Legal Events
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|---|---|---|---|
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