JP2631713B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2631713B2 JP2631713B2 JP63209446A JP20944688A JP2631713B2 JP 2631713 B2 JP2631713 B2 JP 2631713B2 JP 63209446 A JP63209446 A JP 63209446A JP 20944688 A JP20944688 A JP 20944688A JP 2631713 B2 JP2631713 B2 JP 2631713B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の概要〕 半導体装置の製造方法、さらに詳しくは、ダイナミッ
クランダムアクセスメモリ（DRAM）のコンタクトホール
部のアルミニュウム配線の断線を防止する構造の半導体
記憶装置の製造方法に関し、 コンタクトホールの段差部のアルミニュウム配線など
導電層の断線を防止するとともに、歩留りが向上した半
導体装置の製造方法を提供することを目的とし、 半導体基板上に形成された複数の導電層と、前記複数
の導電層間に形成された層間絶縁層と、前記複数の導電
層の全てを覆うように形成された絶縁層と、前記絶縁層
上に形成された配線層とを有する半導体装置の製造方法
において、前記複数の導電層のうち、最上部でない導電
層より上層に位置する、前記複数の第一の導電層のうち
の一つの導電層にパターンを形成する工程と、上記パタ
ーンと同じマスクパターンで、前記少なくとも最上部で
ない導電層の上層にある１層または複数層の層間絶縁層
の一部を除去する工程と、前記複数の導電層および複数
の層間絶縁膜を含む前記半導体基板上に絶縁層を形成す
る工程と、前記最上部でない導電層上の、前記絶縁層お
よび前記１層または複数層の層間絶縁層を除去し、コン
タクトホールを形成して、前記少なくとも最上部でない
導電層を露出する工程と、前記コンタクトホールを介し
て前記少なくとも最上部でない導電層とコンタクトし、
前記絶縁層上に延在する配線層を形成する工程とを含む
ことを特徴とする半導体装置の製造方法、および 半導体基板上の第１の領域にトランジスタ、ワード
線、ビット線、および電荷蓄積電極と対向電極からなる
キャパシタを形成する工程と、前記半導体基板の第２の
領域に前記ワード線または前記ビット線と同一導電層か
らなる導電層パターンを形成する工程と、前記トランジ
スタ、ワード線、ビット線、電荷蓄積電極、および対向
電極間にそれぞれ層間絶縁膜を形成する工程と、前記対
向電極パターンを形成するのと同じマスクパターンを用
いて、前記第２の領域の前記層間絶縁膜の少なくとも一
層の一部を除去する工程と、前記第２の領域においてコ
ンタクトホールを形成して、前記導電パターンを露出す
る工程と、前記コンタクトホールを介して前記導電パタ
ーンに接続する導電膜を形成する工程とを含むことを特
徴とする半導体装置の製造方法を含み構成する。
クランダムアクセスメモリ（DRAM）のコンタクトホール
部のアルミニュウム配線の断線を防止する構造の半導体
記憶装置の製造方法に関し、 コンタクトホールの段差部のアルミニュウム配線など
導電層の断線を防止するとともに、歩留りが向上した半
導体装置の製造方法を提供することを目的とし、 半導体基板上に形成された複数の導電層と、前記複数
の導電層間に形成された層間絶縁層と、前記複数の導電
層の全てを覆うように形成された絶縁層と、前記絶縁層
上に形成された配線層とを有する半導体装置の製造方法
において、前記複数の導電層のうち、最上部でない導電
層より上層に位置する、前記複数の第一の導電層のうち
の一つの導電層にパターンを形成する工程と、上記パタ
ーンと同じマスクパターンで、前記少なくとも最上部で
ない導電層の上層にある１層または複数層の層間絶縁層
の一部を除去する工程と、前記複数の導電層および複数
の層間絶縁膜を含む前記半導体基板上に絶縁層を形成す
る工程と、前記最上部でない導電層上の、前記絶縁層お
よび前記１層または複数層の層間絶縁層を除去し、コン
タクトホールを形成して、前記少なくとも最上部でない
導電層を露出する工程と、前記コンタクトホールを介し
て前記少なくとも最上部でない導電層とコンタクトし、
前記絶縁層上に延在する配線層を形成する工程とを含む
ことを特徴とする半導体装置の製造方法、および 半導体基板上の第１の領域にトランジスタ、ワード
線、ビット線、および電荷蓄積電極と対向電極からなる
キャパシタを形成する工程と、前記半導体基板の第２の
領域に前記ワード線または前記ビット線と同一導電層か
らなる導電層パターンを形成する工程と、前記トランジ
スタ、ワード線、ビット線、電荷蓄積電極、および対向
電極間にそれぞれ層間絶縁膜を形成する工程と、前記対
向電極パターンを形成するのと同じマスクパターンを用
いて、前記第２の領域の前記層間絶縁膜の少なくとも一
層の一部を除去する工程と、前記第２の領域においてコ
ンタクトホールを形成して、前記導電パターンを露出す
る工程と、前記コンタクトホールを介して前記導電パタ
ーンに接続する導電膜を形成する工程とを含むことを特
徴とする半導体装置の製造方法を含み構成する。
本発明は、半導体装置の製造方法、さらに詳しくは、
ダイナミックランダムアクセスメモリ（DRAM）のコンタ
クトホール部のアルミニュウム配線の断線を防止する構
造の半導体記憶装置の製造方法に関する。
ダイナミックランダムアクセスメモリ（DRAM）のコンタ
クトホール部のアルミニュウム配線の断線を防止する構
造の半導体記憶装置の製造方法に関する。
第５図は従来の半導体記憶装置のセル部の平面図、第
６図は第５図のA-A線断面図である。この半導体記憶装
置は、積層形キャパシタを持つDRAMセルであり、これら
の図において、１は半導体基板、２はフィールド酸化
膜、３はワードラインを形成する第１層目ポリシリコ
ン、４は蓄積電極を形成する第２層目ポリシリコン、５
は対向電極を形成する第３層目ポリシリコン、６はビッ
トラインを形成するアルミニュウム配線層であり、各第
１〜第３層目ポリシリコン3,4,5及びアルミニュウム配
線層６のそれぞれの間には層間絶縁膜が形成されてい
る。
６図は第５図のA-A線断面図である。この半導体記憶装
置は、積層形キャパシタを持つDRAMセルであり、これら
の図において、１は半導体基板、２はフィールド酸化
膜、３はワードラインを形成する第１層目ポリシリコ
ン、４は蓄積電極を形成する第２層目ポリシリコン、５
は対向電極を形成する第３層目ポリシリコン、６はビッ
トラインを形成するアルミニュウム配線層であり、各第
１〜第３層目ポリシリコン3,4,5及びアルミニュウム配
線層６のそれぞれの間には層間絶縁膜が形成されてい
る。
一般に、DRAMセルでは、記憶情報を的確に検知するた
め、キャパシタに蓄積できる電荷量が大きいほど好まし
いが、従来の構造の積層形キャパシタセルでは、ビット
ラインのコンタクト部がキャパシタに生かせない。その
ため、蓄積電極を厚く形成し、その側面をキャパシタに
利用するが、そうするとビットラインコンタクトの開孔
が厳しくなる。そこで、本出願人は、従来の積層形キャ
パシタを改良したDRAMセルを開発した。
め、キャパシタに蓄積できる電荷量が大きいほど好まし
いが、従来の構造の積層形キャパシタセルでは、ビット
ラインのコンタクト部がキャパシタに生かせない。その
ため、蓄積電極を厚く形成し、その側面をキャパシタに
利用するが、そうするとビットラインコンタクトの開孔
が厳しくなる。そこで、本出願人は、従来の積層形キャ
パシタを改良したDRAMセルを開発した。
第３図はかかる半導体記憶装置のセル部と周辺回路部
の断面図、第４図は第３図のセル部の平面図である。
の断面図、第４図は第３図のセル部の平面図である。
これらの図において、11は半導体基板、12はセル部、
13は周辺回路部、14はフィールド酸化膜であり、第１層
目ポリシリコン15は、セル部12のトランスファゲートの
ゲート電極とワードライン、周辺回路部13のゲート電極
を形成し、第２層目ポリシリコン16は、セル部12のビッ
トライン、周辺回路部13の配線を形成し、第３層目ポリ
シリコン17は、セル部12の蓄積電極の一方の電極を形成
し、その側壁を大に形成することによって容量の増大を
実現する。第４層目ポリシリコン18は、セル部12の蓄積
電極の他方の対向電極を形成する。そして、アルミニュ
ウム配線層19は、周辺回路部13の配線、セル部12のワー
ドラインの低抵抗化のため、裏打ちとして使用される。
また、第１層目〜第３層目ポリシリコン15,16,17及びア
ルミニュウム配線層19のそれぞれの間には、層間絶縁膜
20,21,22,23が形成されている。これら層間絶縁膜20,2
1,22,23は、絶縁耐圧を維持するため所定の膜厚に形成
されなければならない。アルミニュウム配線層19は、セ
ルアレイ内部では、下層とコンタクトを形成することは
なく、周辺回路部13において、第１層目ポリシリコン1
5、第２層目ポリシリコン16などとコンタクトする。こ
のコンタクトホールは、例えば、第１層目ポリシリコン
15の場合、第１層目ポリシリコン15と第２層目ポリシリ
コン16の間の層間絶縁膜20の膜厚と、第２層目ポリシリ
コン16と第３層目ポリシリコン17の間の層間絶縁膜21の
膜厚と、第３層目ポリシリコン17と第４層目ポリシリコ
ン18の間の層間絶縁膜22の膜厚と、第４層目ポリシリコ
ン18とアルミニュウム配線層19の層間絶縁膜23の膜厚と
を合計した深さとなる。
13は周辺回路部、14はフィールド酸化膜であり、第１層
目ポリシリコン15は、セル部12のトランスファゲートの
ゲート電極とワードライン、周辺回路部13のゲート電極
を形成し、第２層目ポリシリコン16は、セル部12のビッ
トライン、周辺回路部13の配線を形成し、第３層目ポリ
シリコン17は、セル部12の蓄積電極の一方の電極を形成
し、その側壁を大に形成することによって容量の増大を
実現する。第４層目ポリシリコン18は、セル部12の蓄積
電極の他方の対向電極を形成する。そして、アルミニュ
ウム配線層19は、周辺回路部13の配線、セル部12のワー
ドラインの低抵抗化のため、裏打ちとして使用される。
また、第１層目〜第３層目ポリシリコン15,16,17及びア
ルミニュウム配線層19のそれぞれの間には、層間絶縁膜
20,21,22,23が形成されている。これら層間絶縁膜20,2
1,22,23は、絶縁耐圧を維持するため所定の膜厚に形成
されなければならない。アルミニュウム配線層19は、セ
ルアレイ内部では、下層とコンタクトを形成することは
なく、周辺回路部13において、第１層目ポリシリコン1
5、第２層目ポリシリコン16などとコンタクトする。こ
のコンタクトホールは、例えば、第１層目ポリシリコン
15の場合、第１層目ポリシリコン15と第２層目ポリシリ
コン16の間の層間絶縁膜20の膜厚と、第２層目ポリシリ
コン16と第３層目ポリシリコン17の間の層間絶縁膜21の
膜厚と、第３層目ポリシリコン17と第４層目ポリシリコ
ン18の間の層間絶縁膜22の膜厚と、第４層目ポリシリコ
ン18とアルミニュウム配線層19の層間絶縁膜23の膜厚と
を合計した深さとなる。
一方、第３層目ポリシリコン17と第４層目ポリシリコ
ン18は、周辺回路部13においては、必ずしも必要ではな
く、このため周辺回路部13において、第２層目ポリシリ
コン16と第３層目ポリシリコン17の間の層間絶縁膜21
と、第４層目ポリシリコン18とアルミニュウム配線層19
の間の層間絶縁膜23の膜厚の厚さだけコンタクトホール
が深く（ｄ）なっている。
ン18は、周辺回路部13においては、必ずしも必要ではな
く、このため周辺回路部13において、第２層目ポリシリ
コン16と第３層目ポリシリコン17の間の層間絶縁膜21
と、第４層目ポリシリコン18とアルミニュウム配線層19
の間の層間絶縁膜23の膜厚の厚さだけコンタクトホール
が深く（ｄ）なっている。
第３図に示した半導体記憶装置では、メモリセル部分
が多層のポリシリコンで形成され、そのうちの蓄積電極
の側壁が大に形成された場合、アルミニュウム配線層19
のコンタクトホールは、必然的に深くなってしまい、ア
スペクト比が大きくなり、アルミニュウムのスパッター
で形成したとき、コンタクトホール内で、アルミニュウ
ム配線層19が断線してしまうことがあり、その問題はス
パッターを垂直方向でなく斜め方向に行っても解決する
ことができなかった。
が多層のポリシリコンで形成され、そのうちの蓄積電極
の側壁が大に形成された場合、アルミニュウム配線層19
のコンタクトホールは、必然的に深くなってしまい、ア
スペクト比が大きくなり、アルミニュウムのスパッター
で形成したとき、コンタクトホール内で、アルミニュウ
ム配線層19が断線してしまうことがあり、その問題はス
パッターを垂直方向でなく斜め方向に行っても解決する
ことができなかった。
そこで本発明は、コンタクトホールの段差部のアルミ
ニュウム配線など導電層の断線を防止するとともに、歩
留りが向上した半導体装置の製造方法を提供することを
目的とする。
ニュウム配線など導電層の断線を防止するとともに、歩
留りが向上した半導体装置の製造方法を提供することを
目的とする。
上記目的は、半導体基板上に第１の導電体パターンと
該第１の導電体パターンを覆う第１の層間絶縁膜とを形
成する工程を１回または複数回繰り返す工程と、前記第
１の層間絶縁膜を含む前記半導体基板上に第２の導電体
膜を形成する工程と、前記第２の導電体膜上にマスクパ
ターンを形成し、該マスクパターンを用いて第２の導電
体膜と、前記第１の層間絶縁膜の厚さ方向の一部または
全部をエッチングする工程と、第２の導電体パターンを
覆う第２の層間絶縁膜を成長する工程と、前記第２の絶
縁膜に前記第１の導電体パターンの一部を露出する開口
を設ける工程と、該開口を介して第１の導電体パターン
に接続する第３の導電体パターンを形成する工程と、を
有することを特徴とする半導体装置の製造方法を提供す
ることによって解決される。
該第１の導電体パターンを覆う第１の層間絶縁膜とを形
成する工程を１回または複数回繰り返す工程と、前記第
１の層間絶縁膜を含む前記半導体基板上に第２の導電体
膜を形成する工程と、前記第２の導電体膜上にマスクパ
ターンを形成し、該マスクパターンを用いて第２の導電
体膜と、前記第１の層間絶縁膜の厚さ方向の一部または
全部をエッチングする工程と、第２の導電体パターンを
覆う第２の層間絶縁膜を成長する工程と、前記第２の絶
縁膜に前記第１の導電体パターンの一部を露出する開口
を設ける工程と、該開口を介して第１の導電体パターン
に接続する第３の導電体パターンを形成する工程と、を
有することを特徴とする半導体装置の製造方法を提供す
ることによって解決される。
本発明では、最上部の導電層が前記複数の導電層のう
ち、少なくとも最上部でない導電層とコンタクトする部
分の近傍において、層間絶縁膜のうちの一部が除去され
ていることで、コンタクトホール部のアスペクト比を小
さくでき、これにより段差が緩和され、最上部のアルミ
ニュウム配線層などの導電層の断線を防止できる。
ち、少なくとも最上部でない導電層とコンタクトする部
分の近傍において、層間絶縁膜のうちの一部が除去され
ていることで、コンタクトホール部のアスペクト比を小
さくでき、これにより段差が緩和され、最上部のアルミ
ニュウム配線層などの導電層の断線を防止できる。
以下、本発明を図示の一実施例により具体的に説明す
る。
る。
第１図は、本発明実施例の半導体記憶装置の周辺回路
部の断面図である。なお、第３図の従来例に対応する部
分は同一の符号を記す。同図において、11は半導体基
板、13は周辺回路部、14はフィールド酸化膜、15は第１
層目ポリシリコン、16は第２層目ポリシリコン、19はア
ルミニュウム配線層、20,23は層間絶縁膜である。従来
の第４層目ポリシリコン18を形成した後、アルミニュウ
ムのコンタクトホール形成部分を含む領域の層間絶縁膜
20,21,22の一部または全部が除去されている。
部の断面図である。なお、第３図の従来例に対応する部
分は同一の符号を記す。同図において、11は半導体基
板、13は周辺回路部、14はフィールド酸化膜、15は第１
層目ポリシリコン、16は第２層目ポリシリコン、19はア
ルミニュウム配線層、20,23は層間絶縁膜である。従来
の第４層目ポリシリコン18を形成した後、アルミニュウ
ムのコンタクトホール形成部分を含む領域の層間絶縁膜
20,21,22の一部または全部が除去されている。
上記構成の半導体記憶装置では、第１図に示す如く、
コンタクトホールの深さ（d'）は、従来例の深さ（ｄ）
に比較して小さくなり、これにより段差が緩和され、ア
ルミニュウム配線層19の断線を防止することができる。
一方、第１層目ポリシリコン15と、第２層目ポリシリコ
ン16の絶縁膜は、第２層目ポリシリコン16がエッチング
マスクとして作用するため、減少することなく絶縁耐圧
の劣化が生じない。
コンタクトホールの深さ（d'）は、従来例の深さ（ｄ）
に比較して小さくなり、これにより段差が緩和され、ア
ルミニュウム配線層19の断線を防止することができる。
一方、第１層目ポリシリコン15と、第２層目ポリシリコ
ン16の絶縁膜は、第２層目ポリシリコン16がエッチング
マスクとして作用するため、減少することなく絶縁耐圧
の劣化が生じない。
次に、上記構成の半導体記憶装置の製造方法を説明す
る。
る。
第２図は本発明実施例の半導体記憶装置の製造工程途
中図である。なお、第１図及び従来例に対応する部分は
同一の符号を記す。
中図である。なお、第１図及び従来例に対応する部分は
同一の符号を記す。
まず、同図において、半導体基板11に通常の選択酸化
法により、素子分離用のフィールド酸化膜14を6000Å程
度の膜厚に成長した後、熱酸化法によりゲート酸化膜24
を200Å程度の膜厚に成長する。次に、ゲート電極及び
配線として、第１層目ポリシリコン15（ポリサイド：ポ
リシリコン＋タングステンシリサイド（WSi））を成長
しパターニングする。次に、この第１層目ポリシリコン
15をマスクとして、イオン注入法により、ひ素（As）イ
オンをドーズ量１×1015cm-2程度で注入し、ソース・ド
レイン領域25を形成する。その後、層間絶縁膜20として
気相成長法（CVD法）により酸化シリコン膜（SiO2膜）
を2000Å程度の膜厚に堆積し、コンタクトホールを形成
する。次に、CVD法により、第２層目ポリシリコン（ポ
リシリコンを1000Å＋WSiを2000Å）16を成長した後、
イオン注入法により、Asイオンをドーズ量１×1015cm-2
程度で注入して低抵抗化した後、パターン形成する。次
に、CVD法により、層間絶縁膜21としてSiO2膜を2000Å
程度の膜厚に堆積した後、コンタクトホールを形成す
る。次に、CVD法により、第３層目ポリシリコン17を200
0Å程度の膜厚に堆積した後、イオン注入法によりAsイ
オンをドーズ量１×1015cm-2程度で注入して低抵抗化
し、パターニングする。次に、熱酸化法により、前記第
３層目ポリシリコン17上に層間絶縁膜22としてSiO2膜を
100Å程度の膜厚に成長してから、CVD法により、第４層
目ポリシリコン18を2000Å程度の膜厚に成長する。次
に、熱拡散法により、第４層目ポリシリコン18にリン
（Ｐ）を導入し、低抵抗化した後、パターニングする。
第４層目ポリシリコン18は、本実施例の場合、セルアレ
イ全面を覆うため、この第４層目ポリシリコン18のパタ
ーン形成を行ったレジスト26をマスクとして、層間絶縁
膜20,21,22のエッチングを行う。このエッチングは、CH
4ガスとH2ガスまたはCHF3ガスによる反応性イオンエッ
チング（RIE）により行う。例えば、エッチング室内の
発光スペクトルの強度変化を、分光計、フォトマルチプ
ライヤーなどで検出することにより行う。これにより、
第１層目ポリシリコン15と第２層目ポリシリコン16の間
の層間絶縁膜20は、第２層目ポリシリコン16がマスクと
なり、エッチングされず、第１層目ポリシリコン15と第
２層目ポリシリコン16の間の層間絶縁膜20の耐圧が劣化
することはない。
法により、素子分離用のフィールド酸化膜14を6000Å程
度の膜厚に成長した後、熱酸化法によりゲート酸化膜24
を200Å程度の膜厚に成長する。次に、ゲート電極及び
配線として、第１層目ポリシリコン15（ポリサイド：ポ
リシリコン＋タングステンシリサイド（WSi））を成長
しパターニングする。次に、この第１層目ポリシリコン
15をマスクとして、イオン注入法により、ひ素（As）イ
オンをドーズ量１×1015cm-2程度で注入し、ソース・ド
レイン領域25を形成する。その後、層間絶縁膜20として
気相成長法（CVD法）により酸化シリコン膜（SiO2膜）
を2000Å程度の膜厚に堆積し、コンタクトホールを形成
する。次に、CVD法により、第２層目ポリシリコン（ポ
リシリコンを1000Å＋WSiを2000Å）16を成長した後、
イオン注入法により、Asイオンをドーズ量１×1015cm-2
程度で注入して低抵抗化した後、パターン形成する。次
に、CVD法により、層間絶縁膜21としてSiO2膜を2000Å
程度の膜厚に堆積した後、コンタクトホールを形成す
る。次に、CVD法により、第３層目ポリシリコン17を200
0Å程度の膜厚に堆積した後、イオン注入法によりAsイ
オンをドーズ量１×1015cm-2程度で注入して低抵抗化
し、パターニングする。次に、熱酸化法により、前記第
３層目ポリシリコン17上に層間絶縁膜22としてSiO2膜を
100Å程度の膜厚に成長してから、CVD法により、第４層
目ポリシリコン18を2000Å程度の膜厚に成長する。次
に、熱拡散法により、第４層目ポリシリコン18にリン
（Ｐ）を導入し、低抵抗化した後、パターニングする。
第４層目ポリシリコン18は、本実施例の場合、セルアレ
イ全面を覆うため、この第４層目ポリシリコン18のパタ
ーン形成を行ったレジスト26をマスクとして、層間絶縁
膜20,21,22のエッチングを行う。このエッチングは、CH
4ガスとH2ガスまたはCHF3ガスによる反応性イオンエッ
チング（RIE）により行う。例えば、エッチング室内の
発光スペクトルの強度変化を、分光計、フォトマルチプ
ライヤーなどで検出することにより行う。これにより、
第１層目ポリシリコン15と第２層目ポリシリコン16の間
の層間絶縁膜20は、第２層目ポリシリコン16がマスクと
なり、エッチングされず、第１層目ポリシリコン15と第
２層目ポリシリコン16の間の層間絶縁膜20の耐圧が劣化
することはない。
その後、従来例と同様に図示しない上層のPSG膜から
のリンの拡散を抑えるため、CVD法により、SiO2膜を500
Å程度の膜厚に堆積し、PSG膜を6000Å程度の膜厚に成
長する。そして、コンタクトホールを形成し、アルミニ
ュウム配線層をスパッター法により、１μｍ程度の膜厚
に堆積する。そして、アルミニュウム配線層をパターニ
ングして配線を行う。
のリンの拡散を抑えるため、CVD法により、SiO2膜を500
Å程度の膜厚に堆積し、PSG膜を6000Å程度の膜厚に成
長する。そして、コンタクトホールを形成し、アルミニ
ュウム配線層をスパッター法により、１μｍ程度の膜厚
に堆積する。そして、アルミニュウム配線層をパターニ
ングして配線を行う。
上記半導体記憶装置では、コンタクトホールの深さ
が、6500Å程度になるのに対して、従来例では10500Å
程度で、４割程度も減少するため、アルミニュウム配線
層の断線の防止に大いに役立ち、歩留りが向上する。
が、6500Å程度になるのに対して、従来例では10500Å
程度で、４割程度も減少するため、アルミニュウム配線
層の断線の防止に大いに役立ち、歩留りが向上する。
なお、本発明においては、半導体基板11上に形成した
第１層目〜第３層目ポリシリコン15,16,17などの複数の
導電層が形成され、この複数の導電層の間に層間絶縁膜
20,21,22などが形成される半導体装置に適用され、実施
例のDRAMセルに限定されない。
第１層目〜第３層目ポリシリコン15,16,17などの複数の
導電層が形成され、この複数の導電層の間に層間絶縁膜
20,21,22などが形成される半導体装置に適用され、実施
例のDRAMセルに限定されない。
以上説明した様に本発明によれば、半導体装置のコン
タクトホールの段差を減少することが可能になり、アル
ムニュウム配線層などの導電層の断線を防止し、高歩留
りを実現できる。
タクトホールの段差を減少することが可能になり、アル
ムニュウム配線層などの導電層の断線を防止し、高歩留
りを実現できる。
第１図は本発明実施例の半導体記憶装置の周辺回路部の
断面図、 第２図は本発明実施例の半導体記憶装置の製造工程途中
図、 第３図は本出願人が開発した半導体記憶装置のセル部と
周辺回路部の断面図、 第４図は第３図のセル部の平面図、 第５図は従来の半導体記憶装置のセル部の平面図、 第６図は第５図のA-A線断面図である。 図中、 11は半導体基板、12はセル部、13は周辺回路部、14はフ
ィールド酸化膜、15は第１層目ポリシリコン、16は第２
層目ポリシリコン、17は第３層目ポリシリコン、18は第
４層目ポリシリコン、19はアルミニュウム配線層、20,2
1,22,23は層間絶縁膜、24はゲート酸化膜、25はソース
・ドレイン領域、26はレジスト
断面図、 第２図は本発明実施例の半導体記憶装置の製造工程途中
図、 第３図は本出願人が開発した半導体記憶装置のセル部と
周辺回路部の断面図、 第４図は第３図のセル部の平面図、 第５図は従来の半導体記憶装置のセル部の平面図、 第６図は第５図のA-A線断面図である。 図中、 11は半導体基板、12はセル部、13は周辺回路部、14はフ
ィールド酸化膜、15は第１層目ポリシリコン、16は第２
層目ポリシリコン、17は第３層目ポリシリコン、18は第
４層目ポリシリコン、19はアルミニュウム配線層、20,2
1,22,23は層間絶縁膜、24はゲート酸化膜、25はソース
・ドレイン領域、26はレジスト
Claims (2)
- 【請求項１】半導体基板上に第１の導電体パターンと該
第１の導電体パターンを覆う第１の層間絶縁膜とを形成
する工程を１回または複数回繰り返す工程と、前記第１
の層間絶縁膜を含む前記半導体基板上に第２の導電体膜
を形成する工程と、前記第２の導電体膜上にマスクパタ
ーンを形成し、該マスクパターンを用いて第２の導電体
膜と、前記第１の層間絶縁膜の厚さ方向の一部または全
部をエッチングする工程と、第２の導電体パターンを覆
う第２の層間絶縁膜を成長する工程と、前記第２の絶縁
膜に前記第１の導電体パターンの一部を露出する開口を
設ける工程と、該開口を介して第１の導電体パターンに
接続する第３の導電体パターンを形成する工程と、を有
することを特徴とする半導体装置の製造方法。 - 【請求項２】前記第１の層間絶縁膜の厚さ方向の全部ま
たは一部をエッチングする際に、第１の導電体パターン
の側壁に第１の層間絶縁膜を残存させることを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209446A JP2631713B2 (ja) | 1988-08-25 | 1988-08-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209446A JP2631713B2 (ja) | 1988-08-25 | 1988-08-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258866A JPH0258866A (ja) | 1990-02-28 |
| JP2631713B2 true JP2631713B2 (ja) | 1997-07-16 |
Family
ID=16572998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209446A Expired - Fee Related JP2631713B2 (ja) | 1988-08-25 | 1988-08-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2631713B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824169B2 (ja) * | 1989-05-10 | 1996-03-06 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| GB2252667A (en) * | 1990-10-08 | 1992-08-12 | Gold Star Electronics | Contact in DRAM device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281750A (ja) * | 1985-10-07 | 1987-04-15 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6263948U (ja) * | 1985-10-11 | 1987-04-21 | ||
| JPH0789569B2 (ja) * | 1986-03-26 | 1995-09-27 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
-
1988
- 1988-08-25 JP JP63209446A patent/JP2631713B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258866A (ja) | 1990-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |