JPH0237749A - マスタースライス型半導体装置 - Google Patents
マスタースライス型半導体装置Info
- Publication number
- JPH0237749A JPH0237749A JP18873288A JP18873288A JPH0237749A JP H0237749 A JPH0237749 A JP H0237749A JP 18873288 A JP18873288 A JP 18873288A JP 18873288 A JP18873288 A JP 18873288A JP H0237749 A JPH0237749 A JP H0237749A
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- JP
- Japan
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- power source
- bus lines
- bus line
- source bus
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000001465 metallisation Methods 0.000 claims description 3
- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスタースライス型半導体装置に関し、特に
複数の異なる種類の電源バスラインを有するマスタース
ライス型半導体装置に関する。
複数の異なる種類の電源バスラインを有するマスタース
ライス型半導体装置に関する。
マスタースライス型の半導体装置、特にゲートアレイは
半導体基板上に回路構成上必要なトランジスタ、抵抗等
の素子を７レイ状に埋設し、それに所望の回路を形成す
る為の品種個別のメタライズパターン及び電源バスライ
ン等の品種間で共通のパターンを組み合わせる手法であ
って、この手法により少ない工数で半導体装置を設計、
Ｉｌ造する事ができる。しかして、最近では、同一チッ
プ内に異なる種類の回路を搭載し、使用条件や機能の上
でより高い融通性をもたせることが行なわれている。例
えばＣＭＯＳゲートアレイにおいても、デジタル回路と
アナログ回路を混在させたり、低電圧動作回路と高電圧
インターフェース回路を組み合わせたりして、より高い
機能と汎用性が追求されるようになつてきている。
半導体基板上に回路構成上必要なトランジスタ、抵抗等
の素子を７レイ状に埋設し、それに所望の回路を形成す
る為の品種個別のメタライズパターン及び電源バスライ
ン等の品種間で共通のパターンを組み合わせる手法であ
って、この手法により少ない工数で半導体装置を設計、
Ｉｌ造する事ができる。しかして、最近では、同一チッ
プ内に異なる種類の回路を搭載し、使用条件や機能の上
でより高い融通性をもたせることが行なわれている。例
えばＣＭＯＳゲートアレイにおいても、デジタル回路と
アナログ回路を混在させたり、低電圧動作回路と高電圧
インターフェース回路を組み合わせたりして、より高い
機能と汎用性が追求されるようになつてきている。
上述した従来のゲートアレイで、同一チップ上に異なる
種類の回路を搭載する場合、回路間の給電電位の違いや
電源ノイズの回り込みを防止するために、複数の電源バ
スラインが必要となってくる。ゲートアレイとしての品
種設計の自由度の上からチップ内の任意の場所に所望の
回路が配置できるようにするべき点を考慮すること、こ
れら複数のバスラインはチップ内で同等に配置しなけれ
ばならない。しかしながら各種類の回路がチップ全体に
占める割合が品種毎に異なるため、各バスラインの電源
容量は、対応する回路がチップ全体で使用された場合を
想定してマージンをとらねばならず、バスライン自身の
チップ上の占有面積もかなり大きくなる。またその複数
バスラインと回路ブロックとの接続点が回路種類により
異なるため、回路内の電源配線の引き回しが繁雑になり
、ゲートアレイの設計上も障害となる。
種類の回路を搭載する場合、回路間の給電電位の違いや
電源ノイズの回り込みを防止するために、複数の電源バ
スラインが必要となってくる。ゲートアレイとしての品
種設計の自由度の上からチップ内の任意の場所に所望の
回路が配置できるようにするべき点を考慮すること、こ
れら複数のバスラインはチップ内で同等に配置しなけれ
ばならない。しかしながら各種類の回路がチップ全体に
占める割合が品種毎に異なるため、各バスラインの電源
容量は、対応する回路がチップ全体で使用された場合を
想定してマージンをとらねばならず、バスライン自身の
チップ上の占有面積もかなり大きくなる。またその複数
バスラインと回路ブロックとの接続点が回路種類により
異なるため、回路内の電源配線の引き回しが繁雑になり
、ゲートアレイの設計上も障害となる。
〔課題を解決するための手段〕
本発明のマスタースライス型半導体装置は、複数の異な
る種類の電源バスラインと前記複数の異なる種類の電源
バスラインのいずれかに接続することにより品種毎に特
定の種類の電源バスラインとなる可変電源バスラインと
を有し、前記複数の異なる種類の電源バスラインのいず
れかと前記可変電源バスラインとはこれらの電源バスラ
インとは異なる層に形成された接続パターンによって接
続された構成を有する。
る種類の電源バスラインと前記複数の異なる種類の電源
バスラインのいずれかに接続することにより品種毎に特
定の種類の電源バスラインとなる可変電源バスラインと
を有し、前記複数の異なる種類の電源バスラインのいず
れかと前記可変電源バスラインとはこれらの電源バスラ
インとは異なる層に形成された接続パターンによって接
続された構成を有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例の平面図である。
ゲートアレイチップ１０は内部セルアレイ領域１１とイ
ンターフェイスセルアレイ領域１２に大別され、インタ
ーフェイスセルアレイ上には異なる電位のｖ、、Ｄバス
ラインが２種類配置されている。これら高ｖ、）Ｄバス
ライン１３１と低ｖＤＤバスライン１３２の間に１３１
，１３２いずｈにも接続可能な電源バスライン（以下可
変ｖｆｌ、）バスライン）１３３が配置されている。本
実施例では１チツプ上で可変Ｖゆバスラインが４つに分
割され、チップ上の各辺ごとにＶカミ位が選択できるよ
うになっているが、必要に応じてさらに細分化も可能で
ある。
ンターフェイスセルアレイ領域１２に大別され、インタ
ーフェイスセルアレイ上には異なる電位のｖ、、Ｄバス
ラインが２種類配置されている。これら高ｖ、）Ｄバス
ライン１３１と低ｖＤＤバスライン１３２の間に１３１
，１３２いずｈにも接続可能な電源バスライン（以下可
変ｖｆｌ、）バスライン）１３３が配置されている。本
実施例では１チツプ上で可変Ｖゆバスラインが４つに分
割され、チップ上の各辺ごとにＶカミ位が選択できるよ
うになっているが、必要に応じてさらに細分化も可能で
ある。
第２図は第１図のチップのインターフェイスセルアレイ
部（一部分）に回路ブロック１２１を配置し、低ＶＤＤ
電源を供給した場合を示す。低ＶＤＤバスライン１３１
と可変ＶＤＤバスライン１３３はセルアレイ端部で接続
パターン１４およびスルーホール（図示なし）で結線さ
ｈている。
部（一部分）に回路ブロック１２１を配置し、低ＶＤＤ
電源を供給した場合を示す。低ＶＤＤバスライン１３１
と可変ＶＤＤバスライン１３３はセルアレイ端部で接続
パターン１４およびスルーホール（図示なし）で結線さ
ｈている。
可変ｖＤＤバスライン１３３と回路ブロック１２１はス
ルーホール１５により結線される。回路ブロックへの電
源供給は低ＶＤＤでも高Ｖａｔ＋でも可変Ｖゎ。
ルーホール１５により結線される。回路ブロックへの電
源供給は低ＶＤＤでも高Ｖａｔ＋でも可変Ｖゎ。
バスライン１３３を通じて・のみ行なわれるため、これ
により回路ブロック設計時にはスルーホールは可変ＶＤ
Ｄバスライン１３３上に設置するように配慮するだけで
済み、設計工数が大巾に削減できる。更に、この可変ｖ
ＤＤバスラインを採用しない場合、全ｖＩ）Ｄバスライ
ンに必要な配線幅は（高ＶＤＤバスライン幅十可変ｖＤ
ＤバスラインＩ） ＋ （低ｖｔ。
により回路ブロック設計時にはスルーホールは可変ＶＤ
Ｄバスライン１３３上に設置するように配慮するだけで
済み、設計工数が大巾に削減できる。更に、この可変ｖ
ＤＤバスラインを採用しない場合、全ｖＩ）Ｄバスライ
ンに必要な配線幅は（高ＶＤＤバスライン幅十可変ｖＤ
ＤバスラインＩ） ＋ （低ｖｔ。
バスライン幅＋可変ＶＤＤバスライン幅）であるとする
と、本発明により全ＶＤ！ｌバスラインの占有面積を（
可変ＶＤＤバスライン幅）だけ削減することができる。
と、本発明により全ＶＤ！ｌバスラインの占有面積を（
可変ＶＤＤバスライン幅）だけ削減することができる。
この実施例において、バスライン１３１〜１３３と接続
パターン１４とでいずれを下層配線層としてもよい。
パターン１４とでいずれを下層配線層としてもよい。
第３図は本発明の第２実施例のチップインターフェイス
部の一部分を示す。高ＶＤＤインターフェイス回路２２
０と低ＶＤＤインターフェイス回路２２１が隣接してお
り、可変ＶＤＤバスラインは各々別々に置かれている。
部の一部分を示す。高ＶＤＤインターフェイス回路２２
０と低ＶＤＤインターフェイス回路２２１が隣接してお
り、可変ＶＤＤバスラインは各々別々に置かれている。
各インターフェイス回路は出力回路部２２２と、入力回
路部２２３に分かれており、各入力回路部と電源バスラ
インの接続はスルーホール１５１，１５２で行なわれ、
また各出力回路部と電源バスラインとはスルーホール１
５３，１５４で接続される。そして、２つの可変ｖＤＤ
バスライン２３３の一方は接続パターン１４１およびス
ルーホール（図示なし）によって高■ＤＤバスライン２
３１に接続され、可変ｖ１）Ｉ）ハスライン２３３の他
方は接続パターン１４２およびスルーホール（図示なし
）によって低ｖＤＤバスライン２３２に接続されている
。このように可変ＶＤゎバスラインを接続するようにす
れば入力回路部は可変バスライン２３３からのみＶＤＤ
供給をうければ出力部と同電位となり、低ｖ０と高ＶＤ
Ｄとで入力回路のメタライズパターン形状が統一でき、
設計工数を削減することができる。
路部２２３に分かれており、各入力回路部と電源バスラ
インの接続はスルーホール１５１，１５２で行なわれ、
また各出力回路部と電源バスラインとはスルーホール１
５３，１５４で接続される。そして、２つの可変ｖＤＤ
バスライン２３３の一方は接続パターン１４１およびス
ルーホール（図示なし）によって高■ＤＤバスライン２
３１に接続され、可変ｖ１）Ｉ）ハスライン２３３の他
方は接続パターン１４２およびスルーホール（図示なし
）によって低ｖＤＤバスライン２３２に接続されている
。このように可変ＶＤゎバスラインを接続するようにす
れば入力回路部は可変バスライン２３３からのみＶＤＤ
供給をうければ出力部と同電位となり、低ｖ０と高ＶＤ
Ｄとで入力回路のメタライズパターン形状が統一でき、
設計工数を削減することができる。
この実施例においても、バスライン２３１〜２３３と接
続パターン１４１，１４２のうちいずれを下層配線とす
ることもできる。
続パターン１４１，１４２のうちいずれを下層配線とす
ることもできる。
以上説明したように、本発明は、異種の電源バスライン
を有するマスタースライス型半導体装置において、チッ
プの品種に応じていずれかの電源バスラインに接続する
ことによって特定の電源バスラインとすることのできる
可変電源バスラインを設けることにより、下記の効果を
奏することができる。
を有するマスタースライス型半導体装置において、チッ
プの品種に応じていずれかの電源バスラインに接続する
ことによって特定の電源バスラインとすることのできる
可変電源バスラインを設けることにより、下記の効果を
奏することができる。
（１）冗長なバスラインを廃することができるので、チ
ップにおける電源バスラインの占有面積を軽減できる。
ップにおける電源バスラインの占有面積を軽減できる。
（２）チップの品種に応じて異なる電源バスラインに接
続される回路ブロックに対して、設計時には回路ブロッ
クとバスラインとの接続は可変電源バスラインとの接続
のみを考慮すればよいので、電源の引きまわしの繁雑さ
を軽減することができ、設計の工数を削減することがで
きる。
続される回路ブロックに対して、設計時には回路ブロッ
クとバスラインとの接続は可変電源バスラインとの接続
のみを考慮すればよいので、電源の引きまわしの繁雑さ
を軽減することができ、設計の工数を削減することがで
きる。
第１図、第２図は本発明の第１実施例の平面図、第３図
は本発明の第２実施例の平面図である。 １０・・・・・・ゲートアレイチップ、１１・・・・・
・内部セルアレイ領域、１２・・・・・・インターフェ
イスセルアレイ領域、１３１・・・・・・高ｖｔｌＤバ
スライン、１３２・・・・・・低ｖＤＤバスライン、１
３３・・・・・・可変ｖＤＤバスライン、１４，１４Ｌ
１４２・・・・・・接続パターン、１５．１５１〜１
５４・・・・・・スルーホール、１２１゜２２０．２２
１・・・・・・インターフェイス回路プロ、り。 代理人 弁理士 内 原 音 手２ 図 午／Ｉ２］ ＃ ： 妻ＦＳヒバターシ ｌｓ： スルーホール ／６ ：外匍１５ＪｚｔＵ用ハリド
は本発明の第２実施例の平面図である。 １０・・・・・・ゲートアレイチップ、１１・・・・・
・内部セルアレイ領域、１２・・・・・・インターフェ
イスセルアレイ領域、１３１・・・・・・高ｖｔｌＤバ
スライン、１３２・・・・・・低ｖＤＤバスライン、１
３３・・・・・・可変ｖＤＤバスライン、１４，１４Ｌ
１４２・・・・・・接続パターン、１５．１５１〜１
５４・・・・・・スルーホール、１２１゜２２０．２２
１・・・・・・インターフェイス回路プロ、り。 代理人 弁理士 内 原 音 手２ 図 午／Ｉ２］ ＃ ： 妻ＦＳヒバターシ ｌｓ： スルーホール ／６ ：外匍１５ＪｚｔＵ用ハリド
Claims (1)
- 複数の品種間で共通のパタン形状をもつトランジスタア
レイ及び電源バスラインと、所望の回路機能に応じた品
種毎で個別形状のメタライズパターンとを有するマスタ
ースライス型半導体装置において、前記共通のパターン
形状をもつ電源バスランは同一の配線層に形成された複
数の異なる種類の電源バスラインと前記異なる種類のバ
スラインのいずれかに接続することで品種毎に固有の種
類の電源バスラインとなる可変電源バスラインとによっ
て構成され、かつ、前記可変電源バスラインは前記異な
る種類の電源バスラインのいずれかとこれら電源バスラ
インとは異なる配線層に形成された接続パターンによっ
て接続されていることを特徴とするマスタースライス型
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188732A JP2508205B2 (ja) | 1988-07-27 | 1988-07-27 | マスタ―スライス型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188732A JP2508205B2 (ja) | 1988-07-27 | 1988-07-27 | マスタ―スライス型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0237749A true JPH0237749A (ja) | 1990-02-07 |
| JP2508205B2 JP2508205B2 (ja) | 1996-06-19 |
Family
ID=16228806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63188732A Expired - Fee Related JP2508205B2 (ja) | 1988-07-27 | 1988-07-27 | マスタ―スライス型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508205B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131875A (ja) * | 1982-01-30 | 1983-08-05 | Sony Corp | テレビジョン信号伝送装置 |
| JPH06140607A (ja) * | 1992-10-28 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5404035A (en) * | 1992-06-11 | 1995-04-04 | Mitsubishi Denki Kabushiki Kaisha | Multi-voltage-level master-slice integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329545A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-07-27 JP JP63188732A patent/JP2508205B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329545A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131875A (ja) * | 1982-01-30 | 1983-08-05 | Sony Corp | テレビジョン信号伝送装置 |
| JPH057917B2 (ja) * | 1982-01-30 | 1993-01-29 | Sony Corp | |
| US5404035A (en) * | 1992-06-11 | 1995-04-04 | Mitsubishi Denki Kabushiki Kaisha | Multi-voltage-level master-slice integrated circuit |
| JPH06140607A (ja) * | 1992-10-28 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5434436A (en) * | 1992-10-28 | 1995-07-18 | Mitsubishi Denki Kabushiki Kaisha | Master-slice type semiconductor integrated circuit device having multi-power supply voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2508205B2 (ja) | 1996-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |