JP2555774B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路に関するものである。

〔従来の技術〕

第５図は従来の周辺セルの構成を示す平面図である。
この周辺セルは図において周辺セル上に１ケ所配置され
たパッド（１）と、（2a），（2b）に示したV_SS配線及
びV_DD配線と、点線で囲んである周辺セル論理回路領域
（３）と、パッド（１）と周辺セル論理回路領域（３）
を接続する配線（４）と、周辺セル論理回路領域（３）
と内部論理回路とを接続する為の配線引き出し口（５）
（以降周辺セル上入出力信号端子と呼ぶ）とで構成され
ていた。

次に従来の周辺セルと、その周辺セルを用いて内部論
理回路と配置配線を行った例を第５図および第６図を用
いて説明する。

第６図において、（６）は半導体チップで、この半導
体チップ（６）上に内部論理回路（７）と、第５図の周
辺セルを隣接するように並べられた周辺セル列（8a），
（8b）が配置されており、内部論理回路（７）と周辺セ
ル列（8a），（8b）上の各々の周辺セル上に配置されて
いる周辺セル上入出力信号端子（５）が配線（９）にて
接続されている。

又、第５図に示す（2a），（2b）のV_DD配線及びV_SS配
線は、第６図に示す様に隣接した周辺セルと等価の位置
で接続されており、更に横方向の周辺セル列（8a）と縦
方向の周辺セル列（8b）も配線（10a），（10b）によっ
て接続されている。

〔発明が解決しようとする課題〕

従来の周辺セルの問題点を第７図を用いて説明する。

第７図は前述の第６図中の周辺セル列（8a），（8b）
中の隣接する２つの周辺セルを抜き出し拡大した平面図
である。図において（12），（13）はパッド（１）の縦
方向及び横方向の寸法を表わし、それぞれa,bとする。
（14）は隣接する周辺セル上の各パッドの中心から中心
までの寸法を表わし、ｃとする。この寸法ｃはアセンブ
リのワイヤボンディング時の制約を受け、ワイヤボンデ
ィングが可能となる寸法に設定されている。（17）は、
寸法ｃを満足する為設けられたパッド（１）の片端から
周辺セルの端までの寸法であり、これをｄとすると、 ｄ＝（ｃ−ｂ）/2 ……（１） 上記（１）式に示す様な寸法が必要となる。

この周辺セルを用いて配置配線を行なう際、第７図中
の（16）に示すセル幅でチップサイズが決まってしまう
場合、上記寸法ｄが大きくチップサイズに影響を与える
という問題点があった。

この発明は上記のような問題点を解消するためになさ
れたもので、１パッド当たりの周辺セル幅を小さくする
ことを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体集積回路は、第一の電源配線、
第二の電源配線、これらの電源配線間領域および電源配
線領域に位置する周辺セル論理回路領域、前記第一およ
び第二の電源配線に対して互いに相対しかつ対角に配置
された一対のワイヤボンディング用パッド、により構成
された周辺セルを特徴とするものである。

〔作用〕

この発明における周辺セルは、１周辺セルにパッドを
２ケ所、互いに千鳥状に配置することにより、アセンブ
リ時のワイヤボンディングによる隣接する周辺セル上の
パッド間隔の制約を回避でき、またパッドと周辺セル端
の間の領域を配線および論理回路領域として使用するこ
とにより、１パッド当たりの周辺セル幅を小さくするこ
とができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例である半導体集積回路の
周辺セルの構成を示す平面図で、第１図において、（1
a），（1b）は周辺セル上にて対角に配置された一対の
ワイヤボンディング用パッドで、斜線で示してある（2
a），（2b）はV_SS配線及びV_DD配線であり、点線で囲ん
である（３）は、周辺セル論理回路領域である。V_SS配
線（2a）及びV_DD配線（2b）は周辺セル論理回路領域
（３）を周辺セル内に広く形成できる様にする為、第１
図の斜線の様な形状をしている。又、（4a），（4b）は
パッド（1a），（1b）と周辺セル論理回路（３）とを接
続する配線、（5a），（5b）は、周辺セル論理回路領域
（３）と内部論理回路とを接続する為の周辺セル上入出
力信号端子で、周辺セル上の内部論理回路側の一辺に配
置されている。そして、パッド（1a），（1b）と周辺セ
ル上入出力信号端子（5a），（5b）とは周辺セル論理回
路領域（３）を介して、各々入力又は出力信号は伝達さ
れる。

次に本発明の周辺セルと、この周辺セルを用いて内部
回路と配置配線を行った例を第１図，第２図を用いて説
明する。

第２図において、（６）は半導体チップで、この半導
体チップ（６）上に、内部論理回路（７）と第１図の周
辺セルを隣接するように並べられた周辺セル列（8a），
（8b）が配置されており、内部論理回路（７）と周辺セ
ル列（8a），（8b）上の周辺セルとの接続は、第１図に
示されている２ケ所に配置された周辺セル上入出力端子
（5a），（5b）と配線（９）により接続されている。

又、第１図に示すV_DD及びV_SS配線（2a），（2b）は第
２図に示す様に、隣接した周辺セルと等価の位置で接続
されており、更に横方向の周辺セル列（8a）と縦方向の
周辺セル列（8b）も、配線（10a），（10b）によって接
続されている。したがってこのように配置した周辺セル
列においては、パッド（1a）およびパッド（1b）は、V
_SS配線（2a）およびV_DD配線（2b）および周辺セル論理
回路領域（３）により隔てられているためワイヤボンデ
ィングの制約を受けず、従来の周辺セル列に比べてセル
列の長さを小さくすることができる。

なお、上記実施例の周辺セルにおいて対角に配置され
た一対のワイヤボンディング用パッドは、互いに周辺セ
ル高方向に対して重ならない様に配置されていたが、周
辺セル論理回路領域（３）が縮小可能な場合、第３図に
示す様に対角に配置された一対のワイヤボンディング用
パッド（1a），（1b）を、周辺セル高（15）方向で重な
る様に配置すれば更に周辺セル幅（16）は従来のセル二
つ分よりも小さくなり、隣接し、かつ配線（10a），（1
0b）に対して同じ側に配置されたパッド間のアセンブリ
におけるワイヤボンディングの制約が許す限り重なる度
合いを大きくしてもよい。

又、第４図に示す様に１周辺セルに複数のパッド（1
a）〜（1d）を隣接するパッドに対して千鳥状に配置さ
せても同様の効果を奏する。

〔発明の効果〕

以上の様にこの発明によれば、第一の電源配線、第二
の電源配線、これらの電源配線間領域および電源配線領
域に位置する周辺セル論理回路領域、前記電源配線に対
して互いに相対しかつ対角に配置された一対のワイヤボ
ンディング用パッド、により構成された周辺セルである
ため、周辺セル幅は従来の周辺セル２つ分のセル幅より
小さくでき、半導体チップサイズが周辺セル幅で決まっ
てしまう場合、従来の周辺セルを用いるより小さなチッ
プサイズを得られるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例である周辺セルの平面図、
第２図は周辺セルを用いて内部回路と配置配線を行なっ
た場合の半導体集積回路の平面図、第３図，第４図はこ
の発明の他の実施例を示す周辺セルの平面図、第５図は
従来の周辺セルの平面図、第６図は第５図の周辺セルを
用いて内部回路と配置配線を行った場合の半導体集積回
路の平面図、第７図は従来の周辺セルで隣接する周辺セ
ルの各種寸法説明図である。 図において（１），（1a）〜（1d）は周辺セル上のパッ
ド、（2a），（2b）はV_SS配線およびV_DD配線、（３）は
周辺セル上の論理回路領域、（４），（4a）〜（4d）は
パッドと周辺セル論理回路を接続する配線、（5,），
（5a）〜（5d）は周辺セル上入出力信号端子、（６）は
半導体チップ、（７）は内部論理回路、（8a），（8b）
は周辺セル列、（９）は周辺セルと内部回路とを接続す
る配線、（10a），（10b）は横及び縦の周辺セル列のV
_SS及びV_DD配線を接続する配線である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】第一の電源配線、第二の電源配線、これら
   の電源配線間領域および電源配線領域に位置する周辺セ
   ル論理回路領域、前記電源配線に対して互いに相対しか
   つ対角に配置された一対のワイヤボンディング用パッ
   ド、により構成された周辺セルを有することを特徴とす
   る半導体集積回路。
2. 【請求項２】第一の電源配線、第二の電源配線、これら
   の電源配線間領域および電源配線領域に位置する周辺セ
   ル論理回路領域、前記電源配線に対して互いに相対しか
   つ対角に配置された一対のワイヤボンディング用パッ
   ド、により構成された周辺セルを複数個隣接させ、パッ
   ドを千鳥状に配置させた周辺セル列を有することを特徴
   とする半導体集積回路。