JPH0778704B2 - デ−タ入力回路 - Google Patents
デ−タ入力回路Info
- Publication number
- JPH0778704B2 JPH0778704B2 JP62047483A JP4748387A JPH0778704B2 JP H0778704 B2 JPH0778704 B2 JP H0778704B2 JP 62047483 A JP62047483 A JP 62047483A JP 4748387 A JP4748387 A JP 4748387A JP H0778704 B2 JPH0778704 B2 JP H0778704B2
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- Japan
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ入力回路に関し、特に時分割に多重化
されたパラレル入力信号を取り扱うCPU前段に位置する
データ入力回路に関する。
されたパラレル入力信号を取り扱うCPU前段に位置する
データ入力回路に関する。
従来、CPUにデータを入力する場合、第４図に示すよう
な構成によってこれを行うものである。
な構成によってこれを行うものである。
第４図において、CPU32前段に位置する入力回路31に
は、入力パラレル信号S10が入力信号として与えられ
る。この入力回路31には、CPU32から取り込み制御信号S
33が供給されるようになっている。CPU32から出力され
るこの取り込み制御信号S33は、入力回路31より信号を
取り込むための制御信号であり、入力回路31は、これに
基づいて出力パラレル信号S7をCPU32へ出力する。
は、入力パラレル信号S10が入力信号として与えられ
る。この入力回路31には、CPU32から取り込み制御信号S
33が供給されるようになっている。CPU32から出力され
るこの取り込み制御信号S33は、入力回路31より信号を
取り込むための制御信号であり、入力回路31は、これに
基づいて出力パラレル信号S7をCPU32へ出力する。
このように、従来、CPU32前段に置かれる入力回路31
は、CPU32より出力される入力信号を取り込むための制
御信号S33を基に入力信号をCPUに送出していた。
は、CPU32より出力される入力信号を取り込むための制
御信号S33を基に入力信号をCPUに送出していた。
しかし、上述した従来技術では、たとえ入力信号が一定
した状態が継続していても入力信号を定期的にCPU32へ
取り込ます必要があり、また、その取り込まれた信号に
含まれる不確定性チャタリング現象を排除する過程もCP
U32で実行しなけらばならず、CPU32における入力処理に
おける負荷が大きいという欠点を有する。
した状態が継続していても入力信号を定期的にCPU32へ
取り込ます必要があり、また、その取り込まれた信号に
含まれる不確定性チャタリング現象を排除する過程もCP
U32で実行しなけらばならず、CPU32における入力処理に
おける負荷が大きいという欠点を有する。
すなわち、例えば、第２図（イ）及び（ロ）における時
刻t1,t5,t6,t7,t8,t9,t10に変化点をもつ信号S100と時
刻t3に変化点をもつ信号S101の２つのパラレル信号を入
力信号とした場合において、従来技術による方法の問題
点を説明すれば、従来技術においては、時刻t1,t5,t6,t
7,t8,t9,t10の変化点をもつ入力信号S100,及び時刻t3の
変化点をもつ入力信号S101の変化点の時刻だけに限ら
ず、常に定期的に取り込まなければならず、また、取り
込んだ入力信号S100に含まれるt5,t6,t7,t8,t9,t10のチ
ャタリング現象をCPU32において排除する。上述の如
く、入力信号処理過程がCPU32へ負荷され、特に、入力
信号S100,S101が多チャンネルの情報が含まれる多重信
号である場合、CPU32への負荷は著しいものとなる。
刻t1,t5,t6,t7,t8,t9,t10に変化点をもつ信号S100と時
刻t3に変化点をもつ信号S101の２つのパラレル信号を入
力信号とした場合において、従来技術による方法の問題
点を説明すれば、従来技術においては、時刻t1,t5,t6,t
7,t8,t9,t10の変化点をもつ入力信号S100,及び時刻t3の
変化点をもつ入力信号S101の変化点の時刻だけに限ら
ず、常に定期的に取り込まなければならず、また、取り
込んだ入力信号S100に含まれるt5,t6,t7,t8,t9,t10のチ
ャタリング現象をCPU32において排除する。上述の如
く、入力信号処理過程がCPU32へ負荷され、特に、入力
信号S100,S101が多チャンネルの情報が含まれる多重信
号である場合、CPU32への負荷は著しいものとなる。
本発明の目的は、CPUの負荷を低減し得るデータ入力回
路を提供することにある。
路を提供することにある。
上記目的を達成するために、本発明は、第１の記憶回
路、第２の記憶回路、及び、比較回路に提供される入力
パラレル信号と、対象となる入力パラレル信号を入力信
号としタイマー回路が指定する期間入力内容を保持し比
較回路に出力する第１の記憶回路と、第１の記憶回路の
出力と入力パラレル信号を比較し変化点検出回路と比較
判断回路に出力する比較回路と、比較回路の出力信号中
の変化点を検出し変化点の情報をタイマー回路に出力す
る変化点検出回路と、変化点検出回路が検出した変化時
点からある時間長を設定し出力するタイマー回路と、タ
イマー回路と比較回路の出力を比較判断し第２の記憶回
路に出力する比較判断回路と、比較判断回路の出力であ
る書き込み更新のための制御信号を基に入力パラレル信
号を予め定められた期間保持しCPUに出力パラレル信号
を出力する第２の記憶回路とを設けたものである。
路、第２の記憶回路、及び、比較回路に提供される入力
パラレル信号と、対象となる入力パラレル信号を入力信
号としタイマー回路が指定する期間入力内容を保持し比
較回路に出力する第１の記憶回路と、第１の記憶回路の
出力と入力パラレル信号を比較し変化点検出回路と比較
判断回路に出力する比較回路と、比較回路の出力信号中
の変化点を検出し変化点の情報をタイマー回路に出力す
る変化点検出回路と、変化点検出回路が検出した変化時
点からある時間長を設定し出力するタイマー回路と、タ
イマー回路と比較回路の出力を比較判断し第２の記憶回
路に出力する比較判断回路と、比較判断回路の出力であ
る書き込み更新のための制御信号を基に入力パラレル信
号を予め定められた期間保持しCPUに出力パラレル信号
を出力する第２の記憶回路とを設けたものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す構成図である。
本実施例回路は、第１及び第２の記憶回路1,6と、比較
回路２と、変化点検出回路３と、タイマー回路４と、比
較判断回路５を備えており、このデータ入力回路は、パ
ラレル入力信号を取り扱うCPU前段に設けられている。
回路２と、変化点検出回路３と、タイマー回路４と、比
較判断回路５を備えており、このデータ入力回路は、パ
ラレル入力信号を取り扱うCPU前段に設けられている。
入力パラレル信号S10は、第１の記憶回路１、第２の記
憶回路６及び比較回路２に供給される。
憶回路６及び比較回路２に供給される。
第１の記憶回路１は、対象となるパラレル入力信号を入
力信号とし、タイマー回路４が指定する期間、入力内容
を保持し、出力する記憶回路で、その出力は比較回路２
に加えられる。
力信号とし、タイマー回路４が指定する期間、入力内容
を保持し、出力する記憶回路で、その出力は比較回路２
に加えられる。
比較回路２は第１の記憶回路１の出力とパラレル入力信
号を比較する回路であり、この比較回路２の出力信号S2
02は、変化点検出回路３と比較判断回路５に与えられ
る。
号を比較する回路であり、この比較回路２の出力信号S2
02は、変化点検出回路３と比較判断回路５に与えられ
る。
変化点検出回路３は、比較回路２の出力信号S202中の変
化点を検出する検出回路で、この変化点検出回路３から
の変化点情報がタイマー回路４に供給され、タイマー回
路４は変化点検出回路３が検出した変化時点から或る時
間長を設定し、出力する。例えば、タイマー回路４は、
その入力が第２図（ハ）に示すようなタイマー回路入力
信号例S102の場合、第２図（ニ）に示すようなタイマー
出力信号S103を送出する。
化点を検出する検出回路で、この変化点検出回路３から
の変化点情報がタイマー回路４に供給され、タイマー回
路４は変化点検出回路３が検出した変化時点から或る時
間長を設定し、出力する。例えば、タイマー回路４は、
その入力が第２図（ハ）に示すようなタイマー回路入力
信号例S102の場合、第２図（ニ）に示すようなタイマー
出力信号S103を送出する。
比較判断回路５はタイマー回路４と比較回路２の出力を
比較判断する回路で、その出力信号S204が第２の記憶回
路６に与えられるようになっている。
比較判断する回路で、その出力信号S204が第２の記憶回
路６に与えられるようになっている。
この第２の記憶回路６は比較判断回路５の出力である書
き込み更新のための制御信号を基にパラレル入力信号を
予め定められた期間保持する記憶回路であって、CPUへ
はこの第２の記憶回路６から出力パラレル信号S7が入力
される。
き込み更新のための制御信号を基にパラレル入力信号を
予め定められた期間保持する記憶回路であって、CPUへ
はこの第２の記憶回路６から出力パラレル信号S7が入力
される。
このように、パラレル入力信号を取り扱うCPU前段に位
置する入力回路において、パラレル入力信号を入力信号
とし、タイマー回路４が指定する期間入力内容を保持し
出力する第１の記憶回路１と、この第１の記憶回路１の
出力とパラレル入力信号を比較する比較回路２と、その
比較結果の変化点を検出する変化点検出回路３と、変化
時点から或る時間を設定するタイマー回路４と、このタ
イマー回路４の出力と比較回路２の出力とを比較判断す
る比較判断回路５と、この比較判断回路５からの書き込
み更新のための制御信号を基にパラレル入力信号を予め
定められた期間保持する第２の記憶回路６を有する。
置する入力回路において、パラレル入力信号を入力信号
とし、タイマー回路４が指定する期間入力内容を保持し
出力する第１の記憶回路１と、この第１の記憶回路１の
出力とパラレル入力信号を比較する比較回路２と、その
比較結果の変化点を検出する変化点検出回路３と、変化
時点から或る時間を設定するタイマー回路４と、このタ
イマー回路４の出力と比較回路２の出力とを比較判断す
る比較判断回路５と、この比較判断回路５からの書き込
み更新のための制御信号を基にパラレル入力信号を予め
定められた期間保持する第２の記憶回路６を有する。
更に、第３図をも参照してこのデータ入力回路による処
理を具体的に説明する。
理を具体的に説明する。
第３図において、（イ）、（ロ）はデータ入力回路の入
力信号S10（S100,S101）、（ハ）は入力信号S100に対す
る第１の記憶回路１の出力信号S210、（ニ）は入力信号
S101に対する第１の記憶回路１の出力信号S211、（ホ）
は比較回路２の出力信号S202をそれぞれ示す。また、第
３図（ヘ）はタイマー回路４の出力信号S203、（ト）は
比較判断回路５の出力信号S204、（チ）、（リ）は第２
の記憶回路６の出力信号S205,S206を示している。
力信号S10（S100,S101）、（ハ）は入力信号S100に対す
る第１の記憶回路１の出力信号S210、（ニ）は入力信号
S101に対する第１の記憶回路１の出力信号S211、（ホ）
は比較回路２の出力信号S202をそれぞれ示す。また、第
３図（ヘ）はタイマー回路４の出力信号S203、（ト）は
比較判断回路５の出力信号S204、（チ）、（リ）は第２
の記憶回路６の出力信号S205,S206を示している。
さて、入力されるパラレル信号を、従来技術の説明で取
り上げた入力信号と同様に信号S100,S101とし、またデ
ータ入力回路の構成回路の１つであるタイマー回路４の
指定する入力内容保持時間を時間t0とすると、第３図
（イ）、（ロ）の入力信号S100,S101は、タイマー回路
４が指定する保持時間t0だけ第１の記憶回路１で保持さ
れ、その出力信号はそれぞれ第３図（ハ）、（ニ）に示
す信号S210,S211となる。入力信号S100の変化点t1はt0
時間だけ遅延され、時刻t2へ移され、入力信号S101の変
化点t3も同様にt0だけ遅延され時刻t4へ移される。な
お、信号S210にチャタリング現象が排除される過程は後
述する。比較回路２は入力信号S100,S101と第１の記憶
回路１の出力信号S210,S211を比較し信号S202を出力す
る（第３図（ホ））。本例では入力信号S100と出力信号
S210とを比較し、及び入力信号S101と出力信号S211とを
比較し、いずれか一方において一致した場合にのみ１を
出力している。次に、変化点検出回路３は、比較回路２
の比較結果における変化点を検出する。この検出結果が
図中矢印で示されるa,b,c,d,e,f,g,h,i,jである。タイ
マー回路４では、これら変化点ごとに時間t0の時間測定
が開始される。したがって、変化点ａの時間測定結果Ａ
及び変化点ｃによる時間測定結果Ｃ、変化点ｊによる時
間測定結果Ｊが得られ（第３図（ヘ））、たとえば変化
点ｂによる結果はt0の期間に変化点ｃが生じるため、変
化点ｃからの時間測定結果として得られる。変化点d,e,
f,g,h,iについても同様で、これらの変化は信号S204中
には現れなくなる。
り上げた入力信号と同様に信号S100,S101とし、またデ
ータ入力回路の構成回路の１つであるタイマー回路４の
指定する入力内容保持時間を時間t0とすると、第３図
（イ）、（ロ）の入力信号S100,S101は、タイマー回路
４が指定する保持時間t0だけ第１の記憶回路１で保持さ
れ、その出力信号はそれぞれ第３図（ハ）、（ニ）に示
す信号S210,S211となる。入力信号S100の変化点t1はt0
時間だけ遅延され、時刻t2へ移され、入力信号S101の変
化点t3も同様にt0だけ遅延され時刻t4へ移される。な
お、信号S210にチャタリング現象が排除される過程は後
述する。比較回路２は入力信号S100,S101と第１の記憶
回路１の出力信号S210,S211を比較し信号S202を出力す
る（第３図（ホ））。本例では入力信号S100と出力信号
S210とを比較し、及び入力信号S101と出力信号S211とを
比較し、いずれか一方において一致した場合にのみ１を
出力している。次に、変化点検出回路３は、比較回路２
の比較結果における変化点を検出する。この検出結果が
図中矢印で示されるa,b,c,d,e,f,g,h,i,jである。タイ
マー回路４では、これら変化点ごとに時間t0の時間測定
が開始される。したがって、変化点ａの時間測定結果Ａ
及び変化点ｃによる時間測定結果Ｃ、変化点ｊによる時
間測定結果Ｊが得られ（第３図（ヘ））、たとえば変化
点ｂによる結果はt0の期間に変化点ｃが生じるため、変
化点ｃからの時間測定結果として得られる。変化点d,e,
f,g,h,iについても同様で、これらの変化は信号S204中
には現れなくなる。
このようにして、タイマー回路４からは、第３図（ヘ）
に示すような出力信号S203が出力される。タイマー回路
４で得られた信号S203の立ち下がり時刻k,l,mに、第１
の記憶回路１は入力信号の新規情報を記憶し、比較判断
回路５はタイマー回路４の結果と比較回路２の結果を比
較判断し、その結果として第３図（ト）に示す信号S204
が得られる。第２の記憶回路６では、信号S204の立ち上
がり時刻n,oで入力信号S100,S101を入力し、第３図
（チ）、（リ）に示す信号S205,S206として出力され
る。
に示すような出力信号S203が出力される。タイマー回路
４で得られた信号S203の立ち下がり時刻k,l,mに、第１
の記憶回路１は入力信号の新規情報を記憶し、比較判断
回路５はタイマー回路４の結果と比較回路２の結果を比
較判断し、その結果として第３図（ト）に示す信号S204
が得られる。第２の記憶回路６では、信号S204の立ち上
がり時刻n,oで入力信号S100,S101を入力し、第３図
（チ）、（リ）に示す信号S205,S206として出力され
る。
上述した如く、入力信号S100に含まれるチャタリング現
象はこのデータ入力回路により吸収され、CPUへは安定
した変化点情報を送出することが可能である。なお、入
力信号S10が多チャンネル情報を含む場合、第２の記憶
回路にFIFO（先入れ先出し記憶回路）を採用し、そのFI
FO入力としてチャンネルのアドレス信号を追加すること
が有効である。
象はこのデータ入力回路により吸収され、CPUへは安定
した変化点情報を送出することが可能である。なお、入
力信号S10が多チャンネル情報を含む場合、第２の記憶
回路にFIFO（先入れ先出し記憶回路）を採用し、そのFI
FO入力としてチャンネルのアドレス信号を追加すること
が有効である。
以上説明したように、本発明のデータ入力回路では、入
力信号の状態変化を検出し、その状態変化の不確定性チ
ャタリング現象を吸収する機能をも有することによりCP
Uにおける入力信号に対する従来技術で心配とされる上
記処理過程を排除し、CPUの負荷を低減する効果を有す
る。
力信号の状態変化を検出し、その状態変化の不確定性チ
ャタリング現象を吸収する機能をも有することによりCP
Uにおける入力信号に対する従来技術で心配とされる上
記処理過程を排除し、CPUの負荷を低減する効果を有す
る。
第１図は本発明の一実施例を示す構成図、 第２図は入力信号及びタイマー回路駆動時間の一例を示
すタイムチャート、 第３図は本実施例の説明に供する処理タイムチャートの
一例を示す図、 第４図は従来の入力回路を含むCPU入力段の構成を示す
図である。 １……第１の記憶回路 ２……比較回路 ３……変化点検出回路 ４……タイマー回路 ５……比較判断回路 ６……第２の記憶回路 31……入力回路 32……CPU S7……出力パラレル信号 S10……入力パラレル信号 S33……データ取り込み制御信号 S100,S101……入力信号 S102……タイマー回路入力信号例 S103……タイマー出力信号 S202……比較回路の出力信号 S203……タイマー回路の出力信号 S204……比較判断回路の出力信号 S205,S206……第２の記憶回路の出力信号 S210……入力信号S100に対する第１の記憶回路の出力信
号 S211……入力信号S101に対する第１の記憶回路の出力信
号 t0……タイマー保持時間 t1〜t10……信号の変化時刻 ａ〜ｊ……変化点検出回路の検出結果 ｋ〜ｍ……第１の記憶回路の新規情報書き込み時間 ｎ……本発明に従って得られる入力信号S100に対する出
力信号の立ち上がり時刻 ｏ……本発明に従って得られる入力信号S101に対する出
力信号の立ち上がり時刻
すタイムチャート、 第３図は本実施例の説明に供する処理タイムチャートの
一例を示す図、 第４図は従来の入力回路を含むCPU入力段の構成を示す
図である。 １……第１の記憶回路 ２……比較回路 ３……変化点検出回路 ４……タイマー回路 ５……比較判断回路 ６……第２の記憶回路 31……入力回路 32……CPU S7……出力パラレル信号 S10……入力パラレル信号 S33……データ取り込み制御信号 S100,S101……入力信号 S102……タイマー回路入力信号例 S103……タイマー出力信号 S202……比較回路の出力信号 S203……タイマー回路の出力信号 S204……比較判断回路の出力信号 S205,S206……第２の記憶回路の出力信号 S210……入力信号S100に対する第１の記憶回路の出力信
号 S211……入力信号S101に対する第１の記憶回路の出力信
号 t0……タイマー保持時間 t1〜t10……信号の変化時刻 ａ〜ｊ……変化点検出回路の検出結果 ｋ〜ｍ……第１の記憶回路の新規情報書き込み時間 ｎ……本発明に従って得られる入力信号S100に対する出
力信号の立ち上がり時刻 ｏ……本発明に従って得られる入力信号S101に対する出
力信号の立ち上がり時刻
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大友 法和 宮城県黒川郡大和町吉岡字雷神２番地 宮 城日本電気株式会社内 (56)参考文献 特開 昭57−161921（ＪＰ，Ａ) 特開 昭61−208527（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１の記憶回路、第２の記憶回路、及び、
比較回路に供給される入力パラレル信号と、対象となる
入力パラレル信号を入力信号としタイマー回路が指定す
る期間入力内容を保持し比較回路に出力する第１の記憶
回路と、第１の記憶回路の出力と入力パラレル信号を比
較し変化点検出回路と比較判断回路に出力する比較回路
と、比較回路の出力信号中の変化点を検出し変化点の情
報をタイマー回路に出力する変化点検出回路と、変化点
検出回路が検出した変化時点からある時間長を設定し出
力するタイマー回路と、タイマー回路と比較回路の出力
を比較判断し第２の記憶回路に出力する比較判断回路
と、比較判断回路の出力である書き込み更新のための制
御信号を基に入力パラレル信号を予め定められた期間保
持しCPUに出力パラレル信号を出力する第２の記憶回路
とからなることを特徴とするデータ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62047483A JPH0778704B2 (ja) | 1987-03-04 | 1987-03-04 | デ−タ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62047483A JPH0778704B2 (ja) | 1987-03-04 | 1987-03-04 | デ−タ入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63214818A JPS63214818A (ja) | 1988-09-07 |
| JPH0778704B2 true JPH0778704B2 (ja) | 1995-08-23 |
Family
ID=12776372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62047483A Expired - Lifetime JPH0778704B2 (ja) | 1987-03-04 | 1987-03-04 | デ−タ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778704B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57161921A (en) * | 1981-03-31 | 1982-10-05 | Fuji Electric Co Ltd | Signal processing system |
| JPS61208527A (ja) * | 1985-03-13 | 1986-09-16 | Tokyo Electric Co Ltd | 入力装置 |
-
1987
- 1987-03-04 JP JP62047483A patent/JPH0778704B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63214818A (ja) | 1988-09-07 |
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