JPS61208527A - 入力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はキーボード等の人によって操作されるスイッチ
機構を有した入力装置に係わり、特に雑音や操作時のチ
ャタリング現象に起因する誤動作を防止した入力装置に
関する。

［従来の技術〕 例えば電子タイプライタ−１電子キャッシュレジスタ、
パーソナルコンピュータ等に各種データを入力するため
の入力装置に使用されるキーボードにおいては、各キー
に対応す各スイッチ（接点）をマトリックス状に接続配
線している。そして、このマトリックス状に接続配線さ
れた例えば縦列の各入力端子から位相が互いに少しずつ
ずれたキー走査信号を入力し、マトリックス状に接続配
線された横列の各出力端子から出力される各キー信号（
スイッチ状態信号）を受信する。そして、ある任意のキ
ーがキー人力操作されると、そのキーの属する横列のキ
ー信号にそのキーの属する縦列のキー走査信号が現われ
る。したがって、このキーボードに接続されたＣＰＬＩ
等の制御部はキー人力操作されたキーを特定することが
可能である。

一般にこのようなキーボードを用いた入力装置において
は、人が指でキー操作するために、キーを押し始める瞬
間又はキーから指を離す瞬間においてこのキーに連動す
るスイッチ（接点）がチャタリング現象を生じやすい。

また、出力されるキー信号に高周波数の雑音（ノイズ）
が生じる場合が多い。これ等チャタリングや雑音に起因
するキー信号における周波数の高い変動を前記制御部は
正規にキー操作されたと判断する問題が生じる。

通常上述した問題を避けるために、キー信号に正規のキ
ー操作または上記チャタリング、雑音による変動が発生
すると、一旦この状態を記憶して一定の遅延時間経過後
に再びキー信号の状態を調べて、先に記憶した状態と一
致したときのみ正規のキー人力操作に起因する変動であ
ると判断する。

［発明が解決しようとする問題点］ しかしながら、上記のようにキー人力操作後一定の遅延
時間を経てから正規のキー信号であると判断する入力装
置にあってもまだ次のような問題があった。すなわち、
上記遅延時間は、予想されるチャタリングおよび雑音の
最大周期よりも長く設定する必要があるために、相当長
い値に設定されている。また、ＣＰＵ等の制胛部は一定
の遅延時間経過した後のキー信号と一致・不一致の判断
をする必要がある。したがって、制御部がキー人力操作
されてから正規のキー信号であると判断するまでの時間
遅れがさらに大きくなる。

このように時間遅れが増大すると、例えば外部からの割
込み処理禁止期間中にキー人力操作を実施する場合等に
おいては、上記割込み処理の実行を長時間時たすことに
なり全体の処理能率が低下する問題が生じる。

また、一般に電子タイプライタ−のキーボードのキーの
なかにはスペースキーや下線キー等のように連続繰返し
キー人力操作される確率の高いキーがある。このような
場合、制ｗＪ部の判断が繰返しキー人力操作の速度に追
付かない場合が生じる懸念がある。

本発明はこのような事情に基づいてなされたものであり
、その目的とするところは、一定周期間隔の割込信号に
同期してチャタリング、雑音除去のデータ処理を実行す
ることによって、スイッチ入力操作後から正規のスイッ
チ操作信号出力までの時間を短縮でき、この装置に接続
されたｔｉＩＪＩｍ装置を含むシステム全体の処理能率
を向上できる入力装置を提供することにある。

［問題点を解決するための手段］ 本発明の入力装置においては、タイマ回路から出力され
る一定周期間隔の割込信号ＴＭに同期してスイッチ機構
から出力されるスイッチ操作状態に対応するスイッチ状
態信号をデータとして読取るデータ読取手段と、このデ
ータ読取手段にて割込信号ＴＭにおける一つ前の周期に
読取られた前回のデータＫＳを記憶する前回読取データ
メモリと、前回データＫＳをデータ処理して得られた前
回の処理データＤを記憶する前回処理データメモリとを
設けている。そして、データ読取手段にて今回読取られ
た今回データＣと前回読取データメモリに記憶された前
回データＫＳとの論理積Ａおよび論理和Ｒを求め、さら
にこの論理積Ａと前回処理データＤとの論理和を求め、
この求められた論理和と上記論理和Ｒとの論理積値を今
回処理データＧとする。このデータ処理手段にて求めら
れた今回処理データＧと前回処理データＤとの排他的論
理和Ｈを求め、この排他的論理和Ｈと今回処理データＧ
との論理積Ｊを求め、この論理積値Ｊをスイッチ操作信
号として出力する。

［作用］ このように構成された入力装置であれば、割込信号ＴＭ
の任意の周期に同期して読取られた今回データＣは、一
つ前の周期に読取られた前回データＫＳ、この前回デー
タＫＳを処理して得られた前回処理データＤから次式を
用いて今回処理データＧに変換される。

Ｇ＝　（［Ｃａｎｃｔ　ＫＳ　］　ｏｒＤ　）　ａｎｄ
　　Ｅ　ＣｏｒＫＳ　］さらに実際に外部へ出力される
スイッチ操作信号Ｊはこの今回処理データＧを用いて次
式となる。

Ｊ　＝　（［ＧｅｘｏｒＤ　］　ａｎｄ　Ｇ　）したが
って、チャタリングや雑音でない正規のスイッチ操作が
なされると、次の周期には正規のスイッチ操作信号Ｊが
出力される。

Ｆ実施例コ 以下本発明の一実施例を図面を用いて説明する。

第１図は実施例の入力装置の概略構成を示すブロック図
であり、図中１は各種情報演算処理を実施するＣＰＵ　
（中央処理装置）である。このＣＰＵ１はパスライン２
を介してスイッチ機構としてのキーボード３へ各キー走
査信号ＳＯ〜ＳＮを送出するデコーダ４．このキーボー
ド３から出力される各スイッチ状態信号としての各キー
信号ＫＯ＝に７が入力されるＴ１０ポート５．制御プロ
グラム等の固定データを記憶するＲＯＭ６．キーボード
３から入力されたデータ等の可変データを一時記憶する
ＲＡＭ７．および外部の制御機器に接続される■／○イ
ンターフェース８等を制御する。なお、前記ＣＰＵ１の
割込入力端子には一定周期Ｔｏの割込信号ＴＭを出力す
るタイマ回路としてのクロック（ＣＬＫ）発振器９が接
続されている。

前記キーボード３には第２図（ａ）に示すように、この
キーボード３上に配列された各キ一対応する各接点（ス
イッチ）１０が（８（行）×［Ｎ十１］　（列））のマ
トリックス状に配列され、このマトリックスの＜Ｎ＋１
）列の各列に属する各接点１０の一端が共通のインバー
タ１１を介して前記デコーダ４のキー走査信号Ｓｏ〜Ｓ
Ｎの出力端子に接続されている。また、マトリックスの
８行の各行に属する各接点１０の他端は共通のインバー
タ１２を介してＴ１０ポート５の各入力端子に接続され
ている。また、上記各インバータ１２の入力側端子はそ
れぞれ抵抗１３を介して５■の制御電源に接続されてい
る。

また、第２図（ｂ）に示すように各接点１０に対して直
列に逆流防止用のダイオード１４が挿入されている。

前記ＲＡＭ７内には第３図に示すようにクロック発振器
９からの一定周期Ｔｏ間隔の割込信号ＴＭにおける一つ
前の周期においてＴ１０ポート５に入力されたキー信号
の各デーを前回データＫＳとして記憶する前回読取デー
タメモリＲＡＩ。

前記前回データＫＳを前回周期中にデータ処理して得ら
れた前回の処理データＤを記憶する前回処理データメモ
リＲＡ２が形成されている。なお、前回読取データメモ
リＲＡ１および前回処理データメモリＲＡ２はそれぞれ
マトリックス状に配列された各接点１０の対応してそれ
ぞれ８Ｘ　（Ｎ＋−〇− １）個のデータ格納領域を有している。

前記ＣＰＵ１はクロック発振器９から一定周期Ｔｏ間隔
で割込信号ＴＭが入力すると、第４図に示すようにデコ
ーダ４を介してパルス幅Ｔ１で周期Ｔｏのキー走査信号
Ｓｏ〜ＳＮを互いに（Ｎ＋１）’／Ｔｏだけ位相をずら
せてキーボード３の各列の入力端子へ送出する。また、
前記ＣＰｔＪ１はデコーダ４から出力される各キー走査
信号ＳＯ〜８ＮがそれぞれＨレベルになるタイミングで
Ｔ１０ポート５に対して各キー信号Ｋｎ〜に７に対する
データ読取指令を送出する。

したがって、周期ＴＯの割込信号ＴＭが入力す　　′る
と、この周期Ｔｏの最初のＴ１期間内にキー走査信号Ｓ
ｏが印加される第１列目の８個の各接点１０の開閉状態
を示すデータが一度に読取られる。

同様に次のＴ１期間内に第２列目の各接点１０のデータ
が読取られる。したがって、割込信＠ＴＭにおれる一定
周期Ｔｏ期間内に（Ｎ＋１＞列の各接点１０の全てのデ
ータが読取られる。

第５図はこのようにしてＴ１０ポート５で読取られたａ
ｘ　（Ｎ＋１　）個のデータのうち任意の一つのデータ
に対してＣＰＵ１がこの周期ＴＯ期間内に実施するデー
タ処理を示す流れ図である。なお、ＲＡＭ７の前回読取
データメモリＲＡＩ内には上記割込信号ＴＭの一つ前の
周期Ｔｏ内にて既に読取られた前回データＫＳが記憶さ
れており、さらに、前回処理データメモリＲＡ２内には
同じく一つ前の周期Ｔｏ内にて既にデータ処理された前
回処理データＤが記憶されている。

すなわち、Ｐｌにて割込入力端子にクロック発振器９か
らの割込信号ＴＭが入力すると、Ｒ２にてＩ１０ボート
５を介して該当キーが属する行のキー信号ＫＳのＨ又は
Ｌレベルの値を読取りこれを今回データＣとする。Ｒ３
にて前回読取データメモリＲＡＩ内から該当キーの前回
データＫＳを読出す。そして、Ｒ４にて読出した前回デ
ータ　・Ｋ　Ｓとこの周期Ｔｏにて読取った前記今回デ
ータＣとの論理積Ａを算出する。Ｒ５にて今回データＣ
と前回データＫＳとの論理和Ｒを算出する。論理積Ａお
よび論理和Ｒの算出が終了すると、Ｒ６にて今回の周期
Ｔｏにて読取った今回データＣを前回読取データメモリ
ＲＡ１の該当キーのデータ格納領域へ前回データＫＳと
して格納する。すなわち、前回読取データメモリＲＡＩ
の更新を実施する。

前回読取データメモリＲＡ１のデータ更新が終了すると
、Ｐｌにて前回処理データメモリＲＡ２から該当キーの
前回処理データＤを読出す。そして、Ｒ８にて前記論理
積Ａ、前回処理データＤ。

論理和Ｒから次式で示す今回処理データＧを算出する。

Ｇ＝［ＡｏｒＤ　　コ　ａｎｄ［Ｒ］ 今回処理データＧの算出が終了すると、Ｒ９にて算出さ
れた今回処理データＧと前回処理データＤとの排他的論
理和Ｈを求める。そして、Ｐｌｏにて求めた排他的論理
和Ｈと先に求めた今回処理データＧとの論理積Ｊを求め
、Ｐｌｌにてこの論理積Ｊを操作された該当キーの操作
信号のデータ（スイッチ操作信号）としてＩ１０インタ
ーフェース８を介して出力する。最後にＰｌ２にて、Ｒ
８にて求めた今回処理データＧを前回処理データメモリ
ＲＡ２内の該当キーのデータ格納領域へ前回処理データ
Ｄとして格納して、この周期Ｔ。

内における今回データＣに対するデータ処理を終了する
。

第６図は第５図の流れ図に示す処理に従って実行される
データ処理状態を示すタイムチャートである。

すなわち、図中Ｐは該当キーのキー操作に対応する接点
１０のオン・オフ状態を示す接点状態特性であり、この
接点状態特性ＰのＲ１領域はキー゛　　入力操作直前の
チャタリングによる変動を示し、Ｒ２領域はキーを押し
続けた状態を示し、Ｒ３はキーを離す直前のチャタリン
グによる変動を示す。

また、Ｒ４およびＲ５は雑音による変動を示す。

周Ｍ　Ｔ　ｎの割込信号ＴＭが入力する毎にＩ１０ポー
ト５にて読取られる今回データＣの波形は前回読取デー
タメモリＲＡＩから１周期Ｔｏ毎に読出された前回デー
タＫＳの波形より当然１周期Ｔｏ分だけ進んだ波形とな
る。したがって、今回データＣと前回データＫＳの論理
積Ａの波形は接点状態特性Ｐが２Ｔｏ周期同じ状態を維
持した場合に２周期目（時刻ｔ１以降）がＨレベルとな
る。

さらに今回データＣと前回データＫＳとの論理和Ｒの波
形は接点状態特性のＲ１のチャタリング開始の周期（時
刻ｔ２以降）からＲ３のチャタリング終了の周期からさ
らに１周期経過した周期（時刻ｔ３以前）までの期間Ｈ
レベルとなる。

さらに、第５図のＲ８で求める今回処理データＧの波形
は、論理積へ波形と前回処理データＤ波形（１周期前の
Ｇ波形）の論理和波形と先の論理和Ｒ波形との論理積波
形となるので、結果として時刻ｔ１から時刻ｔ３までの
期間Ｈレベルとなる。

したがって、この今回処理データＧ波形は、接点状態信
号Ｐからチャタリングとか雑音を除いた正規の接点状態
信号となる。

また、今回処理データＧと前回処理データＤ（１周期前
のＧ波形）との排他的論理和Ｈの波形は今回データＧが
レベル変化した時刻ｔ１および時刻ｔ３からの１周期の
みにＨレベルとなる。したがって、この排他的論理和Ｈ
波形は、チャタリングおよび雑音を除いた正規の接点の
状態信号がｊＸ前の状態がら変化したことを示す。さら
に、排他的論理和Ｈ波形と今回処理データ波形Ｇとの論
理積波形で示される操作信号データＪ波形は、今回処理
データＧ波形の立上がり１周期分だけＨレベルとなる。

したがって、この接点１０のキーの押し下げキー操作開
始信号となる。

このように構成された入力装置であれば、第６図に示す
ように正規の接点状態信号を示す今回処理データＧ波形
は、キー人力操作直前のチャタリングの変動領域Ｒ１で
はＨレベルにならず、キー押し続は状態のＲ２領域が２
周期継続したときの２周期目にＨレベルとなる。、また
、押し下げキー操作開始を示す操作信号Ｊ波形は前記Ｒ
２領域が２周期継続したときの２周期目のみがＨレベル
となる。したがって、この操作信号Ｊをキー操作信号と
して用いることによって、チャタリング、雑音の悪影響
を除去できる。

また、接点状Ｍ（スイッチ操作状態）を示すキー信号（
スイッチ信号）からチャタリング、雑音を除く処理が第
５図に示すようにＣＰ（Ｊｌに対する割込処理ルーチン
で実施されるので、他の処理が待ち状態になることはな
い。さらに、今回データＣおよび今回データＣから得ら
れた今回処理データＧは処理が終了すると、それぞれ前
回データＫＳおよび前回処理データＤとして各データメ
モリＲＡ１．ＲＡ２に格納され、次の周期に処理データ
を算出するときに読出されて使用されるようにしている
ので、今回データＣが読取られる度に前回処理データＤ
を算出する必要ない。したがってデータ処理速度を向上
できる。

また、割込信号ＴＭの周期ＴｒＪは第６図に示すように
チャタリングの周期とほぼ同程度（例えば１〜２１Ｒ８
）に設定できるので、従来の遅延時間より大幅に短縮で
きる。したがって全体の処理時間をさらに短縮できる。

また、本発明の入力装置を電子タイプライタ−に適用す
る場合、キー操作信号Ｊは接点１ｏがオフ状態からオン
状態へ移行したときのみの変化を検出するので、通常の
文字キーに適する。また、キャリッジリターンキー等の
ように押し続けると行送り（紙送り）を繰返すキーの場
合に、第６図の今回処理データＧをキー人力信号として
用いることによって、上述したようにキー操作が正規の
キー操作として読込むタイミングが早いので、このキー
押し下げ操作が連続紙送りのためのキー操作か又は１行
だけの紙送り操作かが早く判断でき、紙送り動作に支障
を来たすことはない。

なお、本発明は上述した実施例に限定されるものではな
い。実施例においてはスイッチ機構として複数のキーが
配列されたキーボードを用いたが、通常の押しボタンス
イッチ等であってもよい。

［発明の効果］ 以上説明したように本発明によれば、一定周期間隔の割
込信号に同期してこの周期内にてチャタリング、雑音除
去のデータ処理を実行するようにしている。したがって
、スイッチ入力操作後から正規のスイッチ操作信号出力
までの時間を短縮でき、この入力装置に接続された制御
部を含むシステム全体の処理能率を向上できる。

【図面の簡単な説明】

図は本発明の一実施例に係わる入力装置を示すものであ
り、第１図は全体構成を示すブロック図、第２図（ａ）
はキーボードの各接点の配置図、同図（ｂ）は各接点の
配線図、第３図は記憶部の主なメモリを示す図、第４図
はキー走査信号を示す波形図、第５図は動作を示す流れ
図、第６図は動作を示すタイムチャートである。 １・・・ＣＰＬＪ、２・・・パスライン、３・・・キー
ボード（スイッチ機構）、４・・・デコーダ、５・・・
Ｉ１０ポート、６・・・ＲＯＭ、７・・・ＲＡＭ、８・
・・Ｉ１０インターフェース、９・・・クロック発振器
　（タイマ回路）。

Claims (1)

【特許請求の範囲】
1. スイッチ操作状態に対応したスイッチ状態信号を出力す
   るスイッチ機構と、一定周期間隔の割込信号を出力する
   タイマ回路と、このタイマ回路からの割込信号に同期し
   て前記スイッチ機構から出力されるスイッチ状態信号を
   データとして読取るデータ読取手段と、このデータ読取
   手段にて前記割込信号における一つ前の周期に読取られ
   た前回のデータを記憶する前回読取データメモリと、前
   記前回データをデータ処理して得られた前回の処理デー
   タを記憶する前回処理データメモリと、前記データ読取
   手段にて今回読取られた今回データと前記前回読取デー
   タメモリに記憶された前回データとの論理積を求める第
   １の論理積手段と、前記今回データと前記前回データと
   の論理和を求める論理和手段と、前記第１の論理積手段
   にて求められた論理積値と前記前回データとの論理和値
   を求め、この論理和値と前記論理和手段にて求められた
   論理和値との論理積を今回処理データ値として算出する
   データ処理手段と、このデータ処理手段にて算出された
   今回処理データと前記前回処理データメモリに記憶され
   た前回処理データとの排他的論理和を求める排他的論理
   和手段と、この排他的論理和手段にて求められた排他的
   論理和値と前記データ処理手段にて求められた今回処理
   データとの論理積を求める第２の論理積手段と、この第
   ２の論理積手段にて求められた論理積値をスイッチ操作
   信号として出力する出力手段とを具備したことを特徴と
   する入力装置。