JPH10106266A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10106266A JPH10106266A JP8253337A JP25333796A JPH10106266A JP H10106266 A JPH10106266 A JP H10106266A JP 8253337 A JP8253337 A JP 8253337A JP 25333796 A JP25333796 A JP 25333796A JP H10106266 A JPH10106266 A JP H10106266A
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- bus
- sense amplifier
- bit
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Abstract
(57)【要約】
【課題】トランジスタ数およびレイアウト面積を縮小す
ることができ、動作速度を高速化することができる半導
体記憶装置を提供すること。 【解決手段】少なくとも、複数のワード行からなるメモ
リセルと、メモリセルのデータを増幅出力するセンスア
ンプとを有するビット列を複数有し、さらに、同時に読
み出されるビット列のセンスアンプだけをイネーブル状
態にする手段と、ビット列毎に、予めプリチャージまた
はディスチャージされたバス線を、センスアンプの出力
に応じて、ディスチャージまたはチャージアップする手
段とを有することにより、上記課題を解決する。
ることができ、動作速度を高速化することができる半導
体記憶装置を提供すること。 【解決手段】少なくとも、複数のワード行からなるメモ
リセルと、メモリセルのデータを増幅出力するセンスア
ンプとを有するビット列を複数有し、さらに、同時に読
み出されるビット列のセンスアンプだけをイネーブル状
態にする手段と、ビット列毎に、予めプリチャージまた
はディスチャージされたバス線を、センスアンプの出力
に応じて、ディスチャージまたはチャージアップする手
段とを有することにより、上記課題を解決する。
Description
【0001】
【発明の属する技術分野】本発明は、複数のワード行お
よび複数のビット列からなるメモリセルアレイを有する
半導体記憶装置に関するもので、さらに詳しくは、高速
なデータの読み出しが可能な半導体記憶装置に関するも
のである。
よび複数のビット列からなるメモリセルアレイを有する
半導体記憶装置に関するもので、さらに詳しくは、高速
なデータの読み出しが可能な半導体記憶装置に関するも
のである。
【0002】
【従来の技術】図7は、従来の半導体記憶装置のブロッ
ク図の一例を示すものである。図示例の半導体記憶装置
64は、図中上下方向に複数のワード行、図中左右方向
に複数のビット列からなるメモリセルアレイを有する半
導体メモリの回路構成の一例を示すものであって、図示
例においては、各ビット列毎に、プリチャージ回路6
6、複数のワード行からなるメモリセル68、センスア
ンプ70、カラムセレクタ72を有している。
ク図の一例を示すものである。図示例の半導体記憶装置
64は、図中上下方向に複数のワード行、図中左右方向
に複数のビット列からなるメモリセルアレイを有する半
導体メモリの回路構成の一例を示すものであって、図示
例においては、各ビット列毎に、プリチャージ回路6
6、複数のワード行からなるメモリセル68、センスア
ンプ70、カラムセレクタ72を有している。
【0003】まず、プリチャージ回路66は、メモリセ
ル68に対して書き込み動作も読み出し動作も行われな
いスタンバイ状態の期間に、ビット線BL(BL0,B
L1,…,BLi−1,BLi,…)およびビットバー
線BL_(BL0_,BL1_,…,BLi−1_,B
Li_,…)をともに電源電位にプリチャージし、か
つ、同電位にイコライズするためのもので、図示例にお
いては、ゲートがプリチャージ線PC_により制御され
る3つのP型MOSトランジスタ(以下、PMOSとい
う)74a,74b,74cにより構成されている。
ル68に対して書き込み動作も読み出し動作も行われな
いスタンバイ状態の期間に、ビット線BL(BL0,B
L1,…,BLi−1,BLi,…)およびビットバー
線BL_(BL0_,BL1_,…,BLi−1_,B
Li_,…)をともに電源電位にプリチャージし、か
つ、同電位にイコライズするためのもので、図示例にお
いては、ゲートがプリチャージ線PC_により制御され
る3つのP型MOSトランジスタ(以下、PMOSとい
う)74a,74b,74cにより構成されている。
【0004】また、メモリセル68は、1ビットの情報
を保持するものであって、メモリセル68には、メモリ
セル68への書き込みおよび読み出しを制御するワード
線WL(WL0,WL1,…,WLn)が入力され、そ
のデータ入出力端子は、それぞれビット線BLおよびビ
ットバー線BL_に接続されている。
を保持するものであって、メモリセル68には、メモリ
セル68への書き込みおよび読み出しを制御するワード
線WL(WL0,WL1,…,WLn)が入力され、そ
のデータ入出力端子は、それぞれビット線BLおよびビ
ットバー線BL_に接続されている。
【0005】センスアンプ70は、メモリセル68から
データが読み出されることにより、ビット線BLとビッ
トバー線BL_との間に発生する微小差電圧を検出し、
その微小差電圧を増幅出力するものであって、センスア
ンプ70には、全てのセンスアンプ70の動作を同時に
制御するセンスアンプイネーブル線SANが入力され、
そのデータ入力端子は、それぞれビット線BLおよびビ
ットバー線BL_に接続されている。
データが読み出されることにより、ビット線BLとビッ
トバー線BL_との間に発生する微小差電圧を検出し、
その微小差電圧を増幅出力するものであって、センスア
ンプ70には、全てのセンスアンプ70の動作を同時に
制御するセンスアンプイネーブル線SANが入力され、
そのデータ入力端子は、それぞれビット線BLおよびビ
ットバー線BL_に接続されている。
【0006】ここで、図8(a)および(b)に、従来
の半導体記憶装置に用いられるセンスアンプの一例の構
成回路図を示す。図8(a)に示すセンスアンプ70a
は、ラッチ型センスアンプの一例を示すものであり、図
8(b)に示すセンスアンプ70bは、電流検出型セン
スアンプの一例を示すものであって、従来の半導体記憶
装置64に用いられるセンスアンプ70は、例えばこの
ような構成を有するものである。
の半導体記憶装置に用いられるセンスアンプの一例の構
成回路図を示す。図8(a)に示すセンスアンプ70a
は、ラッチ型センスアンプの一例を示すものであり、図
8(b)に示すセンスアンプ70bは、電流検出型セン
スアンプの一例を示すものであって、従来の半導体記憶
装置64に用いられるセンスアンプ70は、例えばこの
ような構成を有するものである。
【0007】そして、カラムセレクタ72は、センスア
ンプ70により増幅出力されるデータを、これに対応す
るバス線BUS(BUS0,BUS1,…,BUSi−
1)およびバスバー線BUS_(BUS0_,BUS1
_,…,BUSi−1_)に接続するものであって、図
示例においては、センスアンプ70のデータ出力線およ
びデータ出力バー線と、バス線BUSおよびバスバー線
BUS_との間に直列接続され、ゲートがカラムセレク
ト線CL(CL0,CL1,…)に接続された2つのN
型MOSトランジスタ(以下、NMOSという)76
a,76bにより構成されている。
ンプ70により増幅出力されるデータを、これに対応す
るバス線BUS(BUS0,BUS1,…,BUSi−
1)およびバスバー線BUS_(BUS0_,BUS1
_,…,BUSi−1_)に接続するものであって、図
示例においては、センスアンプ70のデータ出力線およ
びデータ出力バー線と、バス線BUSおよびバスバー線
BUS_との間に直列接続され、ゲートがカラムセレク
ト線CL(CL0,CL1,…)に接続された2つのN
型MOSトランジスタ(以下、NMOSという)76
a,76bにより構成されている。
【0008】従来の半導体記憶装置64は、例えば以上
のように構成される。次に、メモリセル68からデータ
を読み出す場合を例に挙げて、半導体記憶装置64の動
作について説明する。
のように構成される。次に、メモリセル68からデータ
を読み出す場合を例に挙げて、半導体記憶装置64の動
作について説明する。
【0009】まず、スタンバイ状態の期間は、プリチャ
ージ線PC_、ワード線WL、センスアンプイネーブル
線SANはともにローレベルである。このとき、ビット
線BLおよびビットバー線BL_は、プリチャージ回路
66により、ハイレベルにプリチャージされ、かつ、同
電位にイコライズされている。同様に、バス線BUSお
よびバスバー線BUS_もハイレベルにプリチャージさ
れている。また、全てのメモリセル68および全てのセ
ンスアンプ70は非動作状態とされている。
ージ線PC_、ワード線WL、センスアンプイネーブル
線SANはともにローレベルである。このとき、ビット
線BLおよびビットバー線BL_は、プリチャージ回路
66により、ハイレベルにプリチャージされ、かつ、同
電位にイコライズされている。同様に、バス線BUSお
よびバスバー線BUS_もハイレベルにプリチャージさ
れている。また、全てのメモリセル68および全てのセ
ンスアンプ70は非動作状態とされている。
【0010】データの読み出し動作時においては、ま
ず、プリチャージ線PC_がハイレベルとされ、ビット
線BLおよびビットバー線BL_のプリチャージおよび
イコライズが終了され、同様に、バス線BUSおよびバ
スバー線BUS_に対するプリチャージも終了される。
ず、プリチャージ線PC_がハイレベルとされ、ビット
線BLおよびビットバー線BL_のプリチャージおよび
イコライズが終了され、同様に、バス線BUSおよびバ
スバー線BUS_に対するプリチャージも終了される。
【0011】次いで、ロウアドレス信号がデコードさ
れ、データが読み出されるべきワード行に対応するワー
ド線WLがハイレベルとされる。そして、ワード線WL
がハイレベルとされたメモリセル68のデータに応じ
て、ビット線BLとビットバー線BL_との間に微小差
電圧が発生し、この微小差電圧は、それぞれ対応するセ
ンスアンプ70により増幅出力される。
れ、データが読み出されるべきワード行に対応するワー
ド線WLがハイレベルとされる。そして、ワード線WL
がハイレベルとされたメモリセル68のデータに応じ
て、ビット線BLとビットバー線BL_との間に微小差
電圧が発生し、この微小差電圧は、それぞれ対応するセ
ンスアンプ70により増幅出力される。
【0012】同様に、カラムアドレス信号に応じて、デ
ータが読み出されるべきビット列に対応するカラムセレ
クト線CLだけがハイレベルとされる。カラムセレクト
線CLがハイレベルとされたビット列のセンスアンプ7
0の出力は、カラムセレクタ72を介してバス線BUS
およびバスバー線BUS_に接続され、バス線BUSま
たはバスバー線BUS_のいずれか一方だけがディスチ
ャージされてローレベルとされる。
ータが読み出されるべきビット列に対応するカラムセレ
クト線CLだけがハイレベルとされる。カラムセレクト
線CLがハイレベルとされたビット列のセンスアンプ7
0の出力は、カラムセレクタ72を介してバス線BUS
およびバスバー線BUS_に接続され、バス線BUSま
たはバスバー線BUS_のいずれか一方だけがディスチ
ャージされてローレベルとされる。
【0013】バス線BUSおよびバスバー線BUS_に
読み出されたデータが、例えば出力ドライバーを経て半
導体チップの外部に出力された後、プリチャージ線PC
_、ワード線WL、センスアンプイネーブル線SANは
ローレベルとされ、半導体記憶装置64は再びスタンバ
イ状態に戻される。
読み出されたデータが、例えば出力ドライバーを経て半
導体チップの外部に出力された後、プリチャージ線PC
_、ワード線WL、センスアンプイネーブル線SANは
ローレベルとされ、半導体記憶装置64は再びスタンバ
イ状態に戻される。
【0014】このようにして、従来の半導体記憶装置6
4においては、センスアンプ70とバス線BUSおよび
バスバー線BUS_とがカラムセレクタ72で直列接続
され、プリチャージされたバス線BUSまたはバスバー
線BUS_のいずれか一方の電荷を、NMOS76a,
76bを介してディスチャージすることによって、メモ
リセル68に記憶されたデータを読み出している。
4においては、センスアンプ70とバス線BUSおよび
バスバー線BUS_とがカラムセレクタ72で直列接続
され、プリチャージされたバス線BUSまたはバスバー
線BUS_のいずれか一方の電荷を、NMOS76a,
76bを介してディスチャージすることによって、メモ
リセル68に記憶されたデータを読み出している。
【0015】しかしながら、上記半導体記憶装置64に
おいては、センスアンプ70の駆動能力が低く、かつ、
センスアンプ70とバス線BUSおよびバスバー線BU
S_とが、カラムセレクタ72を構成するNMOS76
a,76bで直列接続されており、これらのNMOS7
6a,76bの抵抗成分により、バス線BUSおよびバ
スバー線BUS_の電荷を高速に引き抜くことができ
ず、高速なバス線駆動ができないという問題点があっ
た。
おいては、センスアンプ70の駆動能力が低く、かつ、
センスアンプ70とバス線BUSおよびバスバー線BU
S_とが、カラムセレクタ72を構成するNMOS76
a,76bで直列接続されており、これらのNMOS7
6a,76bの抵抗成分により、バス線BUSおよびバ
スバー線BUS_の電荷を高速に引き抜くことができ
ず、高速なバス線駆動ができないという問題点があっ
た。
【0016】また、カラムセレクタ72を構成するトラ
ンスファゲートの代わりに、クロックドインバータで構
成されたカラムセレクタを用いる半導体記憶装置もあ
る。ここで、図9に、従来の半導体記憶装置の別の例の
構成回路図を示す。図示例の半導体記憶装置78は、ク
ロックドインバータで構成されたカラムセレクタを用い
る半導体記憶装置のメモリセルの1ビット列だけを示し
たもので、同図において、カラムセレクタ73は、クロ
ックドインバータ80a,80bおよびインバータ82
により構成されている。
ンスファゲートの代わりに、クロックドインバータで構
成されたカラムセレクタを用いる半導体記憶装置もあ
る。ここで、図9に、従来の半導体記憶装置の別の例の
構成回路図を示す。図示例の半導体記憶装置78は、ク
ロックドインバータで構成されたカラムセレクタを用い
る半導体記憶装置のメモリセルの1ビット列だけを示し
たもので、同図において、カラムセレクタ73は、クロ
ックドインバータ80a,80bおよびインバータ82
により構成されている。
【0017】図示例の半導体記憶装置78において、セ
ンスアンプ70の出力は、クロックドインバータ80
a,80bに入力され、バス線BUSおよびバスバー線
BUS_は、クロックドインバータ80a,80bによ
り駆動される。また、カラムセレクト線CLは、インバ
ータ82に入力されて反転された信号が生成され、クロ
ックドインバータ80a,80bは、カラムセレクト線
CLおよびインバータ82の出力により制御される。
ンスアンプ70の出力は、クロックドインバータ80
a,80bに入力され、バス線BUSおよびバスバー線
BUS_は、クロックドインバータ80a,80bによ
り駆動される。また、カラムセレクト線CLは、インバ
ータ82に入力されて反転された信号が生成され、クロ
ックドインバータ80a,80bは、カラムセレクト線
CLおよびインバータ82の出力により制御される。
【0018】しかしながら、この半導体記憶装置78に
おいては、各ビット列毎に、カラムセレクタ73を構成
するそれぞれのクロックドインバータ80a,80b自
体が4つのトランジスタにより構成され、さらに、クロ
ックドインバータ80a,80bを構成するPMOSお
よびNMOSの両方を制御するために、カラムセレクト
線CLを反転するインバータ82が必要になる等、トラ
ンジスタ数が多くなるという問題点があった。
おいては、各ビット列毎に、カラムセレクタ73を構成
するそれぞれのクロックドインバータ80a,80b自
体が4つのトランジスタにより構成され、さらに、クロ
ックドインバータ80a,80bを構成するPMOSお
よびNMOSの両方を制御するために、カラムセレクト
線CLを反転するインバータ82が必要になる等、トラ
ンジスタ数が多くなるという問題点があった。
【0019】また、CMOS構成なのでPMOSおよび
NMOSの素子分離も必要であり、このカラムセレクタ
73をビット列毎に設けるとなるとレイアウト面積が大
きくなるし、さらにはバス線BUSおよびバスバー線B
US_に接続されるクロックドインバータ80a,80
bを構成するPMOSおよびNMOSの接合容量が無視
できず、また、カラムセレクト線CLのゲート負荷も大
きいため、高速動作ができない等の問題点もあった。
NMOSの素子分離も必要であり、このカラムセレクタ
73をビット列毎に設けるとなるとレイアウト面積が大
きくなるし、さらにはバス線BUSおよびバスバー線B
US_に接続されるクロックドインバータ80a,80
bを構成するPMOSおよびNMOSの接合容量が無視
できず、また、カラムセレクト線CLのゲート負荷も大
きいため、高速動作ができない等の問題点もあった。
【0020】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、トランジスタ数
およびレイアウト面積を縮小することができ、動作速度
を高速化することができる半導体記憶装置を提供するこ
とにある。
従来技術に基づく問題点をかえりみて、トランジスタ数
およびレイアウト面積を縮小することができ、動作速度
を高速化することができる半導体記憶装置を提供するこ
とにある。
【0021】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、少なくとも、複数のワード行からなるメ
モリセルと、前記メモリセルのデータを増幅出力するセ
ンスアンプとを有するビット列を複数有し、この複数の
ビット列のセンスアンプから増幅出力されるデータを共
通のバス線を経由して読み出す半導体記憶装置であっ
て、さらに、同時に読み出される前記ビット列のセンス
アンプだけをイネーブル状態にする手段と、前記ビット
列毎に、予めプリチャージまたはディスチャージされた
前記バス線を、前記センスアンプの出力に応じて、ディ
スチャージまたはチャージアップする手段とを有するこ
とを特徴とする半導体記憶装置を提供するものである。
に、本発明は、少なくとも、複数のワード行からなるメ
モリセルと、前記メモリセルのデータを増幅出力するセ
ンスアンプとを有するビット列を複数有し、この複数の
ビット列のセンスアンプから増幅出力されるデータを共
通のバス線を経由して読み出す半導体記憶装置であっ
て、さらに、同時に読み出される前記ビット列のセンス
アンプだけをイネーブル状態にする手段と、前記ビット
列毎に、予めプリチャージまたはディスチャージされた
前記バス線を、前記センスアンプの出力に応じて、ディ
スチャージまたはチャージアップする手段とを有するこ
とを特徴とする半導体記憶装置を提供するものである。
【0022】ここで、上記半導体記憶装置であって、さ
らに、前記バス線を予めプリチャージまたはディスチャ
ージする手段を有するのが好ましい。また、上記半導体
記憶装置であって、さらに、前記バス線は、前記センス
アンプにより増幅されたデータおよびその反転データが
読み出される一対のバス線であって、いずれか一方のバ
ス線のレベルを検出して、残りの他方のバス線のレベル
を保持するレベル保持回路を有するのが好ましい。ま
た、上記半導体記憶装置であって、さらに、前記バス線
のレベルを保持するホルダー回路、例えばラッチ型のホ
ルダー回路を有するのが好ましい。
らに、前記バス線を予めプリチャージまたはディスチャ
ージする手段を有するのが好ましい。また、上記半導体
記憶装置であって、さらに、前記バス線は、前記センス
アンプにより増幅されたデータおよびその反転データが
読み出される一対のバス線であって、いずれか一方のバ
ス線のレベルを検出して、残りの他方のバス線のレベル
を保持するレベル保持回路を有するのが好ましい。ま
た、上記半導体記憶装置であって、さらに、前記バス線
のレベルを保持するホルダー回路、例えばラッチ型のホ
ルダー回路を有するのが好ましい。
【0023】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。
【0024】図1は、本発明の半導体記憶装置の一実施
例のブロック図である。図示例の半導体記憶装置10
は、図中上下方向に複数のワード行、図中左右方向に複
数のビット列からなるメモリセルアレイを有するDRA
M,SRAM,CAM,ROM等の半導体メモリの回路
構成の一例を示すものであって、図示例においては、各
ビット列毎に、プリチャージ回路12、複数のワード行
からなるメモリセル14およびセンスアンプ16を有し
ている。
例のブロック図である。図示例の半導体記憶装置10
は、図中上下方向に複数のワード行、図中左右方向に複
数のビット列からなるメモリセルアレイを有するDRA
M,SRAM,CAM,ROM等の半導体メモリの回路
構成の一例を示すものであって、図示例においては、各
ビット列毎に、プリチャージ回路12、複数のワード行
からなるメモリセル14およびセンスアンプ16を有し
ている。
【0025】図示例の半導体記憶装置10において、ま
ず、プリチャージ回路12は、基本的に、メモリセル1
4に対して書き込み動作も読み出し動作も行われないス
タンバイ状態の期間に、ビット線BL(BL0,BL
1,…,BLi−1,BLi,…)およびビットバー線
BL_(BL0_,BL1_,…,BLi−1_,BL
i_,…)をともに電源電位にプリチャージし、かつ、
同電位にイコライズするためのものであって、図示例に
おいては、3つのP型MOSトランジスタ(以下、PM
OSという)18a,18b,18cにより構成されて
いる。
ず、プリチャージ回路12は、基本的に、メモリセル1
4に対して書き込み動作も読み出し動作も行われないス
タンバイ状態の期間に、ビット線BL(BL0,BL
1,…,BLi−1,BLi,…)およびビットバー線
BL_(BL0_,BL1_,…,BLi−1_,BL
i_,…)をともに電源電位にプリチャージし、かつ、
同電位にイコライズするためのものであって、図示例に
おいては、3つのP型MOSトランジスタ(以下、PM
OSという)18a,18b,18cにより構成されて
いる。
【0026】ここで、PMOS18a,18bのソース
はともに電源線に接続され、そのドレインは、それぞれ
ビット線BLおよびビットバー線BL_に接続されてい
る。また、PMOS18cの入出力端子(ソースまたは
ドレイン)は、それぞれビット線BLおよびビットバー
線BL_に接続され、PMOS18a,18b,18c
のゲートは、ともにビット線BLおよびビットバー線B
L_のプリチャージを制御するプリチャージ線PC_に
接続されている。
はともに電源線に接続され、そのドレインは、それぞれ
ビット線BLおよびビットバー線BL_に接続されてい
る。また、PMOS18cの入出力端子(ソースまたは
ドレイン)は、それぞれビット線BLおよびビットバー
線BL_に接続され、PMOS18a,18b,18c
のゲートは、ともにビット線BLおよびビットバー線B
L_のプリチャージを制御するプリチャージ線PC_に
接続されている。
【0027】なお、本実施例においては、例えばメモリ
セル14のデータを読み出す前に、予めビット線BLお
よびビットバー線BL_をハイレベルにプリチャージす
る例を挙げて説明するが、本発明はこれに限定されず、
ある一定の電位、例えば予めビット線BLおよびビット
バー線BL_を1/2・Vddの中間レベルあるいはロ
ーレベルにディスチャージするように回路を構成しても
よい。
セル14のデータを読み出す前に、予めビット線BLお
よびビットバー線BL_をハイレベルにプリチャージす
る例を挙げて説明するが、本発明はこれに限定されず、
ある一定の電位、例えば予めビット線BLおよびビット
バー線BL_を1/2・Vddの中間レベルあるいはロ
ーレベルにディスチャージするように回路を構成しても
よい。
【0028】メモリセル14は、1ビットの情報を保持
するものであって、メモリセル14には、メモリセル1
4への書き込みおよび読み出しを制御するワード線WL
(WL0,WL1,…,WLn)が入力され、そのデー
タ入出力端子は、それぞれビット線BLおよびビットバ
ー線BL_に接続されている。なお、メモリセル14と
しては、DRAMメモリセル、SRAMメモリセル、C
AMメモリセル、ROMメモリセル等のいずれのメモリ
セルであってもよい。
するものであって、メモリセル14には、メモリセル1
4への書き込みおよび読み出しを制御するワード線WL
(WL0,WL1,…,WLn)が入力され、そのデー
タ入出力端子は、それぞれビット線BLおよびビットバ
ー線BL_に接続されている。なお、メモリセル14と
しては、DRAMメモリセル、SRAMメモリセル、C
AMメモリセル、ROMメモリセル等のいずれのメモリ
セルであってもよい。
【0029】センスアンプ16は、メモリセル14から
データが読み出されることにより、ビット線BLとビッ
トバー線BL_との間に発生する微小差電圧を検出し、
その微小差電圧を増幅出力するものであって、センスア
ンプ16には、センスアンプ16の動作を制御するセン
スアンプイネーブル線SAN(SAN0,SAN1,
…)が入力され、そのデータ入力端子は、それぞれビッ
ト線BLおよびビットバー線BL_に接続され、データ
出力端子は、それぞれこれに対応するバス線BUS(B
US0,BUS1,…,BUSi−1)およびバスバー
線BUS_(BUS0_,BUS1_,…,BUSi−
1_)に接続されている。
データが読み出されることにより、ビット線BLとビッ
トバー線BL_との間に発生する微小差電圧を検出し、
その微小差電圧を増幅出力するものであって、センスア
ンプ16には、センスアンプ16の動作を制御するセン
スアンプイネーブル線SAN(SAN0,SAN1,
…)が入力され、そのデータ入力端子は、それぞれビッ
ト線BLおよびビットバー線BL_に接続され、データ
出力端子は、それぞれこれに対応するバス線BUS(B
US0,BUS1,…,BUSi−1)およびバスバー
線BUS_(BUS0_,BUS1_,…,BUSi−
1_)に接続されている。
【0030】ここで、図2(a)および(b)に、本発
明の半導体記憶装置に用いられるセンスアンプの一実施
例の構成回路図を示す。まず、図2(a)に示すセンス
アンプ16aは、ラッチ型センスアンプの一例を示すも
のであって、図示例においては、PMOS20a,20
b,PMOS22a,22b,N型MOSトランジスタ
(以下、NMOSと記述する)24a,24b,NMO
S26,NMOS28a,28bおよびインバータ30
a,30bにより構成されている。
明の半導体記憶装置に用いられるセンスアンプの一実施
例の構成回路図を示す。まず、図2(a)に示すセンス
アンプ16aは、ラッチ型センスアンプの一例を示すも
のであって、図示例においては、PMOS20a,20
b,PMOS22a,22b,N型MOSトランジスタ
(以下、NMOSと記述する)24a,24b,NMO
S26,NMOS28a,28bおよびインバータ30
a,30bにより構成されている。
【0031】このラッチ型センスアンプ16aにおい
て、PMOS20a,20bおよびPMOS22a,2
2bのソースはともに電源線に接続され、NMOS24
a,24bのソースは互いに短絡されてNMOS26の
ドレインに接続されている。また、NMOS26のソー
スはグランド線に接続され、NMOS26,PMOS2
2aおよびPMOS22bのゲートは、ともにセンスア
ンプイネーブル線SANに接続されている。
て、PMOS20a,20bおよびPMOS22a,2
2bのソースはともに電源線に接続され、NMOS24
a,24bのソースは互いに短絡されてNMOS26の
ドレインに接続されている。また、NMOS26のソー
スはグランド線に接続され、NMOS26,PMOS2
2aおよびPMOS22bのゲートは、ともにセンスア
ンプイネーブル線SANに接続されている。
【0032】PMOS20a,NMOS24aのゲー
ト、および、PMOS20b,PMOS22b,NMO
S24bのドレインは互いに短絡され、これらは、とも
にビットバー線BL_に接続されている。同様に、PM
OS20b,NMOS24bのゲート、および、PMO
S20a,PMOS22a,NMOS24aのドレイン
は互いに短絡され、これらは、ともにビット線BLに接
続されている。
ト、および、PMOS20b,PMOS22b,NMO
S24bのドレインは互いに短絡され、これらは、とも
にビットバー線BL_に接続されている。同様に、PM
OS20b,NMOS24bのゲート、および、PMO
S20a,PMOS22a,NMOS24aのドレイン
は互いに短絡され、これらは、ともにビット線BLに接
続されている。
【0033】ビット線BLおよびビットバー線BL_
は、それぞれインバータ30a,30bに入力され、イ
ンバータ30a,30bの出力は、それぞれNMOS2
8a,28bのゲートに接続されている。そして、NM
OS28a,28bのドレインは、それぞれ対応するバ
ス線BUSおよびバスバー線BUS_に接続され、その
ソースは、ともにグランド線に接続されている。
は、それぞれインバータ30a,30bに入力され、イ
ンバータ30a,30bの出力は、それぞれNMOS2
8a,28bのゲートに接続されている。そして、NM
OS28a,28bのドレインは、それぞれ対応するバ
ス線BUSおよびバスバー線BUS_に接続され、その
ソースは、ともにグランド線に接続されている。
【0034】また、図2(b)に示すセンスアンプ16
bは、電流検出型センスアンプの一例を示すものであっ
て、図示例においては、PMOS32a,32b,PM
OS34a,34b,NMOS36a,36b,NMO
S38a,38b,NMOS40,NMOS42a,4
2bおよびインバータ44a,44bにより構成されて
いる。
bは、電流検出型センスアンプの一例を示すものであっ
て、図示例においては、PMOS32a,32b,PM
OS34a,34b,NMOS36a,36b,NMO
S38a,38b,NMOS40,NMOS42a,4
2bおよびインバータ44a,44bにより構成されて
いる。
【0035】図示例の電流検出型センスアンプ16bに
おいて、PMOS32a,32bおよびPMOS34
a,34bのソースはともに電源線に接続され、NMO
S36a,36bのソースは、それぞれNMOS38
a,38bのドレインに接続されている。NMOS38
a,38bのゲートは、それぞれビット線BLおよびビ
ットバー線BL_に接続され、そのソースは互いに短絡
され、ともにNMOS40のドレインに接続されてい
る。また、NMOS40のソースはグランド線に接続さ
れ、NMOS40およびPMOS34a,34bのゲー
トは、ともにセンスアンプイネーブル線SANに接続さ
れている。
おいて、PMOS32a,32bおよびPMOS34
a,34bのソースはともに電源線に接続され、NMO
S36a,36bのソースは、それぞれNMOS38
a,38bのドレインに接続されている。NMOS38
a,38bのゲートは、それぞれビット線BLおよびビ
ットバー線BL_に接続され、そのソースは互いに短絡
され、ともにNMOS40のドレインに接続されてい
る。また、NMOS40のソースはグランド線に接続さ
れ、NMOS40およびPMOS34a,34bのゲー
トは、ともにセンスアンプイネーブル線SANに接続さ
れている。
【0036】PMOS32a,NMOS36aのゲー
ト、および、PMOS32b,PMOS34b,NMO
S36bのドレインは互いに短絡され、これらは、とも
にデータ出力線OUTに接続されている。同様に、PM
OS32b,NMOS36bのゲート、および、PMO
S32a,PMOS34a,NMOS36aのドレイン
は互いに短絡され、これらは、ともにデータ出力バー線
OUT_に接続されている。
ト、および、PMOS32b,PMOS34b,NMO
S36bのドレインは互いに短絡され、これらは、とも
にデータ出力線OUTに接続されている。同様に、PM
OS32b,NMOS36bのゲート、および、PMO
S32a,PMOS34a,NMOS36aのドレイン
は互いに短絡され、これらは、ともにデータ出力バー線
OUT_に接続されている。
【0037】また、データ出力線OUTおよびデータ出
力バー線OUT_は、それぞれインバータ44a,44
bに入力され、インバータ44a,44bの出力は、そ
れぞれNMOS42a,42bのゲートに接続されてい
る。そして、NMOS42a,42bのドレインは、そ
れぞれ対応するバス線BUSおよびバスバー線BUS_
に接続され、そのソースは、ともにグランド線に接続さ
れている。
力バー線OUT_は、それぞれインバータ44a,44
bに入力され、インバータ44a,44bの出力は、そ
れぞれNMOS42a,42bのゲートに接続されてい
る。そして、NMOS42a,42bのドレインは、そ
れぞれ対応するバス線BUSおよびバスバー線BUS_
に接続され、そのソースは、ともにグランド線に接続さ
れている。
【0038】これらのセンスアンプ16a,16bにお
いて、センスアンプ16aの場合にはビット線BLおよ
びビットバー線BL_を、また、センスアンプ16bの
場合にはデータ出力線OUTおよびデータ出力バー線O
UT_を、それぞれインバータ30a,30bおよびイ
ンバータ44a,44bにより反転し、この反転された
信号の制御に基づいて、バス線BUSおよびバスバー線
BUS_にプリチャージされた電荷を、NMOS28
a,28bおよびNMOS42a,42bによりディス
チャージするようにしたものである。
いて、センスアンプ16aの場合にはビット線BLおよ
びビットバー線BL_を、また、センスアンプ16bの
場合にはデータ出力線OUTおよびデータ出力バー線O
UT_を、それぞれインバータ30a,30bおよびイ
ンバータ44a,44bにより反転し、この反転された
信号の制御に基づいて、バス線BUSおよびバスバー線
BUS_にプリチャージされた電荷を、NMOS28
a,28bおよびNMOS42a,42bによりディス
チャージするようにしたものである。
【0039】このため、本発明の半導体記憶装置10に
よれば、例えば図9に示す従来の半導体記憶装置78と
比較して、そのトランジスタ数およびレイアウト面積を
縮小することができる。また、クロックドインバータ8
0a,80bを使用した場合、バス線BUSおよびバス
バー線BUS_にPMOSおよびNMOSのドレインが
接続されるが、本発明の場合、バス線対にはNMOS2
8a,28bまたはNMOS42a,42bのいずれか
1つの接続となり接合容量も減るため、バス線の電荷の
充放電を速くでき、図7および図9に示す従来の半導体
記憶装置64,78よりも高速動作が可能になる。
よれば、例えば図9に示す従来の半導体記憶装置78と
比較して、そのトランジスタ数およびレイアウト面積を
縮小することができる。また、クロックドインバータ8
0a,80bを使用した場合、バス線BUSおよびバス
バー線BUS_にPMOSおよびNMOSのドレインが
接続されるが、本発明の場合、バス線対にはNMOS2
8a,28bまたはNMOS42a,42bのいずれか
1つの接続となり接合容量も減るため、バス線の電荷の
充放電を速くでき、図7および図9に示す従来の半導体
記憶装置64,78よりも高速動作が可能になる。
【0040】なお、バス線BUSまたはバスバー線BU
S_のいずれか一方だけを備える半導体記憶装置におい
ては、例えば図3に示されるように、センスアンプ16
aの場合、ビット線BLをインバータ30aにより反転
し、この反転された信号の制御に基づいて、バス線BU
Sにプリチャージされた電荷を、NMOS28aにより
ディスチャージするように構成すればよい。また、これ
とは逆に、ビットバー線BL_をインバータ30bによ
り反転し、この反転された信号の制御に基づいて、バス
バー線BUS_にプリチャージされた電荷を、NMOS
28bによりディスチャージするように構成してもよ
い。
S_のいずれか一方だけを備える半導体記憶装置におい
ては、例えば図3に示されるように、センスアンプ16
aの場合、ビット線BLをインバータ30aにより反転
し、この反転された信号の制御に基づいて、バス線BU
Sにプリチャージされた電荷を、NMOS28aにより
ディスチャージするように構成すればよい。また、これ
とは逆に、ビットバー線BL_をインバータ30bによ
り反転し、この反転された信号の制御に基づいて、バス
バー線BUS_にプリチャージされた電荷を、NMOS
28bによりディスチャージするように構成してもよ
い。
【0041】同様に、センスアンプ16bの場合には、
データ出力線OUTまたはデータ出力バー線OUT_の
いずれかを、インバータ44aまたは44bにより反転
し、この反転された信号の制御に基づいて、バス線BU
Sまたはバスバー線BUS_にプリチャージされた電荷
を、NMOS42aまたは42bによりディスチャージ
するように構成すればよい。本発明の半導体記憶装置1
0に用いられるセンスアンプ16は、例えばこのような
構成を有するものである。なお、センスアンプ16の構
造も特に限定されず、従来公知のいずれのセンスアンプ
も適用可能である。
データ出力線OUTまたはデータ出力バー線OUT_の
いずれかを、インバータ44aまたは44bにより反転
し、この反転された信号の制御に基づいて、バス線BU
Sまたはバスバー線BUS_にプリチャージされた電荷
を、NMOS42aまたは42bによりディスチャージ
するように構成すればよい。本発明の半導体記憶装置1
0に用いられるセンスアンプ16は、例えばこのような
構成を有するものである。なお、センスアンプ16の構
造も特に限定されず、従来公知のいずれのセンスアンプ
も適用可能である。
【0042】次に、図4に、本発明の半導体記憶装置に
用いられるアドレスデコーダの一実施例の構成回路図を
示す。なお、同図には、センスアンプイネーブル線SA
Nに出力されるセンスアンプイネーブル信号を生成する
回路も示されている。アドレスデコーダは、外部アドレ
ス入力信号をデコードし、これに対応するワード行およ
びビット列を指定するためのワード信号およびカラムセ
レクト信号を、それぞれワード線WLおよびカラムセレ
クト線CLを介して供給するものである。
用いられるアドレスデコーダの一実施例の構成回路図を
示す。なお、同図には、センスアンプイネーブル線SA
Nに出力されるセンスアンプイネーブル信号を生成する
回路も示されている。アドレスデコーダは、外部アドレ
ス入力信号をデコードし、これに対応するワード行およ
びビット列を指定するためのワード信号およびカラムセ
レクト信号を、それぞれワード線WLおよびカラムセレ
クト線CLを介して供給するものである。
【0043】図示例のアドレスデコーダ46は、カラム
セレクト信号を生成するカラムアドレスデコーダの一部
を示すものであって、NANDゲート48およびインバ
ータ49,50により構成されている。外部アドレス入
力信号A0,A1,…はインバータ49に入力され、内
部相補アドレス線a0,a0_,a1,a1_,…が生
成される。それぞれの内部相補アドレス線a0,a0
_,a1,a1_,…は、NANDゲート48に入力さ
れてデコードされ、その出力は、インバータ50を介し
てカラムセレクト線CLに出力されている。なお、図示
していないが、ワード線WLに出力されるワード信号も
同様にして生成される。
セレクト信号を生成するカラムアドレスデコーダの一部
を示すものであって、NANDゲート48およびインバ
ータ49,50により構成されている。外部アドレス入
力信号A0,A1,…はインバータ49に入力され、内
部相補アドレス線a0,a0_,a1,a1_,…が生
成される。それぞれの内部相補アドレス線a0,a0
_,a1,a1_,…は、NANDゲート48に入力さ
れてデコードされ、その出力は、インバータ50を介し
てカラムセレクト線CLに出力されている。なお、図示
していないが、ワード線WLに出力されるワード信号も
同様にして生成される。
【0044】また、センスアンプイネーブル信号は、A
NDゲート52により生成される。ANDゲート52に
は、アドレスデコーダ46から出力されるカラムセレク
ト線CLと、従来の半導体記憶装置で使用されていたセ
ンスアンプイネーブル線SANとが入力され、ANDゲ
ート52からは、本発明の半導体記憶装置10で使用さ
れるセンスアンプイネーブル信号がセンスアンプイネー
ブル線SANに出力される。
NDゲート52により生成される。ANDゲート52に
は、アドレスデコーダ46から出力されるカラムセレク
ト線CLと、従来の半導体記憶装置で使用されていたセ
ンスアンプイネーブル線SANとが入力され、ANDゲ
ート52からは、本発明の半導体記憶装置10で使用さ
れるセンスアンプイネーブル信号がセンスアンプイネー
ブル線SANに出力される。
【0045】即ち、本発明の半導体記憶装置において
は、従来の半導体記憶装置64,78のように、全ての
センスアンプ70を動作させた後、カラムセレクト線C
Lによって、バス線に接続するビット列を選択するので
はなく、センスアンプイネーブル信号により、アドレス
信号で指定されるビット列のセンスアンプ16だけがイ
ネーブル状態とされ、バス線に接続されるため、カラム
セレクタ72,73が不必要であり、その分、高速化が
可能である。
は、従来の半導体記憶装置64,78のように、全ての
センスアンプ70を動作させた後、カラムセレクト線C
Lによって、バス線に接続するビット列を選択するので
はなく、センスアンプイネーブル信号により、アドレス
信号で指定されるビット列のセンスアンプ16だけがイ
ネーブル状態とされ、バス線に接続されるため、カラム
セレクタ72,73が不必要であり、その分、高速化が
可能である。
【0046】次に、図5に、本発明の半導体記憶装置に
用いられるバス線制御回路の一実施例の構成回路図を示
す。バス線制御回路54は、バス線BUSおよびバスバ
ー線BUS_の電圧レベルを制御するものであって、図
示例のバス線制御回路54は、プリチャージ回路56お
よびレベル保持回路58により構成されている。
用いられるバス線制御回路の一実施例の構成回路図を示
す。バス線制御回路54は、バス線BUSおよびバスバ
ー線BUS_の電圧レベルを制御するものであって、図
示例のバス線制御回路54は、プリチャージ回路56お
よびレベル保持回路58により構成されている。
【0047】まず、プリチャージ回路56は、例えばメ
モリセルのデータをバス線BUSおよびバスバー線BU
S_に読み出す前に、バス線BUSおよびバスバー線B
US_を予めプリチャージするためのもので、図示例に
おいては、PMOS60a,60bにより構成されてい
る。PMOS60a,60bのソースはともに電源線に
接続され、そのドレインは、それぞれバス線BUSおよ
びバスバー線BUS_に接続され、そのゲートは互いに
短絡されてともにプリチャージ線PC_に接続されてい
る。
モリセルのデータをバス線BUSおよびバスバー線BU
S_に読み出す前に、バス線BUSおよびバスバー線B
US_を予めプリチャージするためのもので、図示例に
おいては、PMOS60a,60bにより構成されてい
る。PMOS60a,60bのソースはともに電源線に
接続され、そのドレインは、それぞれバス線BUSおよ
びバスバー線BUS_に接続され、そのゲートは互いに
短絡されてともにプリチャージ線PC_に接続されてい
る。
【0048】また、レベル保持回路58は、例えばメモ
リセルのデータをバス線BUSおよびバスバー線BUS
_に読み出し、いずれか一方の電圧レベルが確定したと
きに、残りの他方の電圧レベルがフローティング状態に
なるのを防ぐためのもので、図示例においては、PMO
S62a,62bにより構成されている。PMOS62
a,62bのソースはともに電源線に接続され、そのド
レインは、それぞれバス線BUSおよびバスバー線BU
S_に接続され、そのゲートは、それぞれバスバー線B
US_およびバス線BUSに接続されている。
リセルのデータをバス線BUSおよびバスバー線BUS
_に読み出し、いずれか一方の電圧レベルが確定したと
きに、残りの他方の電圧レベルがフローティング状態に
なるのを防ぐためのもので、図示例においては、PMO
S62a,62bにより構成されている。PMOS62
a,62bのソースはともに電源線に接続され、そのド
レインは、それぞれバス線BUSおよびバスバー線BU
S_に接続され、そのゲートは、それぞれバスバー線B
US_およびバス線BUSに接続されている。
【0049】なお、上記レベル保持回路58の代わり
に、例えば図6に示されるラッチ型のホルダー回路59
を用いることもできる。ホルダー回路59を用いること
により、バス線BUSおよびバスバー線BUS_からな
るバス線対の内、センスアンプによりドライブされた一
方のバス線がノイズの影響を受けたとしても、他方のバ
ス線のレベルが保持できなくなる状況を防ぐことができ
る。また、例えば図3に示されるように、バス線BUS
またはバスバー線BUS_のいずれか一方だけを備える
半導体記憶装置においては、例えばセンスアンプの出力
がローレベルで、バス線がセンスアンプによりドライブ
されない場合であっても、バス線のフローティング状態
を防ぎ、そのレベルを保持することができる。
に、例えば図6に示されるラッチ型のホルダー回路59
を用いることもできる。ホルダー回路59を用いること
により、バス線BUSおよびバスバー線BUS_からな
るバス線対の内、センスアンプによりドライブされた一
方のバス線がノイズの影響を受けたとしても、他方のバ
ス線のレベルが保持できなくなる状況を防ぐことができ
る。また、例えば図3に示されるように、バス線BUS
またはバスバー線BUS_のいずれか一方だけを備える
半導体記憶装置においては、例えばセンスアンプの出力
がローレベルで、バス線がセンスアンプによりドライブ
されない場合であっても、バス線のフローティング状態
を防ぎ、そのレベルを保持することができる。
【0050】なお、本実施例においては、例えばメモリ
セル14のデータを読み出すときに、予めバス線BUS
およびバスバー線BUS_をハイレベルにプリチャージ
する例を挙げて説明するが、これとは逆に、例えば予め
バス線BUSおよびバスバー線BUS_をローレベルに
ディスチャージするように回路を構成してもよい。
セル14のデータを読み出すときに、予めバス線BUS
およびバスバー線BUS_をハイレベルにプリチャージ
する例を挙げて説明するが、これとは逆に、例えば予め
バス線BUSおよびバスバー線BUS_をローレベルに
ディスチャージするように回路を構成してもよい。
【0051】本発明の半導体記憶装置10は、基本的に
以上のように構成される。次に、メモリセル14からデ
ータを読み出す場合を例に挙げて、半導体記憶装置10
の動作について説明する。
以上のように構成される。次に、メモリセル14からデ
ータを読み出す場合を例に挙げて、半導体記憶装置10
の動作について説明する。
【0052】まず、スタンバイ状態の期間は、プリチャ
ージ線PC_、ワード線WL、センスアンプイネーブル
線SANはともにローレベルである。このとき、ビット
線BLおよびビットバー線BL_は、プリチャージ回路
12により、ハイレベルにプリチャージされ、かつ、同
電位にイコライズされている。同様に、バス線BUSお
よびバスバー線BUS_は、プリチャージ回路56によ
り、ハイレベルにプリチャージされている。また、全て
のメモリセル14および全てのセンスアンプ16は非動
作状態とされている。
ージ線PC_、ワード線WL、センスアンプイネーブル
線SANはともにローレベルである。このとき、ビット
線BLおよびビットバー線BL_は、プリチャージ回路
12により、ハイレベルにプリチャージされ、かつ、同
電位にイコライズされている。同様に、バス線BUSお
よびバスバー線BUS_は、プリチャージ回路56によ
り、ハイレベルにプリチャージされている。また、全て
のメモリセル14および全てのセンスアンプ16は非動
作状態とされている。
【0053】ここで、センスアンプ16aにおいては、
PMOS22a,22bにより、ビット線BLおよびビ
ットバー線BL_がハイレベルにプリチャージされる。
ビット線BLおよびビットバー線BL_のハイレベル
は、それぞれインバータ30a,30bにより反転さ
れ、NMOS28a,28bがオフ状態とされ、センス
アンプ16aはバス線BUSおよびバスバー線BUS_
から電気的に切り離されている。
PMOS22a,22bにより、ビット線BLおよびビ
ットバー線BL_がハイレベルにプリチャージされる。
ビット線BLおよびビットバー線BL_のハイレベル
は、それぞれインバータ30a,30bにより反転さ
れ、NMOS28a,28bがオフ状態とされ、センス
アンプ16aはバス線BUSおよびバスバー線BUS_
から電気的に切り離されている。
【0054】同様に、センスアンプ16bにおいては、
PMOS34a,34bにより、データ出力線OUTお
よびデータ出力バー線OUT_がハイレベルにプリチャ
ージされる。データ出力線OUTおよびデータ出力バー
線OUT_のハイレベルは、それぞれインバータ44
a,44bにより反転され、NMOS42a,42bが
オフ状態とされ、センスアンプ16bはバス線BUSお
よびバスバー線BUS_から電気的に切り離されてい
る。
PMOS34a,34bにより、データ出力線OUTお
よびデータ出力バー線OUT_がハイレベルにプリチャ
ージされる。データ出力線OUTおよびデータ出力バー
線OUT_のハイレベルは、それぞれインバータ44
a,44bにより反転され、NMOS42a,42bが
オフ状態とされ、センスアンプ16bはバス線BUSお
よびバスバー線BUS_から電気的に切り離されてい
る。
【0055】次いで、データの読み出し動作時において
は、プリチャージ線PC_がハイレベルとされる。ま
た、アドレス信号がアドレスデコーダ46によりデコー
ドされ、データが読み出されるべきワード行およびビッ
ト列に対応するワード線WLおよびセンスアンプイネー
ブル線SANだけがハイレベルに変化する。
は、プリチャージ線PC_がハイレベルとされる。ま
た、アドレス信号がアドレスデコーダ46によりデコー
ドされ、データが読み出されるべきワード行およびビッ
ト列に対応するワード線WLおよびセンスアンプイネー
ブル線SANだけがハイレベルに変化する。
【0056】このとき、まず、ビット線BLおよびビッ
トバー線BL_のプリチャージおよびイコライズが終了
され、同様に、バス線BUSおよびバスバー線BUS_
に対するプリチャージが終了される。次いで、ワード線
WLがハイレベルとされたメモリセル14のデータに応
じて、ビット線BLとビットバー線BL_との間に微小
差電圧が発生し、この微小差電圧は、センスアンプ16
によって増幅出力される。
トバー線BL_のプリチャージおよびイコライズが終了
され、同様に、バス線BUSおよびバスバー線BUS_
に対するプリチャージが終了される。次いで、ワード線
WLがハイレベルとされたメモリセル14のデータに応
じて、ビット線BLとビットバー線BL_との間に微小
差電圧が発生し、この微小差電圧は、センスアンプ16
によって増幅出力される。
【0057】ここで、センスアンプ16aにおいては、
ビット線BLおよびビットバー線BL_に増幅されたデ
ータが、それぞれインバータ30a,30bにより反転
され、NMOS28a,28bのいずれか一方がオン状
態になる。これにより、バス線BUSまたはバスバー線
BUS_のいずれか一方が高速にディスチャージされ
る。
ビット線BLおよびビットバー線BL_に増幅されたデ
ータが、それぞれインバータ30a,30bにより反転
され、NMOS28a,28bのいずれか一方がオン状
態になる。これにより、バス線BUSまたはバスバー線
BUS_のいずれか一方が高速にディスチャージされ
る。
【0058】同様に、センスアンプ16bにおいては、
データ出力線OUTおよびデータ出力バー線OUT_に
増幅されたデータが、それぞれインバータ44a,44
bにより反転され、NMOS42a,42bのいずれか
一方がオン状態になる。これにより、バス線BUSまた
はバスバー線BUS_のいずれか一方が高速にディスチ
ャージされる。
データ出力線OUTおよびデータ出力バー線OUT_に
増幅されたデータが、それぞれインバータ44a,44
bにより反転され、NMOS42a,42bのいずれか
一方がオン状態になる。これにより、バス線BUSまた
はバスバー線BUS_のいずれか一方が高速にディスチ
ャージされる。
【0059】バス線BUSまたはバスバー線BUS_の
いずれか一方がディスチャージされてローレベルになる
と、レベル保持回路58により、この一方のローレベル
を受けて、残りの他方の電圧レベルがハイレベルに保持
され、例えば出力ドライバーを経て半導体チップの外部
に出力される。また、レベル保持回路58の代わりに、
図6に示されるラッチ型ホルダー回路59を用いた場合
には、互いのレベルを検出することなく、確実にデータ
を保持することが可能となる。このようにして、データ
の読み出しが終了すると、プリチャージ線PC_、ワー
ド線WL、センスアンプイネーブル線SANがローレベ
ルとされ、半導体記憶装置10は再びスタンバイ状態に
戻される。半導体記憶装置10は、基本的に以上のよう
に動作する。
いずれか一方がディスチャージされてローレベルになる
と、レベル保持回路58により、この一方のローレベル
を受けて、残りの他方の電圧レベルがハイレベルに保持
され、例えば出力ドライバーを経て半導体チップの外部
に出力される。また、レベル保持回路58の代わりに、
図6に示されるラッチ型ホルダー回路59を用いた場合
には、互いのレベルを検出することなく、確実にデータ
を保持することが可能となる。このようにして、データ
の読み出しが終了すると、プリチャージ線PC_、ワー
ド線WL、センスアンプイネーブル線SANがローレベ
ルとされ、半導体記憶装置10は再びスタンバイ状態に
戻される。半導体記憶装置10は、基本的に以上のよう
に動作する。
【0060】
【発明の効果】以上詳細に説明した様に、本発明の半導
体記憶装置においては、アドレス信号により選択される
ビット列のセンスアンプだけがイネーブル状態とされ、
このセンスアンプの出力に応じて、バス線のレベルがデ
ィスチャージまたはチャージアップされる。このよう
に、本発明の半導体記憶装置によれば、バス線をディス
チャージまたはチャージアップする手段を設けるだけで
よいため、トランジスタ数およびレイアウト面積を削減
することができ、かつ、バス線に負荷されるトランジス
タの接合容量も削減されるため、バス線の電荷の充放電
を高速にでき、即ち、動作速度を高速化することができ
る。
体記憶装置においては、アドレス信号により選択される
ビット列のセンスアンプだけがイネーブル状態とされ、
このセンスアンプの出力に応じて、バス線のレベルがデ
ィスチャージまたはチャージアップされる。このよう
に、本発明の半導体記憶装置によれば、バス線をディス
チャージまたはチャージアップする手段を設けるだけで
よいため、トランジスタ数およびレイアウト面積を削減
することができ、かつ、バス線に負荷されるトランジス
タの接合容量も削減されるため、バス線の電荷の充放電
を高速にでき、即ち、動作速度を高速化することができ
る。
【図1】 本発明の半導体記憶装置の一実施例のブロッ
ク図である。
ク図である。
【図2】 (a)および(b)は、ともに本発明の半導
体記憶装置に用いられるセンスアンプの一実施例の構成
回路図である。
体記憶装置に用いられるセンスアンプの一実施例の構成
回路図である。
【図3】 本発明の半導体記憶装置に用いられるセンス
アンプの別の実施例の構成回路図である。
アンプの別の実施例の構成回路図である。
【図4】 本発明の半導体記憶装置に用いられるカラム
アドレスデコーダの一実施例の構成回路図である。
アドレスデコーダの一実施例の構成回路図である。
【図5】 本発明の半導体記憶装置のバス線の構造を示
す一実施例の構成回路図である。
す一実施例の構成回路図である。
【図6】 本発明の半導体記憶装置のバス線の構造を示
す別の実施例の構成回路図である。
す別の実施例の構成回路図である。
【図7】 従来の半導体記憶装置の一例のブロック図で
ある。
ある。
【図8】 (a)および(b)は、ともに従来の半導体
記憶装置に用いられるセンスアンプの一実施例の構成回
路図である。
記憶装置に用いられるセンスアンプの一実施例の構成回
路図である。
【図9】 従来の半導体記憶装置の別の例のブロック図
である。
である。
10,64,78 半導体記憶装置 12,56,66 プリチャージ回路 14,68 メモリセル 16,16a,16b,70,70a,70b センス
アンプ 18a,18b,18c,20a,20b,22a,2
2b,32a,32b,34a,34b,60a,60
b,62a,62b,74a,74b,74cP型MO
Sトランジスタ(PMOS) 24a,24b,26,28a,28b,36a,36
b,38a,38b,40,42a,42b,76a,
76b N型MOSトランジスタ(NMOS) 30a,30b,44a,44b,49,50,82
インバータ 46 アドレスデコーダ 48 NANDゲート 52 ANDゲート 54 バス線制御回路 58 レベル保持回路 59 ホルダー回路 72 カラムセレクタ(トランスファゲート構成) 73 カラムセレクタ(クロックドインバータ構成) 80a,80b クロックドインバータ BL ビット線 BL_ ビットバー線 PC_ プリチャージ線 WL ワード線 SAN センスアンプイネーブル線 CL カラムセレクト線 BUS バス線 BUS_ バスバー線 a0,a0_,a1,a1_ 内部相補アドレス線 A0,A1 外部アドレス入力信号
アンプ 18a,18b,18c,20a,20b,22a,2
2b,32a,32b,34a,34b,60a,60
b,62a,62b,74a,74b,74cP型MO
Sトランジスタ(PMOS) 24a,24b,26,28a,28b,36a,36
b,38a,38b,40,42a,42b,76a,
76b N型MOSトランジスタ(NMOS) 30a,30b,44a,44b,49,50,82
インバータ 46 アドレスデコーダ 48 NANDゲート 52 ANDゲート 54 バス線制御回路 58 レベル保持回路 59 ホルダー回路 72 カラムセレクタ(トランスファゲート構成) 73 カラムセレクタ(クロックドインバータ構成) 80a,80b クロックドインバータ BL ビット線 BL_ ビットバー線 PC_ プリチャージ線 WL ワード線 SAN センスアンプイネーブル線 CL カラムセレクト線 BUS バス線 BUS_ バスバー線 a0,a0_,a1,a1_ 内部相補アドレス線 A0,A1 外部アドレス入力信号
Claims (4)
- 【請求項1】少なくとも、複数のワード行からなるメモ
リセルと、前記メモリセルのデータを増幅出力するセン
スアンプとを有するビット列を複数有し、この複数のビ
ット列のセンスアンプから増幅出力されるデータを共通
のバス線を経由して読み出す半導体記憶装置であって、 さらに、同時に読み出される前記ビット列のセンスアン
プだけをイネーブル状態にする手段と、 前記ビット列毎に、予めプリチャージまたはディスチャ
ージされた前記バス線を、前記センスアンプの出力に応
じて、ディスチャージまたはチャージアップする手段と
を有することを特徴とする半導体記憶装置。 - 【請求項2】請求項1に記載の半導体記憶装置であっ
て、 さらに、前記バス線を予めプリチャージまたはディスチ
ャージする手段を有することを特徴とする半導体記憶装
置。 - 【請求項3】請求項1または2に記載の半導体記憶装置
であって、 さらに、前記バス線は、前記センスアンプにより増幅さ
れたデータおよびその反転データが読み出される一対の
バス線であって、いずれか一方のバス線のレベルを検出
して、残りの他方のバス線のレベルを保持するレベル保
持回路を有することを特徴とする半導体記憶装置。 - 【請求項4】請求項1または2に記載の半導体記憶装置
であって、 さらに、前記バス線のレベルを保持するホルダー回路を
有することを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8253337A JPH10106266A (ja) | 1996-09-25 | 1996-09-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8253337A JPH10106266A (ja) | 1996-09-25 | 1996-09-25 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10106266A true JPH10106266A (ja) | 1998-04-24 |
Family
ID=17249922
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8253337A Pending JPH10106266A (ja) | 1996-09-25 | 1996-09-25 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10106266A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6072739A (en) * | 1998-11-02 | 2000-06-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of attaining higher speed data reading and writing operations by making equalization operation suitable for single data line |
US6118714A (en) * | 1998-05-25 | 2000-09-12 | Nec Corporation | Semiconductor memory circuit with bit lines discharging means |
US6483350B2 (en) | 1998-09-11 | 2002-11-19 | International Business Machines Corporation | Sense-amplifying circuit |
JP2006331629A (ja) * | 2005-05-23 | 2006-12-07 | Stmicroelectronics Crolles 2 Sas | Dram用検出増幅器及びその制御方法並びにdram |
-
1996
- 1996-09-25 JP JP8253337A patent/JPH10106266A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6118714A (en) * | 1998-05-25 | 2000-09-12 | Nec Corporation | Semiconductor memory circuit with bit lines discharging means |
US6483350B2 (en) | 1998-09-11 | 2002-11-19 | International Business Machines Corporation | Sense-amplifying circuit |
US6072739A (en) * | 1998-11-02 | 2000-06-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of attaining higher speed data reading and writing operations by making equalization operation suitable for single data line |
JP2006331629A (ja) * | 2005-05-23 | 2006-12-07 | Stmicroelectronics Crolles 2 Sas | Dram用検出増幅器及びその制御方法並びにdram |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010814 |