JPH10106266A

JPH10106266A - 半導体記憶装置

Info

Publication number: JPH10106266A
Application number: JP8253337A
Authority: JP
Inventors: Takeshi Ohira; 平壮大
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1996-09-25
Filing date: 1996-09-25
Publication date: 1998-04-24

Abstract

(57)【要約】【課題】トランジスタ数およびレイアウト面積を縮小す
ることができ、動作速度を高速化することができる半導
体記憶装置を提供すること。【解決手段】少なくとも、複数のワード行からなるメモ
リセルと、メモリセルのデータを増幅出力するセンスア
ンプとを有するビット列を複数有し、さらに、同時に読
み出されるビット列のセンスアンプだけをイネーブル状
態にする手段と、ビット列毎に、予めプリチャージまた
はディスチャージされたバス線を、センスアンプの出力
に応じて、ディスチャージまたはチャージアップする手
段とを有することにより、上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のワード行お
よび複数のビット列からなるメモリセルアレイを有する
半導体記憶装置に関するもので、さらに詳しくは、高速
なデータの読み出しが可能な半導体記憶装置に関するも
のである。

【０００２】

【従来の技術】図７は、従来の半導体記憶装置のブロッ
ク図の一例を示すものである。図示例の半導体記憶装置
６４は、図中上下方向に複数のワード行、図中左右方向
に複数のビット列からなるメモリセルアレイを有する半
導体メモリの回路構成の一例を示すものであって、図示
例においては、各ビット列毎に、プリチャージ回路６
６、複数のワード行からなるメモリセル６８、センスア
ンプ７０、カラムセレクタ７２を有している。

【０００３】まず、プリチャージ回路６６は、メモリセ
ル６８に対して書き込み動作も読み出し動作も行われな
いスタンバイ状態の期間に、ビット線ＢＬ（ＢＬ０，Ｂ
Ｌ１，…，ＢＬｉ−１，ＢＬｉ，…）およびビットバー
線ＢＬ＿（ＢＬ０＿，ＢＬ１＿，…，ＢＬｉ−１＿，Ｂ
Ｌｉ＿，…）をともに電源電位にプリチャージし、か
つ、同電位にイコライズするためのもので、図示例にお
いては、ゲートがプリチャージ線ＰＣ＿により制御され
る３つのＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）７４ａ，７４ｂ，７４ｃにより構成されている。

【０００４】また、メモリセル６８は、１ビットの情報
を保持するものであって、メモリセル６８には、メモリ
セル６８への書き込みおよび読み出しを制御するワード
線ＷＬ（ＷＬ０，ＷＬ１，…，ＷＬｎ）が入力され、そ
のデータ入出力端子は、それぞれビット線ＢＬおよびビ
ットバー線ＢＬ＿に接続されている。

【０００５】センスアンプ７０は、メモリセル６８から
データが読み出されることにより、ビット線ＢＬとビッ
トバー線ＢＬ＿との間に発生する微小差電圧を検出し、
その微小差電圧を増幅出力するものであって、センスア
ンプ７０には、全てのセンスアンプ７０の動作を同時に
制御するセンスアンプイネーブル線ＳＡＮが入力され、
そのデータ入力端子は、それぞれビット線ＢＬおよびビ
ットバー線ＢＬ＿に接続されている。

【０００６】ここで、図８（ａ）および（ｂ）に、従来
の半導体記憶装置に用いられるセンスアンプの一例の構
成回路図を示す。図８（ａ）に示すセンスアンプ７０ａ
は、ラッチ型センスアンプの一例を示すものであり、図
８（ｂ）に示すセンスアンプ７０ｂは、電流検出型セン
スアンプの一例を示すものであって、従来の半導体記憶
装置６４に用いられるセンスアンプ７０は、例えばこの
ような構成を有するものである。

【０００７】そして、カラムセレクタ７２は、センスア
ンプ７０により増幅出力されるデータを、これに対応す
るバス線ＢＵＳ（ＢＵＳ０，ＢＵＳ１，…，ＢＵＳｉ−
１）およびバスバー線ＢＵＳ＿（ＢＵＳ０＿，ＢＵＳ１
＿，…，ＢＵＳｉ−１＿）に接続するものであって、図
示例においては、センスアンプ７０のデータ出力線およ
びデータ出力バー線と、バス線ＢＵＳおよびバスバー線
ＢＵＳ＿との間に直列接続され、ゲートがカラムセレク
ト線ＣＬ（ＣＬ０，ＣＬ１，…）に接続された２つのＮ
型ＭＯＳトランジスタ（以下、ＮＭＯＳという）７６
ａ，７６ｂにより構成されている。

【０００８】従来の半導体記憶装置６４は、例えば以上
のように構成される。次に、メモリセル６８からデータ
を読み出す場合を例に挙げて、半導体記憶装置６４の動
作について説明する。

【０００９】まず、スタンバイ状態の期間は、プリチャ
ージ線ＰＣ＿、ワード線ＷＬ、センスアンプイネーブル
線ＳＡＮはともにローレベルである。このとき、ビット
線ＢＬおよびビットバー線ＢＬ＿は、プリチャージ回路
６６により、ハイレベルにプリチャージされ、かつ、同
電位にイコライズされている。同様に、バス線ＢＵＳお
よびバスバー線ＢＵＳ＿もハイレベルにプリチャージさ
れている。また、全てのメモリセル６８および全てのセ
ンスアンプ７０は非動作状態とされている。

【００１０】データの読み出し動作時においては、ま
ず、プリチャージ線ＰＣ＿がハイレベルとされ、ビット
線ＢＬおよびビットバー線ＢＬ＿のプリチャージおよび
イコライズが終了され、同様に、バス線ＢＵＳおよびバ
スバー線ＢＵＳ＿に対するプリチャージも終了される。

【００１１】次いで、ロウアドレス信号がデコードさ
れ、データが読み出されるべきワード行に対応するワー
ド線ＷＬがハイレベルとされる。そして、ワード線ＷＬ
がハイレベルとされたメモリセル６８のデータに応じ
て、ビット線ＢＬとビットバー線ＢＬ＿との間に微小差
電圧が発生し、この微小差電圧は、それぞれ対応するセ
ンスアンプ７０により増幅出力される。

【００１２】同様に、カラムアドレス信号に応じて、デ
ータが読み出されるべきビット列に対応するカラムセレ
クト線ＣＬだけがハイレベルとされる。カラムセレクト
線ＣＬがハイレベルとされたビット列のセンスアンプ７
０の出力は、カラムセレクタ７２を介してバス線ＢＵＳ
およびバスバー線ＢＵＳ＿に接続され、バス線ＢＵＳま
たはバスバー線ＢＵＳ＿のいずれか一方だけがディスチ
ャージされてローレベルとされる。

【００１３】バス線ＢＵＳおよびバスバー線ＢＵＳ＿に
読み出されたデータが、例えば出力ドライバーを経て半
導体チップの外部に出力された後、プリチャージ線ＰＣ
＿、ワード線ＷＬ、センスアンプイネーブル線ＳＡＮは
ローレベルとされ、半導体記憶装置６４は再びスタンバ
イ状態に戻される。

【００１４】このようにして、従来の半導体記憶装置６
４においては、センスアンプ７０とバス線ＢＵＳおよび
バスバー線ＢＵＳ＿とがカラムセレクタ７２で直列接続
され、プリチャージされたバス線ＢＵＳまたはバスバー
線ＢＵＳ＿のいずれか一方の電荷を、ＮＭＯＳ７６ａ，
７６ｂを介してディスチャージすることによって、メモ
リセル６８に記憶されたデータを読み出している。

【００１５】しかしながら、上記半導体記憶装置６４に
おいては、センスアンプ７０の駆動能力が低く、かつ、
センスアンプ７０とバス線ＢＵＳおよびバスバー線ＢＵ
Ｓ＿とが、カラムセレクタ７２を構成するＮＭＯＳ７６
ａ，７６ｂで直列接続されており、これらのＮＭＯＳ７
６ａ，７６ｂの抵抗成分により、バス線ＢＵＳおよびバ
スバー線ＢＵＳ＿の電荷を高速に引き抜くことができ
ず、高速なバス線駆動ができないという問題点があっ
た。

【００１６】また、カラムセレクタ７２を構成するトラ
ンスファゲートの代わりに、クロックドインバータで構
成されたカラムセレクタを用いる半導体記憶装置もあ
る。ここで、図９に、従来の半導体記憶装置の別の例の
構成回路図を示す。図示例の半導体記憶装置７８は、ク
ロックドインバータで構成されたカラムセレクタを用い
る半導体記憶装置のメモリセルの１ビット列だけを示し
たもので、同図において、カラムセレクタ７３は、クロ
ックドインバータ８０ａ，８０ｂおよびインバータ８２
により構成されている。

【００１７】図示例の半導体記憶装置７８において、セ
ンスアンプ７０の出力は、クロックドインバータ８０
ａ，８０ｂに入力され、バス線ＢＵＳおよびバスバー線
ＢＵＳ＿は、クロックドインバータ８０ａ，８０ｂによ
り駆動される。また、カラムセレクト線ＣＬは、インバ
ータ８２に入力されて反転された信号が生成され、クロ
ックドインバータ８０ａ，８０ｂは、カラムセレクト線
ＣＬおよびインバータ８２の出力により制御される。

【００１８】しかしながら、この半導体記憶装置７８に
おいては、各ビット列毎に、カラムセレクタ７３を構成
するそれぞれのクロックドインバータ８０ａ，８０ｂ自
体が４つのトランジスタにより構成され、さらに、クロ
ックドインバータ８０ａ，８０ｂを構成するＰＭＯＳお
よびＮＭＯＳの両方を制御するために、カラムセレクト
線ＣＬを反転するインバータ８２が必要になる等、トラ
ンジスタ数が多くなるという問題点があった。

【００１９】また、ＣＭＯＳ構成なのでＰＭＯＳおよび
ＮＭＯＳの素子分離も必要であり、このカラムセレクタ
７３をビット列毎に設けるとなるとレイアウト面積が大
きくなるし、さらにはバス線ＢＵＳおよびバスバー線Ｂ
ＵＳ＿に接続されるクロックドインバータ８０ａ，８０
ｂを構成するＰＭＯＳおよびＮＭＯＳの接合容量が無視
できず、また、カラムセレクト線ＣＬのゲート負荷も大
きいため、高速動作ができない等の問題点もあった。

【００２０】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、トランジスタ数
およびレイアウト面積を縮小することができ、動作速度
を高速化することができる半導体記憶装置を提供するこ
とにある。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、少なくとも、複数のワード行からなるメ
モリセルと、前記メモリセルのデータを増幅出力するセ
ンスアンプとを有するビット列を複数有し、この複数の
ビット列のセンスアンプから増幅出力されるデータを共
通のバス線を経由して読み出す半導体記憶装置であっ
て、さらに、同時に読み出される前記ビット列のセンス
アンプだけをイネーブル状態にする手段と、前記ビット
列毎に、予めプリチャージまたはディスチャージされた
前記バス線を、前記センスアンプの出力に応じて、ディ
スチャージまたはチャージアップする手段とを有するこ
とを特徴とする半導体記憶装置を提供するものである。

【００２２】ここで、上記半導体記憶装置であって、さ
らに、前記バス線を予めプリチャージまたはディスチャ
ージする手段を有するのが好ましい。また、上記半導体
記憶装置であって、さらに、前記バス線は、前記センス
アンプにより増幅されたデータおよびその反転データが
読み出される一対のバス線であって、いずれか一方のバ
ス線のレベルを検出して、残りの他方のバス線のレベル
を保持するレベル保持回路を有するのが好ましい。ま
た、上記半導体記憶装置であって、さらに、前記バス線
のレベルを保持するホルダー回路、例えばラッチ型のホ
ルダー回路を有するのが好ましい。

【００２３】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。

【００２４】図１は、本発明の半導体記憶装置の一実施
例のブロック図である。図示例の半導体記憶装置１０
は、図中上下方向に複数のワード行、図中左右方向に複
数のビット列からなるメモリセルアレイを有するＤＲＡ
Ｍ，ＳＲＡＭ，ＣＡＭ，ＲＯＭ等の半導体メモリの回路
構成の一例を示すものであって、図示例においては、各
ビット列毎に、プリチャージ回路１２、複数のワード行
からなるメモリセル１４およびセンスアンプ１６を有し
ている。

【００２５】図示例の半導体記憶装置１０において、ま
ず、プリチャージ回路１２は、基本的に、メモリセル１
４に対して書き込み動作も読み出し動作も行われないス
タンバイ状態の期間に、ビット線ＢＬ（ＢＬ０，ＢＬ
１，…，ＢＬｉ−１，ＢＬｉ，…）およびビットバー線
ＢＬ＿（ＢＬ０＿，ＢＬ１＿，…，ＢＬｉ−１＿，ＢＬ
ｉ＿，…）をともに電源電位にプリチャージし、かつ、
同電位にイコライズするためのものであって、図示例に
おいては、３つのＰ型ＭＯＳトランジスタ（以下、ＰＭ
ＯＳという）１８ａ，１８ｂ，１８ｃにより構成されて
いる。

【００２６】ここで、ＰＭＯＳ１８ａ，１８ｂのソース
はともに電源線に接続され、そのドレインは、それぞれ
ビット線ＢＬおよびビットバー線ＢＬ＿に接続されてい
る。また、ＰＭＯＳ１８ｃの入出力端子（ソースまたは
ドレイン）は、それぞれビット線ＢＬおよびビットバー
線ＢＬ＿に接続され、ＰＭＯＳ１８ａ，１８ｂ，１８ｃ
のゲートは、ともにビット線ＢＬおよびビットバー線Ｂ
Ｌ＿のプリチャージを制御するプリチャージ線ＰＣ＿に
接続されている。

【００２７】なお、本実施例においては、例えばメモリ
セル１４のデータを読み出す前に、予めビット線ＢＬお
よびビットバー線ＢＬ＿をハイレベルにプリチャージす
る例を挙げて説明するが、本発明はこれに限定されず、
ある一定の電位、例えば予めビット線ＢＬおよびビット
バー線ＢＬ＿を１／２・Ｖｄｄの中間レベルあるいはロ
ーレベルにディスチャージするように回路を構成しても
よい。

【００２８】メモリセル１４は、１ビットの情報を保持
するものであって、メモリセル１４には、メモリセル１
４への書き込みおよび読み出しを制御するワード線ＷＬ
（ＷＬ０，ＷＬ１，…，ＷＬｎ）が入力され、そのデー
タ入出力端子は、それぞれビット線ＢＬおよびビットバ
ー線ＢＬ＿に接続されている。なお、メモリセル１４と
しては、ＤＲＡＭメモリセル、ＳＲＡＭメモリセル、Ｃ
ＡＭメモリセル、ＲＯＭメモリセル等のいずれのメモリ
セルであってもよい。

【００２９】センスアンプ１６は、メモリセル１４から
データが読み出されることにより、ビット線ＢＬとビッ
トバー線ＢＬ＿との間に発生する微小差電圧を検出し、
その微小差電圧を増幅出力するものであって、センスア
ンプ１６には、センスアンプ１６の動作を制御するセン
スアンプイネーブル線ＳＡＮ（ＳＡＮ０，ＳＡＮ１，
…）が入力され、そのデータ入力端子は、それぞれビッ
ト線ＢＬおよびビットバー線ＢＬ＿に接続され、データ
出力端子は、それぞれこれに対応するバス線ＢＵＳ（Ｂ
ＵＳ０，ＢＵＳ１，…，ＢＵＳｉ−１）およびバスバー
線ＢＵＳ＿（ＢＵＳ０＿，ＢＵＳ１＿，…，ＢＵＳｉ−
１＿）に接続されている。

【００３０】ここで、図２（ａ）および（ｂ）に、本発
明の半導体記憶装置に用いられるセンスアンプの一実施
例の構成回路図を示す。まず、図２（ａ）に示すセンス
アンプ１６ａは、ラッチ型センスアンプの一例を示すも
のであって、図示例においては、ＰＭＯＳ２０ａ，２０
ｂ，ＰＭＯＳ２２ａ，２２ｂ，Ｎ型ＭＯＳトランジスタ
（以下、ＮＭＯＳと記述する）２４ａ，２４ｂ，ＮＭＯ
Ｓ２６，ＮＭＯＳ２８ａ，２８ｂおよびインバータ３０
ａ，３０ｂにより構成されている。

【００３１】このラッチ型センスアンプ１６ａにおい
て、ＰＭＯＳ２０ａ，２０ｂおよびＰＭＯＳ２２ａ，２
２ｂのソースはともに電源線に接続され、ＮＭＯＳ２４
ａ，２４ｂのソースは互いに短絡されてＮＭＯＳ２６の
ドレインに接続されている。また、ＮＭＯＳ２６のソー
スはグランド線に接続され、ＮＭＯＳ２６，ＰＭＯＳ２
２ａおよびＰＭＯＳ２２ｂのゲートは、ともにセンスア
ンプイネーブル線ＳＡＮに接続されている。

【００３２】ＰＭＯＳ２０ａ，ＮＭＯＳ２４ａのゲー
ト、および、ＰＭＯＳ２０ｂ，ＰＭＯＳ２２ｂ，ＮＭＯ
Ｓ２４ｂのドレインは互いに短絡され、これらは、とも
にビットバー線ＢＬ＿に接続されている。同様に、ＰＭ
ＯＳ２０ｂ，ＮＭＯＳ２４ｂのゲート、および、ＰＭＯ
Ｓ２０ａ，ＰＭＯＳ２２ａ，ＮＭＯＳ２４ａのドレイン
は互いに短絡され、これらは、ともにビット線ＢＬに接
続されている。

【００３３】ビット線ＢＬおよびビットバー線ＢＬ＿
は、それぞれインバータ３０ａ，３０ｂに入力され、イ
ンバータ３０ａ，３０ｂの出力は、それぞれＮＭＯＳ２
８ａ，２８ｂのゲートに接続されている。そして、ＮＭ
ＯＳ２８ａ，２８ｂのドレインは、それぞれ対応するバ
ス線ＢＵＳおよびバスバー線ＢＵＳ＿に接続され、その
ソースは、ともにグランド線に接続されている。

【００３４】また、図２（ｂ）に示すセンスアンプ１６
ｂは、電流検出型センスアンプの一例を示すものであっ
て、図示例においては、ＰＭＯＳ３２ａ，３２ｂ，ＰＭ
ＯＳ３４ａ，３４ｂ，ＮＭＯＳ３６ａ，３６ｂ，ＮＭＯ
Ｓ３８ａ，３８ｂ，ＮＭＯＳ４０，ＮＭＯＳ４２ａ，４
２ｂおよびインバータ４４ａ，４４ｂにより構成されて
いる。

【００３５】図示例の電流検出型センスアンプ１６ｂに
おいて、ＰＭＯＳ３２ａ，３２ｂおよびＰＭＯＳ３４
ａ，３４ｂのソースはともに電源線に接続され、ＮＭＯ
Ｓ３６ａ，３６ｂのソースは、それぞれＮＭＯＳ３８
ａ，３８ｂのドレインに接続されている。ＮＭＯＳ３８
ａ，３８ｂのゲートは、それぞれビット線ＢＬおよびビ
ットバー線ＢＬ＿に接続され、そのソースは互いに短絡
され、ともにＮＭＯＳ４０のドレインに接続されてい
る。また、ＮＭＯＳ４０のソースはグランド線に接続さ
れ、ＮＭＯＳ４０およびＰＭＯＳ３４ａ，３４ｂのゲー
トは、ともにセンスアンプイネーブル線ＳＡＮに接続さ
れている。

【００３６】ＰＭＯＳ３２ａ，ＮＭＯＳ３６ａのゲー
ト、および、ＰＭＯＳ３２ｂ，ＰＭＯＳ３４ｂ，ＮＭＯ
Ｓ３６ｂのドレインは互いに短絡され、これらは、とも
にデータ出力線ＯＵＴに接続されている。同様に、ＰＭ
ＯＳ３２ｂ，ＮＭＯＳ３６ｂのゲート、および、ＰＭＯ
Ｓ３２ａ，ＰＭＯＳ３４ａ，ＮＭＯＳ３６ａのドレイン
は互いに短絡され、これらは、ともにデータ出力バー線
ＯＵＴ＿に接続されている。

【００３７】また、データ出力線ＯＵＴおよびデータ出
力バー線ＯＵＴ＿は、それぞれインバータ４４ａ，４４
ｂに入力され、インバータ４４ａ，４４ｂの出力は、そ
れぞれＮＭＯＳ４２ａ，４２ｂのゲートに接続されてい
る。そして、ＮＭＯＳ４２ａ，４２ｂのドレインは、そ
れぞれ対応するバス線ＢＵＳおよびバスバー線ＢＵＳ＿
に接続され、そのソースは、ともにグランド線に接続さ
れている。

【００３８】これらのセンスアンプ１６ａ，１６ｂにお
いて、センスアンプ１６ａの場合にはビット線ＢＬおよ
びビットバー線ＢＬ＿を、また、センスアンプ１６ｂの
場合にはデータ出力線ＯＵＴおよびデータ出力バー線Ｏ
ＵＴ＿を、それぞれインバータ３０ａ，３０ｂおよびイ
ンバータ４４ａ，４４ｂにより反転し、この反転された
信号の制御に基づいて、バス線ＢＵＳおよびバスバー線
ＢＵＳ＿にプリチャージされた電荷を、ＮＭＯＳ２８
ａ，２８ｂおよびＮＭＯＳ４２ａ，４２ｂによりディス
チャージするようにしたものである。

【００３９】このため、本発明の半導体記憶装置１０に
よれば、例えば図９に示す従来の半導体記憶装置７８と
比較して、そのトランジスタ数およびレイアウト面積を
縮小することができる。また、クロックドインバータ８
０ａ，８０ｂを使用した場合、バス線ＢＵＳおよびバス
バー線ＢＵＳ＿にＰＭＯＳおよびＮＭＯＳのドレインが
接続されるが、本発明の場合、バス線対にはＮＭＯＳ２
８ａ，２８ｂまたはＮＭＯＳ４２ａ，４２ｂのいずれか
１つの接続となり接合容量も減るため、バス線の電荷の
充放電を速くでき、図７および図９に示す従来の半導体
記憶装置６４，７８よりも高速動作が可能になる。

【００４０】なお、バス線ＢＵＳまたはバスバー線ＢＵ
Ｓ＿のいずれか一方だけを備える半導体記憶装置におい
ては、例えば図３に示されるように、センスアンプ１６
ａの場合、ビット線ＢＬをインバータ３０ａにより反転
し、この反転された信号の制御に基づいて、バス線ＢＵ
Ｓにプリチャージされた電荷を、ＮＭＯＳ２８ａにより
ディスチャージするように構成すればよい。また、これ
とは逆に、ビットバー線ＢＬ＿をインバータ３０ｂによ
り反転し、この反転された信号の制御に基づいて、バス
バー線ＢＵＳ＿にプリチャージされた電荷を、ＮＭＯＳ
２８ｂによりディスチャージするように構成してもよ
い。

【００４１】同様に、センスアンプ１６ｂの場合には、
データ出力線ＯＵＴまたはデータ出力バー線ＯＵＴ＿の
いずれかを、インバータ４４ａまたは４４ｂにより反転
し、この反転された信号の制御に基づいて、バス線ＢＵ
Ｓまたはバスバー線ＢＵＳ＿にプリチャージされた電荷
を、ＮＭＯＳ４２ａまたは４２ｂによりディスチャージ
するように構成すればよい。本発明の半導体記憶装置１
０に用いられるセンスアンプ１６は、例えばこのような
構成を有するものである。なお、センスアンプ１６の構
造も特に限定されず、従来公知のいずれのセンスアンプ
も適用可能である。

【００４２】次に、図４に、本発明の半導体記憶装置に
用いられるアドレスデコーダの一実施例の構成回路図を
示す。なお、同図には、センスアンプイネーブル線ＳＡ
Ｎに出力されるセンスアンプイネーブル信号を生成する
回路も示されている。アドレスデコーダは、外部アドレ
ス入力信号をデコードし、これに対応するワード行およ
びビット列を指定するためのワード信号およびカラムセ
レクト信号を、それぞれワード線ＷＬおよびカラムセレ
クト線ＣＬを介して供給するものである。

【００４３】図示例のアドレスデコーダ４６は、カラム
セレクト信号を生成するカラムアドレスデコーダの一部
を示すものであって、ＮＡＮＤゲート４８およびインバ
ータ４９，５０により構成されている。外部アドレス入
力信号Ａ０，Ａ１，…はインバータ４９に入力され、内
部相補アドレス線ａ０，ａ０＿，ａ１，ａ１＿，…が生
成される。それぞれの内部相補アドレス線ａ０，ａ０
＿，ａ１，ａ１＿，…は、ＮＡＮＤゲート４８に入力さ
れてデコードされ、その出力は、インバータ５０を介し
てカラムセレクト線ＣＬに出力されている。なお、図示
していないが、ワード線ＷＬに出力されるワード信号も
同様にして生成される。

【００４４】また、センスアンプイネーブル信号は、Ａ
ＮＤゲート５２により生成される。ＡＮＤゲート５２に
は、アドレスデコーダ４６から出力されるカラムセレク
ト線ＣＬと、従来の半導体記憶装置で使用されていたセ
ンスアンプイネーブル線ＳＡＮとが入力され、ＡＮＤゲ
ート５２からは、本発明の半導体記憶装置１０で使用さ
れるセンスアンプイネーブル信号がセンスアンプイネー
ブル線ＳＡＮに出力される。

【００４５】即ち、本発明の半導体記憶装置において
は、従来の半導体記憶装置６４，７８のように、全ての
センスアンプ７０を動作させた後、カラムセレクト線Ｃ
Ｌによって、バス線に接続するビット列を選択するので
はなく、センスアンプイネーブル信号により、アドレス
信号で指定されるビット列のセンスアンプ１６だけがイ
ネーブル状態とされ、バス線に接続されるため、カラム
セレクタ７２，７３が不必要であり、その分、高速化が
可能である。

【００４６】次に、図５に、本発明の半導体記憶装置に
用いられるバス線制御回路の一実施例の構成回路図を示
す。バス線制御回路５４は、バス線ＢＵＳおよびバスバ
ー線ＢＵＳ＿の電圧レベルを制御するものであって、図
示例のバス線制御回路５４は、プリチャージ回路５６お
よびレベル保持回路５８により構成されている。

【００４７】まず、プリチャージ回路５６は、例えばメ
モリセルのデータをバス線ＢＵＳおよびバスバー線ＢＵ
Ｓ＿に読み出す前に、バス線ＢＵＳおよびバスバー線Ｂ
ＵＳ＿を予めプリチャージするためのもので、図示例に
おいては、ＰＭＯＳ６０ａ，６０ｂにより構成されてい
る。ＰＭＯＳ６０ａ，６０ｂのソースはともに電源線に
接続され、そのドレインは、それぞれバス線ＢＵＳおよ
びバスバー線ＢＵＳ＿に接続され、そのゲートは互いに
短絡されてともにプリチャージ線ＰＣ＿に接続されてい
る。

【００４８】また、レベル保持回路５８は、例えばメモ
リセルのデータをバス線ＢＵＳおよびバスバー線ＢＵＳ
＿に読み出し、いずれか一方の電圧レベルが確定したと
きに、残りの他方の電圧レベルがフローティング状態に
なるのを防ぐためのもので、図示例においては、ＰＭＯ
Ｓ６２ａ，６２ｂにより構成されている。ＰＭＯＳ６２
ａ，６２ｂのソースはともに電源線に接続され、そのド
レインは、それぞれバス線ＢＵＳおよびバスバー線ＢＵ
Ｓ＿に接続され、そのゲートは、それぞれバスバー線Ｂ
ＵＳ＿およびバス線ＢＵＳに接続されている。

【００４９】なお、上記レベル保持回路５８の代わり
に、例えば図６に示されるラッチ型のホルダー回路５９
を用いることもできる。ホルダー回路５９を用いること
により、バス線ＢＵＳおよびバスバー線ＢＵＳ＿からな
るバス線対の内、センスアンプによりドライブされた一
方のバス線がノイズの影響を受けたとしても、他方のバ
ス線のレベルが保持できなくなる状況を防ぐことができ
る。また、例えば図３に示されるように、バス線ＢＵＳ
またはバスバー線ＢＵＳ＿のいずれか一方だけを備える
半導体記憶装置においては、例えばセンスアンプの出力
がローレベルで、バス線がセンスアンプによりドライブ
されない場合であっても、バス線のフローティング状態
を防ぎ、そのレベルを保持することができる。

【００５０】なお、本実施例においては、例えばメモリ
セル１４のデータを読み出すときに、予めバス線ＢＵＳ
およびバスバー線ＢＵＳ＿をハイレベルにプリチャージ
する例を挙げて説明するが、これとは逆に、例えば予め
バス線ＢＵＳおよびバスバー線ＢＵＳ＿をローレベルに
ディスチャージするように回路を構成してもよい。

【００５１】本発明の半導体記憶装置１０は、基本的に
以上のように構成される。次に、メモリセル１４からデ
ータを読み出す場合を例に挙げて、半導体記憶装置１０
の動作について説明する。

【００５２】まず、スタンバイ状態の期間は、プリチャ
ージ線ＰＣ＿、ワード線ＷＬ、センスアンプイネーブル
線ＳＡＮはともにローレベルである。このとき、ビット
線ＢＬおよびビットバー線ＢＬ＿は、プリチャージ回路
１２により、ハイレベルにプリチャージされ、かつ、同
電位にイコライズされている。同様に、バス線ＢＵＳお
よびバスバー線ＢＵＳ＿は、プリチャージ回路５６によ
り、ハイレベルにプリチャージされている。また、全て
のメモリセル１４および全てのセンスアンプ１６は非動
作状態とされている。

【００５３】ここで、センスアンプ１６ａにおいては、
ＰＭＯＳ２２ａ，２２ｂにより、ビット線ＢＬおよびビ
ットバー線ＢＬ＿がハイレベルにプリチャージされる。
ビット線ＢＬおよびビットバー線ＢＬ＿のハイレベル
は、それぞれインバータ３０ａ，３０ｂにより反転さ
れ、ＮＭＯＳ２８ａ，２８ｂがオフ状態とされ、センス
アンプ１６ａはバス線ＢＵＳおよびバスバー線ＢＵＳ＿
から電気的に切り離されている。

【００５４】同様に、センスアンプ１６ｂにおいては、
ＰＭＯＳ３４ａ，３４ｂにより、データ出力線ＯＵＴお
よびデータ出力バー線ＯＵＴ＿がハイレベルにプリチャ
ージされる。データ出力線ＯＵＴおよびデータ出力バー
線ＯＵＴ＿のハイレベルは、それぞれインバータ４４
ａ，４４ｂにより反転され、ＮＭＯＳ４２ａ，４２ｂが
オフ状態とされ、センスアンプ１６ｂはバス線ＢＵＳお
よびバスバー線ＢＵＳ＿から電気的に切り離されてい
る。

【００５５】次いで、データの読み出し動作時において
は、プリチャージ線ＰＣ＿がハイレベルとされる。ま
た、アドレス信号がアドレスデコーダ４６によりデコー
ドされ、データが読み出されるべきワード行およびビッ
ト列に対応するワード線ＷＬおよびセンスアンプイネー
ブル線ＳＡＮだけがハイレベルに変化する。

【００５６】このとき、まず、ビット線ＢＬおよびビッ
トバー線ＢＬ＿のプリチャージおよびイコライズが終了
され、同様に、バス線ＢＵＳおよびバスバー線ＢＵＳ＿
に対するプリチャージが終了される。次いで、ワード線
ＷＬがハイレベルとされたメモリセル１４のデータに応
じて、ビット線ＢＬとビットバー線ＢＬ＿との間に微小
差電圧が発生し、この微小差電圧は、センスアンプ１６
によって増幅出力される。

【００５７】ここで、センスアンプ１６ａにおいては、
ビット線ＢＬおよびビットバー線ＢＬ＿に増幅されたデ
ータが、それぞれインバータ３０ａ，３０ｂにより反転
され、ＮＭＯＳ２８ａ，２８ｂのいずれか一方がオン状
態になる。これにより、バス線ＢＵＳまたはバスバー線
ＢＵＳ＿のいずれか一方が高速にディスチャージされ
る。

【００５８】同様に、センスアンプ１６ｂにおいては、
データ出力線ＯＵＴおよびデータ出力バー線ＯＵＴ＿に
増幅されたデータが、それぞれインバータ４４ａ，４４
ｂにより反転され、ＮＭＯＳ４２ａ，４２ｂのいずれか
一方がオン状態になる。これにより、バス線ＢＵＳまた
はバスバー線ＢＵＳ＿のいずれか一方が高速にディスチ
ャージされる。

【００５９】バス線ＢＵＳまたはバスバー線ＢＵＳ＿の
いずれか一方がディスチャージされてローレベルになる
と、レベル保持回路５８により、この一方のローレベル
を受けて、残りの他方の電圧レベルがハイレベルに保持
され、例えば出力ドライバーを経て半導体チップの外部
に出力される。また、レベル保持回路５８の代わりに、
図６に示されるラッチ型ホルダー回路５９を用いた場合
には、互いのレベルを検出することなく、確実にデータ
を保持することが可能となる。このようにして、データ
の読み出しが終了すると、プリチャージ線ＰＣ＿、ワー
ド線ＷＬ、センスアンプイネーブル線ＳＡＮがローレベ
ルとされ、半導体記憶装置１０は再びスタンバイ状態に
戻される。半導体記憶装置１０は、基本的に以上のよう
に動作する。

【００６０】

【発明の効果】以上詳細に説明した様に、本発明の半導
体記憶装置においては、アドレス信号により選択される
ビット列のセンスアンプだけがイネーブル状態とされ、
このセンスアンプの出力に応じて、バス線のレベルがデ
ィスチャージまたはチャージアップされる。このよう
に、本発明の半導体記憶装置によれば、バス線をディス
チャージまたはチャージアップする手段を設けるだけで
よいため、トランジスタ数およびレイアウト面積を削減
することができ、かつ、バス線に負荷されるトランジス
タの接合容量も削減されるため、バス線の電荷の充放電
を高速にでき、即ち、動作速度を高速化することができ
る。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の一実施例のブロッ
ク図である。

【図２】（ａ）および（ｂ）は、ともに本発明の半導
体記憶装置に用いられるセンスアンプの一実施例の構成
回路図である。

【図３】本発明の半導体記憶装置に用いられるセンス
アンプの別の実施例の構成回路図である。

【図４】本発明の半導体記憶装置に用いられるカラム
アドレスデコーダの一実施例の構成回路図である。

【図５】本発明の半導体記憶装置のバス線の構造を示
す一実施例の構成回路図である。

【図６】本発明の半導体記憶装置のバス線の構造を示
す別の実施例の構成回路図である。

【図７】従来の半導体記憶装置の一例のブロック図で
ある。

【図８】（ａ）および（ｂ）は、ともに従来の半導体
記憶装置に用いられるセンスアンプの一実施例の構成回
路図である。

【図９】従来の半導体記憶装置の別の例のブロック図
である。

【符号の説明】

１０，６４，７８半導体記憶装置１２，５６，６６プリチャージ回路１４，６８メモリセル１６，１６ａ，１６ｂ，７０，７０ａ，７０ｂセンス
アンプ１８ａ，１８ｂ，１８ｃ，２０ａ，２０ｂ，２２ａ，２
２ｂ，３２ａ，３２ｂ，３４ａ，３４ｂ，６０ａ，６０
ｂ，６２ａ，６２ｂ，７４ａ，７４ｂ，７４ｃＰ型ＭＯ
Ｓトランジスタ（ＰＭＯＳ）２４ａ，２４ｂ，２６，２８ａ，２８ｂ，３６ａ，３６
ｂ，３８ａ，３８ｂ，４０，４２ａ，４２ｂ，７６ａ，
７６ｂＮ型ＭＯＳトランジスタ（ＮＭＯＳ）３０ａ，３０ｂ，４４ａ，４４ｂ，４９，５０，８２
インバータ４６アドレスデコーダ４８ＮＡＮＤゲート５２ＡＮＤゲート５４バス線制御回路５８レベル保持回路５９ホルダー回路７２カラムセレクタ（トランスファゲート構成）７３カラムセレクタ（クロックドインバータ構成）８０ａ，８０ｂクロックドインバータＢＬビット線ＢＬ＿ビットバー線ＰＣ＿プリチャージ線ＷＬワード線ＳＡＮセンスアンプイネーブル線ＣＬカラムセレクト線ＢＵＳバス線ＢＵＳ＿バスバー線ａ０，ａ０＿，ａ１，ａ１＿内部相補アドレス線Ａ０，Ａ１外部アドレス入力信号

Claims

【特許請求の範囲】

【請求項１】少なくとも、複数のワード行からなるメモ
リセルと、前記メモリセルのデータを増幅出力するセン
スアンプとを有するビット列を複数有し、この複数のビ
ット列のセンスアンプから増幅出力されるデータを共通
のバス線を経由して読み出す半導体記憶装置であって、さらに、同時に読み出される前記ビット列のセンスアン
プだけをイネーブル状態にする手段と、前記ビット列毎に、予めプリチャージまたはディスチャ
ージされた前記バス線を、前記センスアンプの出力に応
じて、ディスチャージまたはチャージアップする手段と
を有することを特徴とする半導体記憶装置。
【請求項２】請求項１に記載の半導体記憶装置であっ
て、さらに、前記バス線を予めプリチャージまたはディスチ
ャージする手段を有することを特徴とする半導体記憶装
置。
【請求項３】請求項１または２に記載の半導体記憶装置
であって、さらに、前記バス線は、前記センスアンプにより増幅さ
れたデータおよびその反転データが読み出される一対の
バス線であって、いずれか一方のバス線のレベルを検出
して、残りの他方のバス線のレベルを保持するレベル保
持回路を有することを特徴とする半導体記憶装置。
【請求項４】請求項１または２に記載の半導体記憶装置
であって、さらに、前記バス線のレベルを保持するホルダー回路を
有することを特徴とする半導体記憶装置。