JPH0770856B2 - 混成集積回路基板の位置検出方法 - Google Patents
混成集積回路基板の位置検出方法Info
- Publication number
- JPH0770856B2 JPH0770856B2 JP1045891A JP4589189A JPH0770856B2 JP H0770856 B2 JPH0770856 B2 JP H0770856B2 JP 1045891 A JP1045891 A JP 1045891A JP 4589189 A JP4589189 A JP 4589189A JP H0770856 B2 JPH0770856 B2 JP H0770856B2
- Authority
- JP
- Japan
- Prior art keywords
- recognition
- integrated circuit
- substrate
- hybrid integrated
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/78—Apparatus for connecting with wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/78—Apparatus for connecting with wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Image Processing (AREA)
- Structure Of Printed Boards (AREA)
- Supply And Installment Of Electrical Components (AREA)
- Wire Bonding (AREA)
- Die Bonding (AREA)
- Image Analysis (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、混成集積回路基板をマウント装置やワイヤボ
ンディング装置に装填し、装填位置を画像認識によって
検出する混成集積回路基板の位置検出方法に関する。
ンディング装置に装填し、装填位置を画像認識によって
検出する混成集積回路基板の位置検出方法に関する。
［従来の技術］ 混成集積回路基板上にマウンター装置によって電子部品
をマウントする場合や、基板上の半導体チップにワイヤ
ーボンディング装置によってワイヤーボンディングする
場合には、電極パターン、厚膜抵抗等が形成された基板
をこれらの装置の所定の位置に配置しなければならな
い。所定の位置に配置されたか否かは、従来、第７図及
び第８図のように、基板１上に電極パターン、抵抗、ガ
ラス等の印刷時に同時に設けられた認識マーク２を、CC
Dカメラ等で光学的に読み取り、標準マークと比較して
決定する。
をマウントする場合や、基板上の半導体チップにワイヤ
ーボンディング装置によってワイヤーボンディングする
場合には、電極パターン、厚膜抵抗等が形成された基板
をこれらの装置の所定の位置に配置しなければならな
い。所定の位置に配置されたか否かは、従来、第７図及
び第８図のように、基板１上に電極パターン、抵抗、ガ
ラス等の印刷時に同時に設けられた認識マーク２を、CC
Dカメラ等で光学的に読み取り、標準マークと比較して
決定する。
［発明が解決しようとする課題］ ところで、認識マーク２は、電極パターン、抵抗、ガラ
ス等の印刷時に設けられるため、その後の工程において
上面に傷が付く場合があった。認識マーク上面に傷が付
いた場合、傷により上面に乱反射が起り、認識エラーを
起こすことがある。
ス等の印刷時に設けられるため、その後の工程において
上面に傷が付く場合があった。認識マーク上面に傷が付
いた場合、傷により上面に乱反射が起り、認識エラーを
起こすことがある。
そこで、本発明の目的は、傷による認識エラーを防ぐこ
とができる混成集積回路基板の位置検出方法を提供する
ことにある。
とができる混成集積回路基板の位置検出方法を提供する
ことにある。
［課題を解決するための手段］ 上記目的を達成するための本発明は、混成集積回路を構
成するための基板上に認識マークを設け、この認識マー
クを光学的に読み取って前記基板の位置を検出する混成
集積回路基板の位置検出方法において、第１の色の第１
の領域とこの第１の領域の外側に配設された第２の色の
第２の領域とから成る認識マークを設けると共に、前記
第２の領域の周辺に前記第１の領域を基準にして前記第
２の領域よりも突出している突出部を設け、前記第１及
び第２の領域を利用した画像認識によって前記基板の位
置検出を行う混成集積回路基板の位置検出方法に係わる
ものである。
成するための基板上に認識マークを設け、この認識マー
クを光学的に読み取って前記基板の位置を検出する混成
集積回路基板の位置検出方法において、第１の色の第１
の領域とこの第１の領域の外側に配設された第２の色の
第２の領域とから成る認識マークを設けると共に、前記
第２の領域の周辺に前記第１の領域を基準にして前記第
２の領域よりも突出している突出部を設け、前記第１及
び第２の領域を利用した画像認識によって前記基板の位
置検出を行う混成集積回路基板の位置検出方法に係わる
ものである。
なお、突出部は第２の領域と同一材料で形成することが
望ましい。
望ましい。
［作用］ 本発明における突出部は第２の領域の保護領域として機
能する、即ち、第２の領域は突出部よりも低いので、突
出部によって保護され、第２の領域に傷が付き難い。突
出部には傷が付いても、突出部は画像認識に無関係な領
域であるから認識エラーは発生しない。
能する、即ち、第２の領域は突出部よりも低いので、突
出部によって保護され、第２の領域に傷が付き難い。突
出部には傷が付いても、突出部は画像認識に無関係な領
域であるから認識エラーは発生しない。
［実施例］ 次に、第１図〜第４図を参照して本発明の実施例に係わ
る混成集積回路基板の位置検出方法を説明する。
る混成集積回路基板の位置検出方法を説明する。
第３図に示すように、多数のアルミナ基板11のそれぞれ
の周辺部に認識マーク12を印刷する。この認識マーク12
は、銀パラジウム電極材料の印刷によって形成する。な
お、認識マーク12は電極即ち配線導体（図示せず）と同
時に形成する。第３図では各基板11の対角線上の２箇所
に設けられている。
の周辺部に認識マーク12を印刷する。この認識マーク12
は、銀パラジウム電極材料の印刷によって形成する。な
お、認識マーク12は電極即ち配線導体（図示せず）と同
時に形成する。第３図では各基板11の対角線上の２箇所
に設けられている。
第１図及び第２図に拡大図示されている認識マーク11
は、黒（第１の色）として認識されるセラミック基板11
からなる第１の領域13とこれを囲む銀パラジウム系導体
から成る第２の色の第２の領域14と、土手のように形成
された突出部15とから成る。突出部15は第１の領域13と
同一の銀パラジウム系導体から成り、第１の領域と同時
に形成されている。第２の領域14は突出部15から基板11
の表面に向って垂れ下がっている傾斜面領域であって、
白（第２の色）として認識される。導体から成る認識マ
ーク12は四角形であって、外側の各辺の長さは約1mmで
あり、四角形の第１の領域13の各辺の長さは約0.4mmで
ある。
は、黒（第１の色）として認識されるセラミック基板11
からなる第１の領域13とこれを囲む銀パラジウム系導体
から成る第２の色の第２の領域14と、土手のように形成
された突出部15とから成る。突出部15は第１の領域13と
同一の銀パラジウム系導体から成り、第１の領域と同時
に形成されている。第２の領域14は突出部15から基板11
の表面に向って垂れ下がっている傾斜面領域であって、
白（第２の色）として認識される。導体から成る認識マ
ーク12は四角形であって、外側の各辺の長さは約1mmで
あり、四角形の第１の領域13の各辺の長さは約0.4mmで
ある。
認識マーク12の形成が終了したら、厚膜抵抗（図示せ
ず）を形成する。
ず）を形成する。
次に、電子部品（半導体チップ）をマウントするため
に、認識マーク12を有する基板11をマウント装置に装填
する。第４図はマウント装置における位置検出方式を原
理的に示すものであり、台16上の基板11の認識マークを
読み取るためのCCDカメラ17、及び認識装置18等を含
む。認識装置18には、第１の領域13に対応した標準マー
ク（画像データ）が予め書き込まれているメモリを内蔵
しており、この標準マークとカメラ17で読み取った認識
マークを比べて所定位置を検出する。認識装置18によっ
て認識マーク12と標準マークとが不一致であることが判
定された時には移動装置（図示せず）によって基板11を
移動して両マークを一致させる。第２図に鎖線で示す認
識エリア19の中に第１の領域13が入った場合に標準マー
クと合致したものと見なされる。
に、認識マーク12を有する基板11をマウント装置に装填
する。第４図はマウント装置における位置検出方式を原
理的に示すものであり、台16上の基板11の認識マークを
読み取るためのCCDカメラ17、及び認識装置18等を含
む。認識装置18には、第１の領域13に対応した標準マー
ク（画像データ）が予め書き込まれているメモリを内蔵
しており、この標準マークとカメラ17で読み取った認識
マークを比べて所定位置を検出する。認識装置18によっ
て認識マーク12と標準マークとが不一致であることが判
定された時には移動装置（図示せず）によって基板11を
移動して両マークを一致させる。第２図に鎖線で示す認
識エリア19の中に第１の領域13が入った場合に標準マー
クと合致したものと見なされる。
基板11の位置ずれが補正されたら、電子部品をマウント
し、半田付けする。しかる後、ワイヤボンディング装置
に電子部品（半導体チップ）をマウントした後の基板11
を移し、マウント時と同様な方法で基板11の位置決めを
なし、電子部品（半導体チップ）にワイヤを接続する。
し、半田付けする。しかる後、ワイヤボンディング装置
に電子部品（半導体チップ）をマウントした後の基板11
を移し、マウント時と同様な方法で基板11の位置決めを
なし、電子部品（半導体チップ）にワイヤを接続する。
本実施例の位置検出方法は次の効果を有する。
（１） 突出部15によって土手状に囲まれている第１の
領域13と第２の領域14とが認識エリア19となるので、突
出部15に傷が付いても、これに無関係にパターン認識を
行うことが可能になり、認識エラーが少なくなる。
領域13と第２の領域14とが認識エリア19となるので、突
出部15に傷が付いても、これに無関係にパターン認識を
行うことが可能になり、認識エラーが少なくなる。
（２） 第２の領域14は突出部15の形成によって必然的
に生じる傾斜部であるので、認識マーク12の形成が複雑
にならない。
に生じる傾斜部であるので、認識マーク12の形成が複雑
にならない。
［変形例］ 本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。
次の変形が可能なものである。
（１） 認識マーク12を第５図に示すように断面形状半
円形状に形成してもよい。
円形状に形成してもよい。
（２） 第６図に示すように、複数の基板11の共通の周
辺部に認識マーク12を設けてもよい。
辺部に認識マーク12を設けてもよい。
（３） 認識マーク12を抵抗体と基板11との組み合わせ
で形成することができる。また、認識マーク12を導体と
抵抗体との組み合わせで形成することもできる。
で形成することができる。また、認識マーク12を導体と
抵抗体との組み合わせで形成することもできる。
（４） 認識マーク12を平面形状円形にしてもよい。
［発明の効果］ 上述のように本発明によれば、認識マークの傷による認
識エラーの発生が少ない混成集積回路基板の位置検出方
法を提供することができる。
識エラーの発生が少ない混成集積回路基板の位置検出方
法を提供することができる。
第１図は本発明の実施例に係わる認識マークを示す第２
図のＩ−Ｉ線に対応する断面図、 第２図は第１図の認識マークを示す平面図、 第３図は基板と認識マークとを示す平面図、 第４図はマウント装置における画像認識システムを原理
的に示すブロック図、 第５図は変形例の認識マークを示す断面図、 第６図は変形例の基板と認識マークとを示す平面図、 第７図は従来の認識マークを示す平面図、 第８図は第７図の認識マークの断面図である。 11……基板、12……認識マーク、13……第１の領域、14
……第２の領域、突出部……15、認識装置……18。
図のＩ−Ｉ線に対応する断面図、 第２図は第１図の認識マークを示す平面図、 第３図は基板と認識マークとを示す平面図、 第４図はマウント装置における画像認識システムを原理
的に示すブロック図、 第５図は変形例の認識マークを示す断面図、 第６図は変形例の基板と認識マークとを示す平面図、 第７図は従来の認識マークを示す平面図、 第８図は第７図の認識マークの断面図である。 11……基板、12……認識マーク、13……第１の領域、14
……第２の領域、突出部……15、認識装置……18。
Claims (2)
- 【請求項１】混成集積回路を構成するための基板上に認
識マークを設け、この認識マークを光学的に読み取って
前記基板の位置を検出する混成集積回路基板の位置検出
方法において、第１の色の第１の領域とこの第１の領域
の外側に配設された第２の色の第２の領域とから成る認
識マークを設けると共に、前記第２の領域の周辺に前記
第１の領域を基準にして前記第２の領域よりも突出して
いる突出部を設け、前記第１及び第２の領域を利用した
画像認識によって前記基板の位置検出を行うことを特徴
とする混成集積回路基板の位置検出方法。 - 【請求項２】前記突出部は前記第２の領域と同一材料で
同時に形成されたものである請求項１記載の混成集積回
路基板の位置検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045891A JPH0770856B2 (ja) | 1989-02-27 | 1989-02-27 | 混成集積回路基板の位置検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045891A JPH0770856B2 (ja) | 1989-02-27 | 1989-02-27 | 混成集積回路基板の位置検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224184A JPH02224184A (ja) | 1990-09-06 |
| JPH0770856B2 true JPH0770856B2 (ja) | 1995-07-31 |
Family
ID=12731865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1045891A Expired - Fee Related JPH0770856B2 (ja) | 1989-02-27 | 1989-02-27 | 混成集積回路基板の位置検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770856B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103353098B (zh) * | 2013-06-25 | 2015-09-23 | 陈志明 | 一种大功率led灯降温器件及其制作方法 |
| CN103398358B (zh) * | 2013-06-25 | 2015-10-21 | 陈志明 | 一种低光衰大功率led路灯及其制作方法 |
| WO2018155089A1 (ja) * | 2017-02-23 | 2018-08-30 | 株式会社村田製作所 | 電子部品、電子機器および電子部品の実装方法 |
-
1989
- 1989-02-27 JP JP1045891A patent/JPH0770856B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02224184A (ja) | 1990-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6038868B2 (ja) | 半導体パツケ−ジ | |
| KR920002969B1 (ko) | 회로프린트판 | |
| JPH0770856B2 (ja) | 混成集積回路基板の位置検出方法 | |
| GB2249672A (en) | Circuit board and apparatus for recognizing the position of a circuit board | |
| JPH0644669B2 (ja) | 表面実装部品搭載用プリント配線板 | |
| JPH0236284Y2 (ja) | ||
| JPH0219976B2 (ja) | ||
| JP2553786B2 (ja) | 回路基板認識マ−クの配置方法 | |
| KR100420434B1 (ko) | 반도체패키지용 회로기판 | |
| JP3528366B2 (ja) | 集積回路装置 | |
| JP2586410B2 (ja) | 半導体装置およびその実装方法 | |
| JP3094523B2 (ja) | 電子部品装着マーク、プリント基板、および、電子部品装着方法 | |
| JPH05283825A (ja) | 認識マーク付きプリント基板 | |
| JPH05145206A (ja) | プリント配線基板 | |
| JPH05110239A (ja) | プリント配線基板 | |
| JP3040461U (ja) | プリント配線基板 | |
| JPH0613741A (ja) | 表面実装部品用回路基板 | |
| KR100384332B1 (ko) | 와이어 본딩을 위한 반도체칩의 오리엔테이션 검출 방법 | |
| JP3006075B2 (ja) | リードの長さばらつき検出方法およびリード先端部の半田の外観検査方法 | |
| JPS60121793A (ja) | 厚膜混成集積回路基板の製造方法 | |
| JP2674212B2 (ja) | 位置認識パターン | |
| JPS62118596A (ja) | 部品検知方法 | |
| JPH09238000A (ja) | 電子部品の認識方法及び電子部品自動装着装置 | |
| JP2001015994A (ja) | Ｉｃパッケージの実装方法 | |
| JP2000249517A (ja) | 実装部品の部品間検査方法およびその装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |