JPH07249760A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07249760A JPH07249760A JP3697594A JP3697594A JPH07249760A JP H07249760 A JPH07249760 A JP H07249760A JP 3697594 A JP3697594 A JP 3697594A JP 3697594 A JP3697594 A JP 3697594A JP H07249760 A JPH07249760 A JP H07249760A
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- JP
- Japan
- Prior art keywords
- diffusion
- channel
- concentration
- diffusion layer
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 二重拡散の拡散長の差でチャネルを形成する
ＤＭＯＳデバイスにおいて、パンチスルーを防止するた
め、ボディの深い部分の濃度は下げずに、しきい値を決
定する表面部分の濃度を下げて、パンチスルー耐圧を下
げることなく低いしきい値を実現する。 【構成】 ボディ４の拡散により形成した後、同一マス
クにて、ボディ４を形成するために注入した不純物と逆
の導電形の不純物を注入し、補償拡散によって、先に注
入したボディ４が反転しない程度まで表面部分の濃度を
下げたｐ-補償拡散層５を形成する。
ＤＭＯＳデバイスにおいて、パンチスルーを防止するた
め、ボディの深い部分の濃度は下げずに、しきい値を決
定する表面部分の濃度を下げて、パンチスルー耐圧を下
げることなく低いしきい値を実現する。 【構成】 ボディ４の拡散により形成した後、同一マス
クにて、ボディ４を形成するために注入した不純物と逆
の導電形の不純物を注入し、補償拡散によって、先に注
入したボディ４が反転しない程度まで表面部分の濃度を
下げたｐ-補償拡散層５を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものである。
に関するものである。
【０００２】
【従来の技術】近年、ディスクリートとして外付けされ
ていた高耐圧素子をロジック回路のＩＣチップへ取り込
むインテリジェントパワーＩＣが注目されてきた。中で
も耐圧を上げつつチャネル抵抗を低く抑えることができ
るＤＭＯＳデバイスが盛んに使われ始めた。
ていた高耐圧素子をロジック回路のＩＣチップへ取り込
むインテリジェントパワーＩＣが注目されてきた。中で
も耐圧を上げつつチャネル抵抗を低く抑えることができ
るＤＭＯＳデバイスが盛んに使われ始めた。
【０００３】ＮチャネルのＤＭＯＳデバイスの一般的な
製造方法について、図６（ａ）〜（ｃ）を参照しながら
以下に説明する。ｎ-形のエピタキシャル層１（あるい
はウェルまたは半導体基板）の上にゲート酸化膜３、ポ
リシリコン膜２を成長させた後、ドライエッチングによ
ってポリシリコン膜２をパターニングする。その後ソー
スとなる側にフォトレジスト膜１１とポリシリコン膜２
によるセルフアラインでｐ形の比較的不純物濃度が薄く
深い拡散層を形成する。この拡散層を以後ボディ４と呼
ぶ。次にソース・ドレインの電極取り出し口となる不純
物濃度が濃いｎ形の拡散層６，７とボディ４のコンタク
トをとるための不純物濃度が濃いｐ形の拡散層８を形成
する。以上の方法により形成されたＤＭＯＳデバイスの
断面構造は図２（ｃ）に示すようになる。
製造方法について、図６（ａ）〜（ｃ）を参照しながら
以下に説明する。ｎ-形のエピタキシャル層１（あるい
はウェルまたは半導体基板）の上にゲート酸化膜３、ポ
リシリコン膜２を成長させた後、ドライエッチングによ
ってポリシリコン膜２をパターニングする。その後ソー
スとなる側にフォトレジスト膜１１とポリシリコン膜２
によるセルフアラインでｐ形の比較的不純物濃度が薄く
深い拡散層を形成する。この拡散層を以後ボディ４と呼
ぶ。次にソース・ドレインの電極取り出し口となる不純
物濃度が濃いｎ形の拡散層６，７とボディ４のコンタク
トをとるための不純物濃度が濃いｐ形の拡散層８を形成
する。以上の方法により形成されたＤＭＯＳデバイスの
断面構造は図２（ｃ）に示すようになる。
【０００４】通常のＭＯＳトランジスタの耐圧が、不純
物濃度が濃くて浅いドレインの拡散層とバックゲートと
なるエピタキシャル層（あるいはウエルまたは半導体基
板）との接合の耐圧で決まるのに対して、ＤＭＯＳトラ
ンジスタの耐圧を決定するのはエピタキシャル層１（あ
るいはウエルまたは半導体基板）と不純物濃度が薄くて
深いボディ４との接合であるために、ＤＭＯＳトランジ
スタの方が高耐圧化に適している。さらに通常ＭＯＳの
チャネル長がゲート電極のポリシリコン膜のパターンニ
ング精度に大きく依存していたが、ＤＭＯＳトランジス
タはチャネル長が同一エッジからの拡散長の差によって
決まり、短チャネルが精度よく形成できるため、オン抵
抗を下げることができる。ＰチャネルＤＭＯＳについて
も同様である。
物濃度が濃くて浅いドレインの拡散層とバックゲートと
なるエピタキシャル層（あるいはウエルまたは半導体基
板）との接合の耐圧で決まるのに対して、ＤＭＯＳトラ
ンジスタの耐圧を決定するのはエピタキシャル層１（あ
るいはウエルまたは半導体基板）と不純物濃度が薄くて
深いボディ４との接合であるために、ＤＭＯＳトランジ
スタの方が高耐圧化に適している。さらに通常ＭＯＳの
チャネル長がゲート電極のポリシリコン膜のパターンニ
ング精度に大きく依存していたが、ＤＭＯＳトランジス
タはチャネル長が同一エッジからの拡散長の差によって
決まり、短チャネルが精度よく形成できるため、オン抵
抗を下げることができる。ＰチャネルＤＭＯＳについて
も同様である。
【０００５】
【発明が解決しようとする課題】ＮチャネルＤＭＯＳ構
造のトランジスタのソース・ドレイン間の耐圧の定義
は、ゲートはグランド、ソースはボディと同電位でグラ
ンド、ドレインの電位を上げていってブレイクダウンし
た電圧をソース・ドレイン間の耐圧とする。このとき、
エピタキシャル層（あるいはウエルまたは半導体基板）
とボディとの接合は逆バイアスとなっており、接合部よ
り両側に空乏層が広がって行く。耐圧をあげるにはボデ
ィの不純物濃度が薄いほどよいが、薄すぎるとボディ側
の空乏層の広がりが大きくソースの電極の不純物濃度が
濃い拡散層まで達してしまい、パンチスルーでブレイク
ダウンを起こす。よってパンチスルーを起こさない程度
までしかボディの不純物濃度を下げることができない。
それに伴いチャネル部の不純物濃度も下げることができ
ず、しきい値が高くなってしまう。つまり、耐圧を上げ
ることとしきい値を下げることとは相反する。
造のトランジスタのソース・ドレイン間の耐圧の定義
は、ゲートはグランド、ソースはボディと同電位でグラ
ンド、ドレインの電位を上げていってブレイクダウンし
た電圧をソース・ドレイン間の耐圧とする。このとき、
エピタキシャル層（あるいはウエルまたは半導体基板）
とボディとの接合は逆バイアスとなっており、接合部よ
り両側に空乏層が広がって行く。耐圧をあげるにはボデ
ィの不純物濃度が薄いほどよいが、薄すぎるとボディ側
の空乏層の広がりが大きくソースの電極の不純物濃度が
濃い拡散層まで達してしまい、パンチスルーでブレイク
ダウンを起こす。よってパンチスルーを起こさない程度
までしかボディの不純物濃度を下げることができない。
それに伴いチャネル部の不純物濃度も下げることができ
ず、しきい値が高くなってしまう。つまり、耐圧を上げ
ることとしきい値を下げることとは相反する。
【０００６】本発明は、上記問題点を解決するもので、
パンチスルーを起こす部分のボディの不純物濃度は下げ
ずに、しきい値を決定する表面部分の不純物濃度を下げ
て、パンチスルーの耐圧を下げることなく低いしきい値
を実現する半導体装置の製造方法を提供するものであ
る。
パンチスルーを起こす部分のボディの不純物濃度は下げ
ずに、しきい値を決定する表面部分の不純物濃度を下げ
て、パンチスルーの耐圧を下げることなく低いしきい値
を実現する半導体装置の製造方法を提供するものであ
る。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明は、ボディの拡散層を形成後、同一マスクにて
ボディを形成するために注入した不純物と逆のタイプの
不純物を注入し補償拡散によって、先に注入したボディ
層が反転しない程度まで表面部分の不純物濃度を下げた
構造を作製する。
に本発明は、ボディの拡散層を形成後、同一マスクにて
ボディを形成するために注入した不純物と逆のタイプの
不純物を注入し補償拡散によって、先に注入したボディ
層が反転しない程度まで表面部分の不純物濃度を下げた
構造を作製する。
【０００８】
【作用】本発明の構成によると、ボディの深い部分の不
純物濃度はパンチスルーを起こさない程度に濃く、また
表面の不純物濃度は低いためしきい値も低くできる。す
なわち耐圧を高く保ちつつしきい値を下げることができ
る。
純物濃度はパンチスルーを起こさない程度に濃く、また
表面の不純物濃度は低いためしきい値も低くできる。す
なわち耐圧を高く保ちつつしきい値を下げることができ
る。
【０００９】
【実施例】以下、本発明の一実施例であるＮチャネルＤ
ＭＯＳデバイスの製造方法について、図１〜５を参照し
ながら説明する。
ＭＯＳデバイスの製造方法について、図１〜５を参照し
ながら説明する。
【００１０】図１に示すように、ｎ-形のエピタキシャ
ル層１（あるいはウェルまたは半導体基板）上に４０〜
１００ｎｍの厚さのゲート酸化膜３を形成し、その上に
４００ｎｍ程度のポリシリコン膜２を成長させる。フォ
トレジスト膜１１でパターンニングした後、ドライエッ
チングによりポリシリコン膜２のパターンニングを行
う。次に、ボディを形成するためのフォトレジスト膜の
パターンニングを行い、ソースとなる側にｐ形の不純物
を注入する。温度１１００℃の不活性雰囲気中で、１５
０〜２００分間ドライブインをすることにより、図２に
示すように、１.５〜２μｍ程度のボディ４を形成す
る。次に、ボディ４を形成した同一マスクを使用して再
度パターンニングを行い、ボディ４のｐ形が反転しない
程度にｎ形不純物の注入をして、図３に示すように、ボ
ディ４の表面濃度を補償拡散により薄くしたｐ-補償拡
散層５を形成する。その後、図４に示すようにソース・
ドレインの電極付けをするためのｎ形の拡散層６，７を
注入により形成する。このとき、ボディ４とソースの拡
散層６はセルフアラインにより同一のポリシリコン膜エ
ッヂから拡散し、拡散長の差がチャネル部１３となる。
さらにボディの電極をとるｐ形の拡散層８を形成する。
そして、フォトレジスト膜１１を取り除いてから、図５
に示すようにフィールド酸化膜１２を形成し、それに選
択的に窓を設けてソース電極、ドレイン電極９，１０を
形成する。
ル層１（あるいはウェルまたは半導体基板）上に４０〜
１００ｎｍの厚さのゲート酸化膜３を形成し、その上に
４００ｎｍ程度のポリシリコン膜２を成長させる。フォ
トレジスト膜１１でパターンニングした後、ドライエッ
チングによりポリシリコン膜２のパターンニングを行
う。次に、ボディを形成するためのフォトレジスト膜の
パターンニングを行い、ソースとなる側にｐ形の不純物
を注入する。温度１１００℃の不活性雰囲気中で、１５
０〜２００分間ドライブインをすることにより、図２に
示すように、１.５〜２μｍ程度のボディ４を形成す
る。次に、ボディ４を形成した同一マスクを使用して再
度パターンニングを行い、ボディ４のｐ形が反転しない
程度にｎ形不純物の注入をして、図３に示すように、ボ
ディ４の表面濃度を補償拡散により薄くしたｐ-補償拡
散層５を形成する。その後、図４に示すようにソース・
ドレインの電極付けをするためのｎ形の拡散層６，７を
注入により形成する。このとき、ボディ４とソースの拡
散層６はセルフアラインにより同一のポリシリコン膜エ
ッヂから拡散し、拡散長の差がチャネル部１３となる。
さらにボディの電極をとるｐ形の拡散層８を形成する。
そして、フォトレジスト膜１１を取り除いてから、図５
に示すようにフィールド酸化膜１２を形成し、それに選
択的に窓を設けてソース電極、ドレイン電極９，１０を
形成する。
【００１１】なお本実施例ではＮチャンネルＤＭＯＳデ
バイスについて説明したが、ＰチャンネルＤＭＯＳデバ
イスについても適用できる。
バイスについて説明したが、ＰチャンネルＤＭＯＳデバ
イスについても適用できる。
【００１２】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、パンチスルーによるブレイクダウン部１４であるボ
ディの深い部分の不純物濃度はパンチスルーを起こさな
い程度に濃く、またしきい値を決定する表面のチャネル
部の不純物濃度は低いためしきい値も低くできる。すな
わち耐圧劣化を起こさずにしきい値を下げることができ
る。
ば、パンチスルーによるブレイクダウン部１４であるボ
ディの深い部分の不純物濃度はパンチスルーを起こさな
い程度に濃く、またしきい値を決定する表面のチャネル
部の不純物濃度は低いためしきい値も低くできる。すな
わち耐圧劣化を起こさずにしきい値を下げることができ
る。
【図１】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図２】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図３】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図４】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図５】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図６】従来の半導体装置の製造方法の一例の工程断面
図
図
１ ｎ-形のエピタキシャル層（あるいはウェルまたは
半導体基板） ２ ポリシリコン膜 ３ ゲート酸化膜 ４ ボディ ５ ｐ-補償拡散層 ６ ｎ形のソース拡散層 ７ ｎ形のドレイン拡散層 ８ ｐ形の拡散層 ９ ソース電極 １０ ドレイン電極 １１ フォトレジスト膜 １２ フィールド酸化膜 １４ パンチスルーによるブレイクダウン部
半導体基板） ２ ポリシリコン膜 ３ ゲート酸化膜 ４ ボディ ５ ｐ-補償拡散層 ６ ｎ形のソース拡散層 ７ ｎ形のドレイン拡散層 ８ ｐ形の拡散層 ９ ソース電極 １０ ドレイン電極 １１ フォトレジスト膜 １２ フィールド酸化膜 １４ パンチスルーによるブレイクダウン部
Claims (1)
- 【請求項１】 第１導電形の半導体基板表面よりポリシ
リコンゲートのエッジをマスクとして第２導電形、第１
導電形の順に二重拡散によりチャネルを形成するに際し
て、前記チャネルを形成する第２導電形の拡散層の表面
近傍で、不純物濃度を高めた第１導電形の不純物を拡散
して前記第２導電形の不純物を補償し、表面近傍の実効
的な前記第２導電形の不純物の濃度を下げることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3697594A JPH07249760A (ja) | 1994-03-08 | 1994-03-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3697594A JPH07249760A (ja) | 1994-03-08 | 1994-03-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249760A true JPH07249760A (ja) | 1995-09-26 |
Family
ID=12484765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3697594A Pending JPH07249760A (ja) | 1994-03-08 | 1994-03-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249760A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011108758A (ja) * | 2009-11-13 | 2011-06-02 | Fujitsu Semiconductor Ltd | 高耐圧ｍｏｓトランジスタおよび半導体集積回路装置、高耐圧半導体装置 |
| CN103779414A (zh) * | 2012-10-18 | 2014-05-07 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
| JPWO2014033991A1 (ja) * | 2012-08-30 | 2016-08-08 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
-
1994
- 1994-03-08 JP JP3697594A patent/JPH07249760A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011108758A (ja) * | 2009-11-13 | 2011-06-02 | Fujitsu Semiconductor Ltd | 高耐圧ｍｏｓトランジスタおよび半導体集積回路装置、高耐圧半導体装置 |
| JPWO2014033991A1 (ja) * | 2012-08-30 | 2016-08-08 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| CN103779414A (zh) * | 2012-10-18 | 2014-05-07 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
| JP2014099580A (ja) * | 2012-10-18 | 2014-05-29 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
| US9608057B2 (en) | 2012-10-18 | 2017-03-28 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| CN103779414B (zh) * | 2012-10-18 | 2018-10-26 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
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