JPH07249760A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07249760A JPH07249760A JP3697594A JP3697594A JPH07249760A JP H07249760 A JPH07249760 A JP H07249760A JP 3697594 A JP3697594 A JP 3697594A JP 3697594 A JP3697594 A JP 3697594A JP H07249760 A JPH07249760 A JP H07249760A
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- JP
- Japan
- Prior art keywords
- diffusion
- channel
- concentration
- diffusion layer
- impurity concentration
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 二重拡散の拡散長の差でチャネルを形成する
DMOSデバイスにおいて、パンチスルーを防止するた
め、ボディの深い部分の濃度は下げずに、しきい値を決
定する表面部分の濃度を下げて、パンチスルー耐圧を下
げることなく低いしきい値を実現する。 【構成】 ボディ4の拡散により形成した後、同一マス
クにて、ボディ4を形成するために注入した不純物と逆
の導電形の不純物を注入し、補償拡散によって、先に注
入したボディ4が反転しない程度まで表面部分の濃度を
下げたp-補償拡散層5を形成する。
DMOSデバイスにおいて、パンチスルーを防止するた
め、ボディの深い部分の濃度は下げずに、しきい値を決
定する表面部分の濃度を下げて、パンチスルー耐圧を下
げることなく低いしきい値を実現する。 【構成】 ボディ4の拡散により形成した後、同一マス
クにて、ボディ4を形成するために注入した不純物と逆
の導電形の不純物を注入し、補償拡散によって、先に注
入したボディ4が反転しない程度まで表面部分の濃度を
下げたp-補償拡散層5を形成する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものである。
に関するものである。
【0002】
【従来の技術】近年、ディスクリートとして外付けされ
ていた高耐圧素子をロジック回路のICチップへ取り込
むインテリジェントパワーICが注目されてきた。中で
も耐圧を上げつつチャネル抵抗を低く抑えることができ
るDMOSデバイスが盛んに使われ始めた。
ていた高耐圧素子をロジック回路のICチップへ取り込
むインテリジェントパワーICが注目されてきた。中で
も耐圧を上げつつチャネル抵抗を低く抑えることができ
るDMOSデバイスが盛んに使われ始めた。
【0003】NチャネルのDMOSデバイスの一般的な
製造方法について、図6(a)〜(c)を参照しながら
以下に説明する。n-形のエピタキシャル層1(あるい
はウェルまたは半導体基板)の上にゲート酸化膜3、ポ
リシリコン膜2を成長させた後、ドライエッチングによ
ってポリシリコン膜2をパターニングする。その後ソー
スとなる側にフォトレジスト膜11とポリシリコン膜2
によるセルフアラインでp形の比較的不純物濃度が薄く
深い拡散層を形成する。この拡散層を以後ボディ4と呼
ぶ。次にソース・ドレインの電極取り出し口となる不純
物濃度が濃いn形の拡散層6,7とボディ4のコンタク
トをとるための不純物濃度が濃いp形の拡散層8を形成
する。以上の方法により形成されたDMOSデバイスの
断面構造は図2(c)に示すようになる。
製造方法について、図6(a)〜(c)を参照しながら
以下に説明する。n-形のエピタキシャル層1(あるい
はウェルまたは半導体基板)の上にゲート酸化膜3、ポ
リシリコン膜2を成長させた後、ドライエッチングによ
ってポリシリコン膜2をパターニングする。その後ソー
スとなる側にフォトレジスト膜11とポリシリコン膜2
によるセルフアラインでp形の比較的不純物濃度が薄く
深い拡散層を形成する。この拡散層を以後ボディ4と呼
ぶ。次にソース・ドレインの電極取り出し口となる不純
物濃度が濃いn形の拡散層6,7とボディ4のコンタク
トをとるための不純物濃度が濃いp形の拡散層8を形成
する。以上の方法により形成されたDMOSデバイスの
断面構造は図2(c)に示すようになる。
【0004】通常のMOSトランジスタの耐圧が、不純
物濃度が濃くて浅いドレインの拡散層とバックゲートと
なるエピタキシャル層(あるいはウエルまたは半導体基
板)との接合の耐圧で決まるのに対して、DMOSトラ
ンジスタの耐圧を決定するのはエピタキシャル層1(あ
るいはウエルまたは半導体基板)と不純物濃度が薄くて
深いボディ4との接合であるために、DMOSトランジ
スタの方が高耐圧化に適している。さらに通常MOSの
チャネル長がゲート電極のポリシリコン膜のパターンニ
ング精度に大きく依存していたが、DMOSトランジス
タはチャネル長が同一エッジからの拡散長の差によって
決まり、短チャネルが精度よく形成できるため、オン抵
抗を下げることができる。PチャネルDMOSについて
も同様である。
物濃度が濃くて浅いドレインの拡散層とバックゲートと
なるエピタキシャル層(あるいはウエルまたは半導体基
板)との接合の耐圧で決まるのに対して、DMOSトラ
ンジスタの耐圧を決定するのはエピタキシャル層1(あ
るいはウエルまたは半導体基板)と不純物濃度が薄くて
深いボディ4との接合であるために、DMOSトランジ
スタの方が高耐圧化に適している。さらに通常MOSの
チャネル長がゲート電極のポリシリコン膜のパターンニ
ング精度に大きく依存していたが、DMOSトランジス
タはチャネル長が同一エッジからの拡散長の差によって
決まり、短チャネルが精度よく形成できるため、オン抵
抗を下げることができる。PチャネルDMOSについて
も同様である。
【0005】
【発明が解決しようとする課題】NチャネルDMOS構
造のトランジスタのソース・ドレイン間の耐圧の定義
は、ゲートはグランド、ソースはボディと同電位でグラ
ンド、ドレインの電位を上げていってブレイクダウンし
た電圧をソース・ドレイン間の耐圧とする。このとき、
エピタキシャル層(あるいはウエルまたは半導体基板)
とボディとの接合は逆バイアスとなっており、接合部よ
り両側に空乏層が広がって行く。耐圧をあげるにはボデ
ィの不純物濃度が薄いほどよいが、薄すぎるとボディ側
の空乏層の広がりが大きくソースの電極の不純物濃度が
濃い拡散層まで達してしまい、パンチスルーでブレイク
ダウンを起こす。よってパンチスルーを起こさない程度
までしかボディの不純物濃度を下げることができない。
それに伴いチャネル部の不純物濃度も下げることができ
ず、しきい値が高くなってしまう。つまり、耐圧を上げ
ることとしきい値を下げることとは相反する。
造のトランジスタのソース・ドレイン間の耐圧の定義
は、ゲートはグランド、ソースはボディと同電位でグラ
ンド、ドレインの電位を上げていってブレイクダウンし
た電圧をソース・ドレイン間の耐圧とする。このとき、
エピタキシャル層(あるいはウエルまたは半導体基板)
とボディとの接合は逆バイアスとなっており、接合部よ
り両側に空乏層が広がって行く。耐圧をあげるにはボデ
ィの不純物濃度が薄いほどよいが、薄すぎるとボディ側
の空乏層の広がりが大きくソースの電極の不純物濃度が
濃い拡散層まで達してしまい、パンチスルーでブレイク
ダウンを起こす。よってパンチスルーを起こさない程度
までしかボディの不純物濃度を下げることができない。
それに伴いチャネル部の不純物濃度も下げることができ
ず、しきい値が高くなってしまう。つまり、耐圧を上げ
ることとしきい値を下げることとは相反する。
【0006】本発明は、上記問題点を解決するもので、
パンチスルーを起こす部分のボディの不純物濃度は下げ
ずに、しきい値を決定する表面部分の不純物濃度を下げ
て、パンチスルーの耐圧を下げることなく低いしきい値
を実現する半導体装置の製造方法を提供するものであ
る。
パンチスルーを起こす部分のボディの不純物濃度は下げ
ずに、しきい値を決定する表面部分の不純物濃度を下げ
て、パンチスルーの耐圧を下げることなく低いしきい値
を実現する半導体装置の製造方法を提供するものであ
る。
【0007】
【課題を解決するための手段】この目的を達成するため
に本発明は、ボディの拡散層を形成後、同一マスクにて
ボディを形成するために注入した不純物と逆のタイプの
不純物を注入し補償拡散によって、先に注入したボディ
層が反転しない程度まで表面部分の不純物濃度を下げた
構造を作製する。
に本発明は、ボディの拡散層を形成後、同一マスクにて
ボディを形成するために注入した不純物と逆のタイプの
不純物を注入し補償拡散によって、先に注入したボディ
層が反転しない程度まで表面部分の不純物濃度を下げた
構造を作製する。
【0008】
【作用】本発明の構成によると、ボディの深い部分の不
純物濃度はパンチスルーを起こさない程度に濃く、また
表面の不純物濃度は低いためしきい値も低くできる。す
なわち耐圧を高く保ちつつしきい値を下げることができ
る。
純物濃度はパンチスルーを起こさない程度に濃く、また
表面の不純物濃度は低いためしきい値も低くできる。す
なわち耐圧を高く保ちつつしきい値を下げることができ
る。
【0009】
【実施例】以下、本発明の一実施例であるNチャネルD
MOSデバイスの製造方法について、図1〜5を参照し
ながら説明する。
MOSデバイスの製造方法について、図1〜5を参照し
ながら説明する。
【0010】図1に示すように、n-形のエピタキシャ
ル層1(あるいはウェルまたは半導体基板)上に40〜
100nmの厚さのゲート酸化膜3を形成し、その上に
400nm程度のポリシリコン膜2を成長させる。フォ
トレジスト膜11でパターンニングした後、ドライエッ
チングによりポリシリコン膜2のパターンニングを行
う。次に、ボディを形成するためのフォトレジスト膜の
パターンニングを行い、ソースとなる側にp形の不純物
を注入する。温度1100℃の不活性雰囲気中で、15
0〜200分間ドライブインをすることにより、図2に
示すように、1.5〜2μm程度のボディ4を形成す
る。次に、ボディ4を形成した同一マスクを使用して再
度パターンニングを行い、ボディ4のp形が反転しない
程度にn形不純物の注入をして、図3に示すように、ボ
ディ4の表面濃度を補償拡散により薄くしたp-補償拡
散層5を形成する。その後、図4に示すようにソース・
ドレインの電極付けをするためのn形の拡散層6,7を
注入により形成する。このとき、ボディ4とソースの拡
散層6はセルフアラインにより同一のポリシリコン膜エ
ッヂから拡散し、拡散長の差がチャネル部13となる。
さらにボディの電極をとるp形の拡散層8を形成する。
そして、フォトレジスト膜11を取り除いてから、図5
に示すようにフィールド酸化膜12を形成し、それに選
択的に窓を設けてソース電極、ドレイン電極9,10を
形成する。
ル層1(あるいはウェルまたは半導体基板)上に40〜
100nmの厚さのゲート酸化膜3を形成し、その上に
400nm程度のポリシリコン膜2を成長させる。フォ
トレジスト膜11でパターンニングした後、ドライエッ
チングによりポリシリコン膜2のパターンニングを行
う。次に、ボディを形成するためのフォトレジスト膜の
パターンニングを行い、ソースとなる側にp形の不純物
を注入する。温度1100℃の不活性雰囲気中で、15
0〜200分間ドライブインをすることにより、図2に
示すように、1.5〜2μm程度のボディ4を形成す
る。次に、ボディ4を形成した同一マスクを使用して再
度パターンニングを行い、ボディ4のp形が反転しない
程度にn形不純物の注入をして、図3に示すように、ボ
ディ4の表面濃度を補償拡散により薄くしたp-補償拡
散層5を形成する。その後、図4に示すようにソース・
ドレインの電極付けをするためのn形の拡散層6,7を
注入により形成する。このとき、ボディ4とソースの拡
散層6はセルフアラインにより同一のポリシリコン膜エ
ッヂから拡散し、拡散長の差がチャネル部13となる。
さらにボディの電極をとるp形の拡散層8を形成する。
そして、フォトレジスト膜11を取り除いてから、図5
に示すようにフィールド酸化膜12を形成し、それに選
択的に窓を設けてソース電極、ドレイン電極9,10を
形成する。
【0011】なお本実施例ではNチャンネルDMOSデ
バイスについて説明したが、PチャンネルDMOSデバ
イスについても適用できる。
バイスについて説明したが、PチャンネルDMOSデバ
イスについても適用できる。
【0012】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、パンチスルーによるブレイクダウン部14であるボ
ディの深い部分の不純物濃度はパンチスルーを起こさな
い程度に濃く、またしきい値を決定する表面のチャネル
部の不純物濃度は低いためしきい値も低くできる。すな
わち耐圧劣化を起こさずにしきい値を下げることができ
る。
ば、パンチスルーによるブレイクダウン部14であるボ
ディの深い部分の不純物濃度はパンチスルーを起こさな
い程度に濃く、またしきい値を決定する表面のチャネル
部の不純物濃度は低いためしきい値も低くできる。すな
わち耐圧劣化を起こさずにしきい値を下げることができ
る。
【図1】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図2】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図3】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図4】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図5】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図6】従来の半導体装置の製造方法の一例の工程断面
図
図
1 n-形のエピタキシャル層(あるいはウェルまたは
半導体基板) 2 ポリシリコン膜 3 ゲート酸化膜 4 ボディ 5 p-補償拡散層 6 n形のソース拡散層 7 n形のドレイン拡散層 8 p形の拡散層 9 ソース電極 10 ドレイン電極 11 フォトレジスト膜 12 フィールド酸化膜 14 パンチスルーによるブレイクダウン部
半導体基板) 2 ポリシリコン膜 3 ゲート酸化膜 4 ボディ 5 p-補償拡散層 6 n形のソース拡散層 7 n形のドレイン拡散層 8 p形の拡散層 9 ソース電極 10 ドレイン電極 11 フォトレジスト膜 12 フィールド酸化膜 14 パンチスルーによるブレイクダウン部
Claims (1)
- 【請求項1】 第1導電形の半導体基板表面よりポリシ
リコンゲートのエッジをマスクとして第2導電形、第1
導電形の順に二重拡散によりチャネルを形成するに際し
て、前記チャネルを形成する第2導電形の拡散層の表面
近傍で、不純物濃度を高めた第1導電形の不純物を拡散
して前記第2導電形の不純物を補償し、表面近傍の実効
的な前記第2導電形の不純物の濃度を下げることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3697594A JPH07249760A (ja) | 1994-03-08 | 1994-03-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3697594A JPH07249760A (ja) | 1994-03-08 | 1994-03-08 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07249760A true JPH07249760A (ja) | 1995-09-26 |
Family
ID=12484765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3697594A Pending JPH07249760A (ja) | 1994-03-08 | 1994-03-08 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07249760A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011108758A (ja) * | 2009-11-13 | 2011-06-02 | Fujitsu Semiconductor Ltd | 高耐圧mosトランジスタおよび半導体集積回路装置、高耐圧半導体装置 |
CN103779414A (zh) * | 2012-10-18 | 2014-05-07 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
JPWO2014033991A1 (ja) * | 2012-08-30 | 2016-08-08 | パナソニックIpマネジメント株式会社 | 半導体装置 |
-
1994
- 1994-03-08 JP JP3697594A patent/JPH07249760A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011108758A (ja) * | 2009-11-13 | 2011-06-02 | Fujitsu Semiconductor Ltd | 高耐圧mosトランジスタおよび半導体集積回路装置、高耐圧半導体装置 |
JPWO2014033991A1 (ja) * | 2012-08-30 | 2016-08-08 | パナソニックIpマネジメント株式会社 | 半導体装置 |
CN103779414A (zh) * | 2012-10-18 | 2014-05-07 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
JP2014099580A (ja) * | 2012-10-18 | 2014-05-29 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
US9608057B2 (en) | 2012-10-18 | 2017-03-28 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
CN103779414B (zh) * | 2012-10-18 | 2018-10-26 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
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