JPS5858747A - Ｍｏｓ型半導体集積回路 - Google Patents
Ｍｏｓ型半導体集積回路Info
- Publication number
- JPS5858747A JPS5858747A JP15778081A JP15778081A JPS5858747A JP S5858747 A JPS5858747 A JP S5858747A JP 15778081 A JP15778081 A JP 15778081A JP 15778081 A JP15778081 A JP 15778081A JP S5858747 A JPS5858747 A JP S5858747A
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- JP
- Japan
- Prior art keywords
- electrode
- silicon substrate
- transistor
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯ３型半導体集積回路に関し、寄生ＭＯ８）
ランジスタの発生を防ぐことのできるＭＯＳトランジス
タの構造を提供するものである。
ランジスタの発生を防ぐことのできるＭＯＳトランジス
タの構造を提供するものである。
Ｍｏ８）ランジスタを回路素子として用いて構成される
ＭＯ８型半導体集積回路では、作り込まれたＭｏＳトラ
ンジスタ間に寄生ＭｏＳトランジスタの発生する場合が
ある。
ＭＯ８型半導体集積回路では、作り込まれたＭｏＳトラ
ンジスタ間に寄生ＭｏＳトランジスタの発生する場合が
ある。
第り図は、かかる寄生ＭＯ８）ランジスタが発根、２，
３は第１のＭＯＳトランジスタのドレインならびにソー
ス領域、４，６は第２のＭＯＳトランジスタのドレイン
ならびにソース領域、６゜７はゲート酸化膜、８゛、９
はゲート電極、１０はフィールド酸化膜、そして、１１
．１２，１３および１４は電極である。ところで、図示
するように、電極１３が第１のＭＯＳトランジスタと第
２のＭｏ８ ）ランジスタとの間に位置するフィールド
酸化繰上にまで延びていると、この電極１３に電圧が印
加された場合、に、このフィールド；酸化膜の直下のシ
リコン基板部分１５をチャンネルとする寄生ＭＯＳトラ
ンジスタが発生するところとなる。
３は第１のＭＯＳトランジスタのドレインならびにソー
ス領域、４，６は第２のＭＯＳトランジスタのドレイン
ならびにソース領域、６゜７はゲート酸化膜、８゛、９
はゲート電極、１０はフィールド酸化膜、そして、１１
．１２，１３および１４は電極である。ところで、図示
するように、電極１３が第１のＭＯＳトランジスタと第
２のＭｏ８ ）ランジスタとの間に位置するフィールド
酸化繰上にまで延びていると、この電極１３に電圧が印
加された場合、に、このフィールド；酸化膜の直下のシ
リコン基板部分１５をチャンネルとする寄生ＭＯＳトラ
ンジスタが発生するところとなる。
この寄生ＭＯＳトランジスタの発生を防ぐため、３−２
従来はシリコン基板部分１５にシリコン基板と同一導電
型の不純物を拡散して高不純物濃度層を形成すること、
あるいは、シリコン基板部分１６の ・上のフィールド
酸化膜の厚みを十分に厚くし、電極１３の電圧の影響が
シリコン基板部分１５に及ばないようにすることなどの
対策が講じられていた。
型の不純物を拡散して高不純物濃度層を形成すること、
あるいは、シリコン基板部分１６の ・上のフィールド
酸化膜の厚みを十分に厚くし、電極１３の電圧の影響が
シリコン基板部分１５に及ばないようにすることなどの
対策が講じられていた。
本発明は、これらの対策の１つに新たに加えることので
きる構造を提供するものであり、その特徴は、寄生ＭＯ
８）う／ジスタのゲート電極として作用する電極とこの
直下のシリコン基板部分との間に、少くとも１点で半導
体基板に電気的に繋り、かつ所定の固定電圧が印加され
る半導体層もしくは半導体層かちなる固定電位電極を配
設したところにある。
きる構造を提供するものであり、その特徴は、寄生ＭＯ
８）う／ジスタのゲート電極として作用する電極とこの
直下のシリコン基板部分との間に、少くとも１点で半導
体基板に電気的に繋り、かつ所定の固定電圧が印加され
る半導体層もしくは半導体層かちなる固定電位電極を配
設したところにある。
第２図は本発明を適用して構成した本発明の一実施例の
ＭＯ８型半導体集積回路の要部の断面構造を例示する図
であり、第１図と向一部分には同一番号を付す。図示す
るように、シリコン基板部分１５の上に位置するフィー
ルド酸化膜中に固定電位電極１６が設けられ、その１部
１６′がシリコン基板へ繋がっている点で第１図で示し
た従来のものと相違している。このような構造とするな
らば、もはや電極１３の影響がシリコン基板部分１６に
及ぶことはなく、この九め寄生ＭＯ３）ランジスタの発
生が阻止される。なお、固定電位電極１６の幅ｅ１には
特に制限が存在するものではなく、シリコン基板部分１
５０幅ｇ２と同等であってもよい。また、図示する幅よ
りさらに狭いものであってもよい。
ＭＯ８型半導体集積回路の要部の断面構造を例示する図
であり、第１図と向一部分には同一番号を付す。図示す
るように、シリコン基板部分１５の上に位置するフィー
ルド酸化膜中に固定電位電極１６が設けられ、その１部
１６′がシリコン基板へ繋がっている点で第１図で示し
た従来のものと相違している。このような構造とするな
らば、もはや電極１３の影響がシリコン基板部分１６に
及ぶことはなく、この九め寄生ＭＯ３）ランジスタの発
生が阻止される。なお、固定電位電極１６の幅ｅ１には
特に制限が存在するものではなく、シリコン基板部分１
５０幅ｇ２と同等であってもよい。また、図示する幅よ
りさらに狭いものであってもよい。
以上説明した本発明の効果確認のため、ｅ２を８μｍ１
固定電位電極１５と電極３およびシリコン基板部分１５
との間の二酸化シリコン膜の厚みを６００’Ｏ入および
３００八とした本発明の構造と、固定電位電極をなくし
、電極１３の直下の二酸化シリコン膜の厚みを６３００
八としかつりを８″°とした従来の構造を比抵抗”６′
・ｃｍ （７） ｔｊＮ型７リコン基板を出
発材料として用いて得、電極に負の電圧を印加し、何ボ
ルトで寄生ＭＯＳトランジスタが生じるかを検討した。
固定電位電極１５と電極３およびシリコン基板部分１５
との間の二酸化シリコン膜の厚みを６００’Ｏ入および
３００八とした本発明の構造と、固定電位電極をなくし
、電極１３の直下の二酸化シリコン膜の厚みを６３００
八としかつりを８″°とした従来の構造を比抵抗”６′
・ｃｍ （７） ｔｊＮ型７リコン基板を出
発材料として用いて得、電極に負の電圧を印加し、何ボ
ルトで寄生ＭＯＳトランジスタが生じるかを検討した。
本発明のものでは約５０Ｖの負電圧印加で寄生ＭＯ８）
ランジスタが発生する。のに対して、従来構造では約ｓ
ｏＶの負電圧印加で寄生ＭＯ８トランジスタが発生し両
者間に明瞭な差異のあることが確認された。
ランジスタが発生する。のに対して、従来構造では約ｓ
ｏＶの負電圧印加で寄生ＭＯ８トランジスタが発生し両
者間に明瞭な差異のあることが確認された。
以上説明したところから−明らかなように、本発明のＭ
Ｏ８型半導体集積回路では、寄生ＭＯ３，）ランジスタ
の発生が効果的に防止され、誤動作などの不都合が排除
できる。なお、−上記の説明はＮ型シリコン基板を出発
材料とする場合を例に行ったが、Ｐ型シリコン基板を用
いる場合にも本発明が適用可能であることは言うまでも
ない。
Ｏ８型半導体集積回路では、寄生ＭＯ３，）ランジスタ
の発生が効果的に防止され、誤動作などの不都合が排除
できる。なお、−上記の説明はＮ型シリコン基板を出発
材料とする場合を例に行ったが、Ｐ型シリコン基板を用
いる場合にも本発明が適用可能であることは言うまでも
ない。
第１図はＭＯ８型半導体集積回路で２個のトランジスタ
が近接した部分の従来構造を示す断面図、第２図は本発
明の一実施例にかかるＭＯ３型半導体集積回路の構−造
を示す断面図である。 −１・・・・・・シリコ
ン基板、２１４・・・・・・ドレイン領域、３，６・・
・・・・ソース電極、６，７・・・・・・ゲート酸化膜
、８ 、９ 、、、、、ゲート電極、１０・・・・・・
・・・フィールド酸化膜、１５・・・・・・分離用のシ
リコン基板部分、１６・・・・・・固定−位電極、１６
′・・・・・・シリコ／基板部分へ繋がる固定電位電極
部分。
が近接した部分の従来構造を示す断面図、第２図は本発
明の一実施例にかかるＭＯ３型半導体集積回路の構−造
を示す断面図である。 −１・・・・・・シリコ
ン基板、２１４・・・・・・ドレイン領域、３，６・・
・・・・ソース電極、６，７・・・・・・ゲート酸化膜
、８ 、９ 、、、、、ゲート電極、１０・・・・・・
・・・フィールド酸化膜、１５・・・・・・分離用のシ
リコン基板部分、１６・・・・・・固定−位電極、１６
′・・・・・・シリコ／基板部分へ繋がる固定電位電極
部分。
Claims (1)
- 半導体基板の所定域に第１のＭｏ８）ランジスタが作り
込まれ、同第１のＭＯＳトランジスタに近接して前記基
板に第２のＭＯＳ）ランジスタが作り込まれ、前記間Ｍ
Ｏ８）ランジスタ間に位置する分離用半導体基板領域部
分上を覆う絶縁膜の上側に所定の電圧が印加される配線
層が形成きれた構造部分を有し、前記配線層と絶縁膜と
の間に、少なくとも１点で前記半導体基板につながりさ
らに所定の固定電圧が印加される導体層もしくは半導体
層を配置したことを特徴とするＭＯ８型半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15778081A JPS5858747A (ja) | 1981-10-02 | 1981-10-02 | Ｍｏｓ型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15778081A JPS5858747A (ja) | 1981-10-02 | 1981-10-02 | Ｍｏｓ型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5858747A true JPS5858747A (ja) | 1983-04-07 |
Family
ID=15657128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15778081A Pending JPS5858747A (ja) | 1981-10-02 | 1981-10-02 | Ｍｏｓ型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5858747A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045038A (ja) * | 1983-08-23 | 1985-03-11 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS62239574A (ja) * | 1986-04-11 | 1987-10-20 | Nec Corp | 読み出し専用記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50131778A (ja) * | 1974-04-05 | 1975-10-18 |
-
1981
- 1981-10-02 JP JP15778081A patent/JPS5858747A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50131778A (ja) * | 1974-04-05 | 1975-10-18 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045038A (ja) * | 1983-08-23 | 1985-03-11 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS62239574A (ja) * | 1986-04-11 | 1987-10-20 | Nec Corp | 読み出し専用記憶装置 |
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