JP3768656B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は高耐圧分離構造を有する半導体装置に関するものである。
【０００２】
【従来の技術】
従来の高耐圧半導体装置において、高耐圧RESURF構造を利用した島領域の断面図を図９に示す。図９（ａ）は断面構造を示す図、図９（ｂ）は平面構造を説明するための図である。また、図９（ａ）は図９（ｂ）の一点鎖線での断面構造を示す。
図９において、１はｐ-型半導体基板、２はｎ型ウェル、４はｎ-型ウェル、５はｎ型ウェル２の表面上に形成されたｐ型アイランドであり、nchMOSトランジスタのバックゲート領域となっている。
【０００３】
ここでｎ-型ウェル４は、高耐圧を得るためのものでありｎ型ウェル２に高電圧が印加された時にｎ-型ウェル４はほとんど空乏化することによって表面電界を緩和しており、これはRESURF動作として一般に知られている技術である。（RESURF構造については、例えばＵＳＰ４，２９２，６４２号を参照。）
【０００４】
【発明が解決しようとする課題】
このような構成で高電位の島領域を形成した場合、以下のような問題点がある。
第一にｎ型ウェル２を十分深く形成しないと、ｐ-型半導体基板１から伸びる空乏層がｐ型アイランド５に達することによるパンチスルーにより全体の耐圧が制限されてしまうことである。
【０００５】
第二に、ｎ型ウェル２にバーチカルnpnTr、nchDMOS等、ｎ型ウェル２自体を電極として使用する素子を形成した場合、ｎ型ウェル２に相当する部分の抵抗が大きく素子特性が悪くなってしまうことである。
図１０は、図９のｎ型ウェル２に、バーチカルnpnTrを形成した例を示している。図１０（ａ）は断面図であり、図１０（ｂ）の平面図の一点鎖線での断面を示している。このように、ｎ型ウェル２自体を電極として使用する場合、ｎ型ウェル２に相当する部分の抵抗が大きく素子特性が悪くなってしまう。
【０００６】
第三に、前述のようなBipTrを内蔵させる場合、島領域を一部分割し、その間のｐ-型半導体基板１の領域が空乏化することによって素子間分離を確保する方法があるが、ｐ-型半導体基板１の表面の濃度は一般的に低く、ｎ反転してリークが生じやすいこと、逆にこれを防ぐために表面に反転防止用の拡散領域を追加すると、この拡散領域に起因した島耐圧の低下が発生するという問題があることである。
【０００７】
図１１は、図９の島領域を分割し、分割されたｎ型ウェル２の間に現れたｐ-型半導体基板１の表面に、反転防止用のｐ型拡散領域７を形成した例を示す。図１１（ａ）は断面図であり、図１１（ｂ）の平面図の一点鎖線での断面を示している。このようにした場合に、かえって島耐圧の低下を招くおそれがある。
【０００８】
この発明はこのような従来の高耐圧半導体装置における問題を解決するためになされたものであり、高耐圧分離された島領域内に形成されたアイランドへのパンチスルーを抑制することができ、また、島領域にバーチカルnpnTr、nchDMOS等、縦型デバイスを内蔵する場合、デバイス下部の拡散抵抗を低くすることにより縦型デバイスの特性を改善することができるようにした高耐圧分離構造を有する半導体装置を提供しようとするものである。
【０００９】
【課題を解決するための手段】
この発明の半導体装置は、第１導電型の半導体基板と、
この半導体基板の一部の領域に形成された第２導電型の第１のウェルと、
この第１のウェルを含む上記半導体基板の上に形成された第１導電型のエピタキシャル領域と、
上記第１のウェルの一部の領域上に位置する上記エピタキシャル領域中に、上記第１のウェルに達する深さに形成された第２導電型の第２のウェルとを備え、
上記第１のウェルは上記第２のウェルの外周部に延在し、上記エピタキシャル領域と接しており、
上記第２のウェルの不純物濃度を上記第１のウェルの不純物濃度に対して相対的に高く形成し、
上記第２のウェルの中に回路素子を形成し、
高耐圧分離構造を形成したことを特徴とするものである。
【００１０】
また、この発明の半導体装置は、第１導電型の半導体基板と、
この半導体基板の一部の領域に形成された第２導電型の第１及び第２のウェルと、
この第１及び第２のウェルを含む上記半導体基板の上に形成された第１導電型のエピタキシャル領域とを備え、上記第１のウェルと上記第２のウェルは上記エピタキシャル領域を介して隣り合っており、
さらに、上記第１のウェルの一部の領域上に位置する上記エピタキシャル領域に、上記第１のウェルに達する深さに形成された第２導電型の第３のウェルを備え、かつ
上記第２のウェルの一部の領域上に位置する上記エピタキシャル領域に、上記第２のウェルに達する深さに形成された第２導電型の第４のウェルを備え、
上記第３のウェルと第４のウェルはエピタキシャル領域を介して隣り合っており、
上記第１のウェルは上記第３のウェルの外周部に延在し、上記エピタキシャル領域と接しており、上記第２のウェルは上記第４のウェルの外周部に延在し、上記エピタキシャル領域と接しており、
上記第３及び第４のウェルの不純物濃度を上記第１及び第２のウェルの不純物濃度に対して相対的に高く形成し、
上記第３及び第４のウェルの中に回路素子を形成し、
高耐圧分離構造を形成したことを特徴とするものである。
【００１１】
また、この発明の半導体装置は、上記第３及び第４のウェルの間に挟まれた上記エピタキシャル領域の表面に上記エピタキシャル領域の不純物濃度より不純物濃度が高い第１導電型の領域を形成したことを特徴とするものである。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。なお、図中、同一の符号はそれぞれ同一または相当部分を示す。
実施の形態１．
図１は、この発明の実施の形態１による高耐圧の半導体装置における、高耐圧分離島領域の構造を示す図であり、図１（ａ）は断面構造を示す図、図１（ｂ）は平面構造を説明するための図である。図１（ａ）は図１（ｂ）の一点鎖線での断面構造を示す。
図１において、１は、ｐ-型半導体基板（第１導電型の半導体基板）、２は、ｐ-型半導体基板１上に形成されたn型ウェル（ｎ型埋め込み領域）（不純物濃度が相対的に高い第２導電型のウェル）、３は、ｎ型ウェル２を含むｐ-型半導体基板１の上に形成されたｐ-型エピ領域（第１導電型のエピタキシャル領域）、４は、このｐ-型エピ領域３中でｎ型ウェル２の領域を含み、ｎ型ウェル２の領域より広い領域でｎ型ウェル２に達する深さに形成されたｎ-型ウェル（不純物濃度が相対的に低い第２導電型のウェル）、５は、ｎ型ウェル２の上方で、ｎ-型ウェル４の表面に形成されたｐ型アイランド（ｐ型領域）である。この場合、ｐ型アイランド５は、例えばnchMOSトランジスタのバックゲート領域となっている。
【００２２】
このような構成において、ｎ-型ウェル４は、RESURF動作により、この分離島領域の高耐圧を得る働きをする。すなわちｐ型アイランド５に高電圧が印加された時に、ｎ-型ウェル４はほとんど空乏化することによって表面電界を緩和し、高耐圧を可能にする。
【００２３】
以上のように、この実施の形態では、ｎ型ウェル２の上にｐ-型エピ領域３を必要な厚さ成長させ、しかる後にｎ型ウェル２の外周部を含む広い領域でｐ-型エピ領域３にｎ型不純物を拡散あるいは注入してｎ-型ウェル４を形成している。そして、このｎ-型ウェル４の中に、ｐ型アイランド５などにより回路素子を形成する。
このように構成すると、分離島領域はｐ-型エピ領域３の厚み分だけ深く形成できる。そのため、ｐ-型半導体基板１から例えばｐ型アイランド５へのパンチスルー電圧を大幅に改善することができる。
【００２４】
また、図２は、図１と同じ構造のｎ-型ウェル４の表面に、ｐ型領域５ａからなるベースと、ｎ型拡散領域６からなるエミッタを形成し、バーチカルnpnTrを形成した例を示す。図２（ａ）はその断面図で、図２（ｂ）の平面図の一点鎖線での断面構造を示している。
このようにすると、表面より深い領域にｎ型ウェル２による高濃度領域が形成されているため、素子特性を改善することができる。バーチカルnpnTrのほかに、バーチカルnchDMOS等を形成する場合にも、それぞれ同様に素子特性を改善することができる。
【００２５】
実施の形態２．
図３は、この発明の実施の形態２による高耐圧の半導体装置における、高耐圧分離島領域の構造を示す図であり、図３（ａ）は断面構造を示す図、図３（ｂ）は平面構造を説明するための図である。図３（ａ）は図３（ｂ）の一点鎖線での断面構造を示す。
この実施の形態２は、実施の形態1の島領域を部分的に分割したものである。すなわちｎ型ウェル２が分割されて所定間隔を隔てて配置されている。ｎ-型ウェル４も分割されて、中央部にｐ-型エピ領域３が現われるように離され、全体としては環状の形状に配置されている。
【００２６】
さらに、詳しく説明すると、この高耐圧分離構造では、ｐ-型半導体基板１（第１導電型の半導体基板１）に、第１及び第２のｎ型ウェル２ａ，２ｂ（不純物濃度が相対的に高い第１及び第２の第２導電型のウェル）が形成されている。この第１及び第２のｎ型ウェル２ａ，２ｂを含むｐ-型半導体基板１の上に、ｐ-型エピ領域３（第１導電型のエピタキシャル領域３）が形成されている。そして、第１及び第２のｎ型ウェル２ａ，２ｂの少なくとも一部の領域に重なるように、またこのｎ型ウェル２ａ，２ｂに達するように、ｐ-型エピ領域３の中に、第１及び第２のｎ-型ウェル４ａ，４ｂ（不純物濃度が相対的に低い第２導電型のウェル）が形成されている。そして、第１及び第２のｎ-型ウェル４ａ，４ｂは、全体として第１及び第２のｎ型ウェル２ａ，２ｂを含む領域の外周部にまで延在するように形成されている。すなわち、図３（ｂ）の平面図でみれば、第１及び第２のｎ-型ウェル４ａ，４ｂは、全体として第１及び第２のｎ型ウェル２ａ，２ｂの外周を囲むように形成されている。また、ｎ型ウェル２の上方で、ｎ-型ウェル４の表面にｐ型アイランド５（ｐ型領域）が形成されている。
【００２７】
また、第１及び第２のｎ型ウェル２ａ，２ｂは、島間耐圧以上のパンチスルー電圧が得られる程度の距離で離されている。
さらに、ｎ-型ウェル４ａ，４ｂの間に現われているｐ-型エピ領域３の表面上には、反転防止用のｐ型領域５（ｐ型拡散領域）（相対的に不純物濃度が高い第１導電型の領域）が形成されている。
このような構成において、ｐ-型半導体基板１と島間に逆バイアスが印加される時、ｎ-型ウェル４ａ，４ｂとｐ型拡散領域５の間の表面接合耐圧より低い電圧で、第１及び第２のｎ型ウェル２ａ，２ｂの間が上記パンチスルーに達すれば、分離構造による耐圧の低下は起こらない。したがって、ｐ-型エピ領域３の表面に反転防止用のｐ型拡散領域５を付加した状態においても、島耐圧の低下が起こらない構造を得ることが出来る。すなわち、この構成は、第１及び第２のｎ型ウェル２ａ，２ｂの間のJFET効果で、表面での耐圧低下を防ぐようになっている。
【００２８】
また、このような構成によれば、分離島領域はｐ-型エピ領域３の厚み分だけ深く形成できる。そのため、ｐ-型半導体基板１から例えばｐ型アイランド５へのパンチスルー電圧を大幅に改善することができる。
【００２９】
実施の形態３．
図４は、この発明の実施の形態３による高耐圧の半導体装置における、高耐圧分離島領域の構造を示す図であり、図４（ａ）は断面構造を示す図、図４（ｂ）は平面構造を説明するための図である。図４（ａ）は図４（ｂ）の一点鎖線での断面構造を示す。
図４において、7はｎ型ウェル２（不純物濃度が相対的に高い第２導電型のウェル）内部に形成されたｎ+型領域、具体的にはｎ+埋め込み拡散領域（不純物濃度が相対的にさらに高い第２導電型の領域）を示す。その他の構造は、実施の形態１（図１）と同様であるから、重複を避けるため詳細な説明は省略する。
【００３０】
このように構成すると、分離島領域はｐ-型エピ領域３の厚み分だけ深く形成できる。そのため、ｐ-型半導体基板１から例えばｐ型アイランド５へのパンチスルー電圧を大幅に改善することができる。さらに、この実施の形態では、島領域はｎ+埋め込み拡散領域7上に形成されるため、ｐ-型半導体基板１からｐ型アイランド５へのパンチスルー電圧を完全に防止することができる。
【００３１】
また、図５は、図４と同じ構造のｎ-型ウェル４の表面に、ｐ型領域５ａからなるベースと、ｎ型拡散領域９からなるエミッタを形成し、バーチカルnpnTrを形成した例を示す。図５（ａ）はその断面図で、図５（ｂ）の平面図の一点鎖線での断面構造を示している。
このようにすると、表面より深い部分にｎ-型ウェル４に加えて、ｎ+埋め込み拡散領域７による低抵抗領域を形成できるので、ｎ-型ウェル４上にバーチカルnpnTr、.nchDMOS等を形成する場合にそれぞれの素子特性を改善することができる。 また、この効果は実施の形態1よりも大きいものとなる。
【００３２】
実施の形態４．
図６は、この発明の実施の形態４による高耐圧の半導体装置における、高耐圧分離島領域の構造を示す図であり、図６（ａ）は断面構造を示す図、図６（ｂ）は平面構造を説明するための図である。図６（ａ）は図６（ｂ）の一点鎖線での断面構造を示す。
図６において、1は、ｐ-型半導体基板（第１導電型の半導体基板）、４は、ｐ-型半導体基板１の表面上に形成されたｎ-型ウェル（ｎ-型埋め込み領域）（不純物濃度が相対的に低い第２導電型のウェル）、３は、このｎ-型ウェル４を含むｐ-型半導体基板１の上に形成されたｐ-型エピ領域３（第１導電型のエピタキシャル領域３）、２は、ｎ-型ウェル４の一部の領域と重なり、ｎ-型ウェル４に達するようにｐ-型エピ領域３中に形成されたｎ型ウェル２（不純物濃度が相対的に高い第２導電型のウェル）、５は、ｎ-型ウェル４の上方でｎ型ウェル２の表面に形成されたｐ型アイランドであり、nchMOSトランジスタのバックゲート領域となっている。
【００３３】
また、水平方向に広く延在しているｎ-型ウェル４と、その上に接したｐ-型エピ領域３は各々が逆バイアス印加時に空乏化し、各々がRESURF動作するように設定されている。従って、これにより、この分離島領域の高耐圧化が図られる。
【００３４】
以上のような構成にすれば、島領域はｐ-型エピ領域３の厚み分深く形成できる。そのため、ｐ-型半導体基板１からｐ型アイランド５へのパンチスルー電圧を大幅に改善する事ができる。
【００３５】
実施の形態５．
図７は、この発明の実施の形態５による高耐圧の半導体装置における、高耐圧分離島領域の構造を示す図であり、図７（ａ）は断面構造を示す図、図７（ｂ）は平面構造を説明するための図である。図７（ａ）は図７（ｂ）の一点鎖線での断面構造を示す。
この実施の形態５は、実施の形態４の島領域を部分的に分割したものである。すなわち、ｎ-型ウェル４が分割されて所定間隔を隔てて配置されている。ｎ型ウェル２も分割されて、中央部にｐ-型エピ領域３が現われるように離されている。そして、分割されたｎ-型ウェル４は全体として、分割されたｎ型ウェル２の外周部にまで延在するように広がっている。
【００３６】
さらに詳しく説明すると、この実施の形態の高耐圧分離構造では、ｐ-型半導体基板１（第１導電型の半導体基板１）に第１及び第２のｎ-型ウェル４ａ，４ｂ（不純物濃度が相対的に低い第２導電型のウェル）が形成され、この第１及び第２のｎ-型ウェル４ａ，４ｂを含むｐ-型半導体基板１の上に、ｐ-型エピ領域３（第１導電型のエピタキシャル領域）が形成されている。そして、それぞれ第１及び第２のｎ-型ウェル４ａ，４ｂの一部の領域上で、ｎ-型ウェル４ａ，４ｂに達するように、ｐ-型エピ領域３中に第１及び第２のｎ型ウェル２ａ，２ｂ（不純物濃度が相対的に高い第２導電型のウェル）が形成されている。かつ第１及び第２のｎ-型ウェル４ａ，４ｂは、第１及び第２のｎ型ウェル２ａ，２ｂを含む領域の外周部にまで延在するように形成されている。すなわち、図７（ｂ）の平面図でみれば、第１及び第２のｎ-型ウェル４ａ，４ｂは、全体として第１及び第２のｎ型ウェル２ａ，２ｂの外周を囲むように形成されている。
【００３７】
また、第1及び第２のｎ-型ウェル４ａ，４ｂは、島間耐圧以上のパンチスルー電圧が得られる程度の距離で離されている。
さらにｎ型ウェル２ａ，２ｂの間に現れているｐ-型エピ領域３の表面上には、反転防止用のｐ型拡散領域７が形成されている。
このような構成において、ｐ-型半導体基板１と島間に逆バイアスが印可される時、ｎ型ウェル２ａ，２ｂとｐ型拡散領域７の間の表面接合耐圧より低い電圧で、第1及び第２のｎ-型ウェル４ａ，４ｂの間が上記パンチスルーに達すれば、分離構造による耐圧の低下は起こらない。 したがって、ｐ-エピ表面に反転防止用のｐ型拡散領域７を付加した状態においても島耐圧の低下が起こらない構造を得ることが出来る。すなわち、この構成は、第１及び第２のｎ-型ウェル４ａ，４ｂの間のJFET効果で、表面での耐圧低下を防ぐようになっている。
【００３８】
また、このような構成にすれば、分離島領域はｐ-型エピ領域３の厚み分だけ深く形成できる。そのため、ｐ-型半導体基板１から例えばｐ型アイランド５へのパンチスルー電圧を大幅に改善することができる。
【００３９】
実施の形態６．
図８は、この発明の実施の形態６による高耐圧の半導体装置における、高耐圧分離島領域の構造を示す図であり、図８（ａ）は断面構造を示す図、図８（ｂ）は平面構造を説明するための図である。図８（ａ）は図８（ｂ）の一点鎖線での断面構造を示す。
この実施の形態６は、実施の形態1のｐ型アイランド５に相当する領域を、ｐ-型エピ領域３自体を残すことにより形成したものである。
【００４０】
さらに詳しく説明すると、この実施の形態の高耐圧分離構造は、ｐ-型半導体基板１（第１導電型の半導体基板）にｎ型ウェル２（不純物濃度が相対的に高い第２導電型のウェル）を形成し、このｎ型ウェル２を含むｐ-型半導体基板１の上にｐ-型エピ領域３（第１導電型のエピタキシャル領域）を形成している。そして、このｐ-型エピ領域３中に、ｎ型ウェル２の上の所定部分を除きｎ型ウェル２を含む領域で、ｎ型ウェル２に達するようにｎ-型ウェル４（不純物濃度が相対的に低い第２導電型のウェル）を形成している。これによりｎ型ウェル２の上に、ｐ-型エピ領域３が島状に残される。これを図１のｐ型アイランド５と同様に用いることができる。
【００４１】
ｐ-型半導体基板１は耐圧から比抵抗が制限されるが、ｐ-型エピ領域３の比抵抗は表面領域のみなので制限されにくい。したがって図8のようにｐ-型エピ領域３自体をアイランドとして使用できるよう、ｐ-型半導体基板１より低比抵抗に設定し、製造工程でマスク1枚を削減することができる構造を容易に実現することができる。この場合、ｐ-エピ領域６の比抵抗を、例えばCMOS特性にあわせて設定することができる。
【００４２】
また、このように構成すると、分離島領域はｐ-型エピ領域３の厚み分だけ深く形成できる。そのため、ｐ-型半導体基板１から、アイランドとしてのｐ-型エピ領域３へのパンチスルー電圧を大幅に改善することができる。
また、ｎ-型ウェル４の表面に、バーチカルnpnTrやバーチカルnchDMOS等を形成する場合にも、表面より深い領域にｎ型ウェル２による高濃度領域が形成されているため、素子特性を改善することができる。
【００４３】
【発明の効果】
この発明によれば、高耐圧の半導体装置において、半導体基板の上に所望の厚さを有するエピタキシャル領域を形成し、これを用いて高耐圧分離の島領域を形成するようにしたので、島領域内に形成されたアイランドへのパンチスルーを抑制することができる。
【００４４】
また、この発明によれば、高耐圧の半導体装置において、島領域下部に不純物濃度が相対的に高い領域を形成するので、島領域にバーチカルnpnTr、nchDMOS等、縦型素子を内蔵する場合、素子下部の拡散抵抗を低くすることが可能であり、それにより縦型素子の特性を改善する事ができる。
【００４５】
また、この発明によれば、高耐圧の半導体装置において、高耐圧分離の島領域を分割して素子間分離を行う場合、表面に反転防止のための拡散を追加しても島領域の耐圧が影響されない構造を得ることができる。
【００４６】
また、この発明によれば、半導体基板の上に所望の厚さに形成したエピタキシャル領域を、高耐圧分離の島領域の中に残し、しかも適当な比抵抗に設定し、これをアイランドとして用いることができる。これにより、アイランド拡散領域の形成を省略し、製造工程を簡略化することができる
【図面の簡単な説明】
【図１】 この発明の実施の形態１による高耐圧分離構造を有する半導体装置における、高耐圧分離島領域の構造を示す図である。
【図２】 この発明の実施の形態１による半導体装置において、高耐圧分離の島領域にnpnTrを内蔵した場合の図である。
【図３】 この発明の実施の形態２による半導体装置における、高耐圧分離島領域の構造を示す図である。
【図４】 この発明の実施の形態３による半導体装置における、高耐圧分離島領域の構造を示す図である。
【図５】 この発明の実施の形態３による半導体装置において、高耐圧分離の島領域にnpnTrを内蔵した場合の図である。
【図６】 この発明の実施の形態４による半導体装置における、高耐圧分離島領域の構造を示す図である。
【図７】 この発明の実施の形態５による半導体装置における、高耐圧分離島領域の構造を示す図である。
【図８】 この発明の実施の形態６による半導体装置における、高耐圧分離島領域の構造を示す図である。
【図９】 従来の高耐圧半導体装置における、高耐圧分離の島領域の構造を示す図である。
【図１０】 従来の高耐圧半導体装置において、高耐圧分離の島領域にnpnTrを内蔵した場合の図である。
【図１１】 従来の高耐圧半導体装置における、分割された高耐圧分離の島領域の構造を示す図である。
【符号の説明】
１ 第１導電型の半導体基板（ｐ-型半導体基板）、２，２ａ，２ｂ 不純物濃度が相対的に高い第２導電型のウェル（ｎ型ウェル）、３ 第１導電型のエピタキシャル領域（ｐ-型エピ領域）、４，４ａ，４ｂ 不純物濃度が相対的に低い第２導電型のウェル（ｎ-型ウェル）、５ ｐ型領域（ｐ型アイランド）、５ａ ｐ型領域、６ ｎ型領域、７ 不純物濃度が相対的に高い第１導電型の領域（ｐ型領域）、８ 不純物濃度が相対的にさらに高い第２導電型の領域（ｎ+領域）。
【発明の属する技術分野】
この発明は高耐圧分離構造を有する半導体装置に関するものである。
【０００２】
【従来の技術】
従来の高耐圧半導体装置において、高耐圧RESURF構造を利用した島領域の断面図を図９に示す。図９（ａ）は断面構造を示す図、図９（ｂ）は平面構造を説明するための図である。また、図９（ａ）は図９（ｂ）の一点鎖線での断面構造を示す。
図９において、１はｐ-型半導体基板、２はｎ型ウェル、４はｎ-型ウェル、５はｎ型ウェル２の表面上に形成されたｐ型アイランドであり、nchMOSトランジスタのバックゲート領域となっている。
【０００３】
ここでｎ-型ウェル４は、高耐圧を得るためのものでありｎ型ウェル２に高電圧が印加された時にｎ-型ウェル４はほとんど空乏化することによって表面電界を緩和しており、これはRESURF動作として一般に知られている技術である。（RESURF構造については、例えばＵＳＰ４，２９２，６４２号を参照。）
【０００４】
【発明が解決しようとする課題】
このような構成で高電位の島領域を形成した場合、以下のような問題点がある。
第一にｎ型ウェル２を十分深く形成しないと、ｐ-型半導体基板１から伸びる空乏層がｐ型アイランド５に達することによるパンチスルーにより全体の耐圧が制限されてしまうことである。
【０００５】
第二に、ｎ型ウェル２にバーチカルnpnTr、nchDMOS等、ｎ型ウェル２自体を電極として使用する素子を形成した場合、ｎ型ウェル２に相当する部分の抵抗が大きく素子特性が悪くなってしまうことである。
図１０は、図９のｎ型ウェル２に、バーチカルnpnTrを形成した例を示している。図１０（ａ）は断面図であり、図１０（ｂ）の平面図の一点鎖線での断面を示している。このように、ｎ型ウェル２自体を電極として使用する場合、ｎ型ウェル２に相当する部分の抵抗が大きく素子特性が悪くなってしまう。
【０００６】
第三に、前述のようなBipTrを内蔵させる場合、島領域を一部分割し、その間のｐ-型半導体基板１の領域が空乏化することによって素子間分離を確保する方法があるが、ｐ-型半導体基板１の表面の濃度は一般的に低く、ｎ反転してリークが生じやすいこと、逆にこれを防ぐために表面に反転防止用の拡散領域を追加すると、この拡散領域に起因した島耐圧の低下が発生するという問題があることである。
【０００７】
図１１は、図９の島領域を分割し、分割されたｎ型ウェル２の間に現れたｐ-型半導体基板１の表面に、反転防止用のｐ型拡散領域７を形成した例を示す。図１１（ａ）は断面図であり、図１１（ｂ）の平面図の一点鎖線での断面を示している。このようにした場合に、かえって島耐圧の低下を招くおそれがある。
【０００８】
この発明はこのような従来の高耐圧半導体装置における問題を解決するためになされたものであり、高耐圧分離された島領域内に形成されたアイランドへのパンチスルーを抑制することができ、また、島領域にバーチカルnpnTr、nchDMOS等、縦型デバイスを内蔵する場合、デバイス下部の拡散抵抗を低くすることにより縦型デバイスの特性を改善することができるようにした高耐圧分離構造を有する半導体装置を提供しようとするものである。
【０００９】
【課題を解決するための手段】
この発明の半導体装置は、第１導電型の半導体基板と、
この半導体基板の一部の領域に形成された第２導電型の第１のウェルと、
この第１のウェルを含む上記半導体基板の上に形成された第１導電型のエピタキシャル領域と、
上記第１のウェルの一部の領域上に位置する上記エピタキシャル領域中に、上記第１のウェルに達する深さに形成された第２導電型の第２のウェルとを備え、
上記第１のウェルは上記第２のウェルの外周部に延在し、上記エピタキシャル領域と接しており、
上記第２のウェルの不純物濃度を上記第１のウェルの不純物濃度に対して相対的に高く形成し、
上記第２のウェルの中に回路素子を形成し、
高耐圧分離構造を形成したことを特徴とするものである。
【００１０】
また、この発明の半導体装置は、第１導電型の半導体基板と、
この半導体基板の一部の領域に形成された第２導電型の第１及び第２のウェルと、
この第１及び第２のウェルを含む上記半導体基板の上に形成された第１導電型のエピタキシャル領域とを備え、上記第１のウェルと上記第２のウェルは上記エピタキシャル領域を介して隣り合っており、
さらに、上記第１のウェルの一部の領域上に位置する上記エピタキシャル領域に、上記第１のウェルに達する深さに形成された第２導電型の第３のウェルを備え、かつ
上記第２のウェルの一部の領域上に位置する上記エピタキシャル領域に、上記第２のウェルに達する深さに形成された第２導電型の第４のウェルを備え、
上記第３のウェルと第４のウェルはエピタキシャル領域を介して隣り合っており、
上記第１のウェルは上記第３のウェルの外周部に延在し、上記エピタキシャル領域と接しており、上記第２のウェルは上記第４のウェルの外周部に延在し、上記エピタキシャル領域と接しており、
上記第３及び第４のウェルの不純物濃度を上記第１及び第２のウェルの不純物濃度に対して相対的に高く形成し、
上記第３及び第４のウェルの中に回路素子を形成し、
高耐圧分離構造を形成したことを特徴とするものである。
【００１１】
また、この発明の半導体装置は、上記第３及び第４のウェルの間に挟まれた上記エピタキシャル領域の表面に上記エピタキシャル領域の不純物濃度より不純物濃度が高い第１導電型の領域を形成したことを特徴とするものである。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。なお、図中、同一の符号はそれぞれ同一または相当部分を示す。
実施の形態１．
図１は、この発明の実施の形態１による高耐圧の半導体装置における、高耐圧分離島領域の構造を示す図であり、図１（ａ）は断面構造を示す図、図１（ｂ）は平面構造を説明するための図である。図１（ａ）は図１（ｂ）の一点鎖線での断面構造を示す。
図１において、１は、ｐ-型半導体基板（第１導電型の半導体基板）、２は、ｐ-型半導体基板１上に形成されたn型ウェル（ｎ型埋め込み領域）（不純物濃度が相対的に高い第２導電型のウェル）、３は、ｎ型ウェル２を含むｐ-型半導体基板１の上に形成されたｐ-型エピ領域（第１導電型のエピタキシャル領域）、４は、このｐ-型エピ領域３中でｎ型ウェル２の領域を含み、ｎ型ウェル２の領域より広い領域でｎ型ウェル２に達する深さに形成されたｎ-型ウェル（不純物濃度が相対的に低い第２導電型のウェル）、５は、ｎ型ウェル２の上方で、ｎ-型ウェル４の表面に形成されたｐ型アイランド（ｐ型領域）である。この場合、ｐ型アイランド５は、例えばnchMOSトランジスタのバックゲート領域となっている。
【００２２】
このような構成において、ｎ-型ウェル４は、RESURF動作により、この分離島領域の高耐圧を得る働きをする。すなわちｐ型アイランド５に高電圧が印加された時に、ｎ-型ウェル４はほとんど空乏化することによって表面電界を緩和し、高耐圧を可能にする。
【００２３】
以上のように、この実施の形態では、ｎ型ウェル２の上にｐ-型エピ領域３を必要な厚さ成長させ、しかる後にｎ型ウェル２の外周部を含む広い領域でｐ-型エピ領域３にｎ型不純物を拡散あるいは注入してｎ-型ウェル４を形成している。そして、このｎ-型ウェル４の中に、ｐ型アイランド５などにより回路素子を形成する。
このように構成すると、分離島領域はｐ-型エピ領域３の厚み分だけ深く形成できる。そのため、ｐ-型半導体基板１から例えばｐ型アイランド５へのパンチスルー電圧を大幅に改善することができる。
【００２４】
また、図２は、図１と同じ構造のｎ-型ウェル４の表面に、ｐ型領域５ａからなるベースと、ｎ型拡散領域６からなるエミッタを形成し、バーチカルnpnTrを形成した例を示す。図２（ａ）はその断面図で、図２（ｂ）の平面図の一点鎖線での断面構造を示している。
このようにすると、表面より深い領域にｎ型ウェル２による高濃度領域が形成されているため、素子特性を改善することができる。バーチカルnpnTrのほかに、バーチカルnchDMOS等を形成する場合にも、それぞれ同様に素子特性を改善することができる。
【００２５】
実施の形態２．
図３は、この発明の実施の形態２による高耐圧の半導体装置における、高耐圧分離島領域の構造を示す図であり、図３（ａ）は断面構造を示す図、図３（ｂ）は平面構造を説明するための図である。図３（ａ）は図３（ｂ）の一点鎖線での断面構造を示す。
この実施の形態２は、実施の形態1の島領域を部分的に分割したものである。すなわちｎ型ウェル２が分割されて所定間隔を隔てて配置されている。ｎ-型ウェル４も分割されて、中央部にｐ-型エピ領域３が現われるように離され、全体としては環状の形状に配置されている。
【００２６】
さらに、詳しく説明すると、この高耐圧分離構造では、ｐ-型半導体基板１（第１導電型の半導体基板１）に、第１及び第２のｎ型ウェル２ａ，２ｂ（不純物濃度が相対的に高い第１及び第２の第２導電型のウェル）が形成されている。この第１及び第２のｎ型ウェル２ａ，２ｂを含むｐ-型半導体基板１の上に、ｐ-型エピ領域３（第１導電型のエピタキシャル領域３）が形成されている。そして、第１及び第２のｎ型ウェル２ａ，２ｂの少なくとも一部の領域に重なるように、またこのｎ型ウェル２ａ，２ｂに達するように、ｐ-型エピ領域３の中に、第１及び第２のｎ-型ウェル４ａ，４ｂ（不純物濃度が相対的に低い第２導電型のウェル）が形成されている。そして、第１及び第２のｎ-型ウェル４ａ，４ｂは、全体として第１及び第２のｎ型ウェル２ａ，２ｂを含む領域の外周部にまで延在するように形成されている。すなわち、図３（ｂ）の平面図でみれば、第１及び第２のｎ-型ウェル４ａ，４ｂは、全体として第１及び第２のｎ型ウェル２ａ，２ｂの外周を囲むように形成されている。また、ｎ型ウェル２の上方で、ｎ-型ウェル４の表面にｐ型アイランド５（ｐ型領域）が形成されている。
【００２７】
また、第１及び第２のｎ型ウェル２ａ，２ｂは、島間耐圧以上のパンチスルー電圧が得られる程度の距離で離されている。
さらに、ｎ-型ウェル４ａ，４ｂの間に現われているｐ-型エピ領域３の表面上には、反転防止用のｐ型領域５（ｐ型拡散領域）（相対的に不純物濃度が高い第１導電型の領域）が形成されている。
このような構成において、ｐ-型半導体基板１と島間に逆バイアスが印加される時、ｎ-型ウェル４ａ，４ｂとｐ型拡散領域５の間の表面接合耐圧より低い電圧で、第１及び第２のｎ型ウェル２ａ，２ｂの間が上記パンチスルーに達すれば、分離構造による耐圧の低下は起こらない。したがって、ｐ-型エピ領域３の表面に反転防止用のｐ型拡散領域５を付加した状態においても、島耐圧の低下が起こらない構造を得ることが出来る。すなわち、この構成は、第１及び第２のｎ型ウェル２ａ，２ｂの間のJFET効果で、表面での耐圧低下を防ぐようになっている。
【００２８】
また、このような構成によれば、分離島領域はｐ-型エピ領域３の厚み分だけ深く形成できる。そのため、ｐ-型半導体基板１から例えばｐ型アイランド５へのパンチスルー電圧を大幅に改善することができる。
【００２９】
実施の形態３．
図４は、この発明の実施の形態３による高耐圧の半導体装置における、高耐圧分離島領域の構造を示す図であり、図４（ａ）は断面構造を示す図、図４（ｂ）は平面構造を説明するための図である。図４（ａ）は図４（ｂ）の一点鎖線での断面構造を示す。
図４において、7はｎ型ウェル２（不純物濃度が相対的に高い第２導電型のウェル）内部に形成されたｎ+型領域、具体的にはｎ+埋め込み拡散領域（不純物濃度が相対的にさらに高い第２導電型の領域）を示す。その他の構造は、実施の形態１（図１）と同様であるから、重複を避けるため詳細な説明は省略する。
【００３０】
このように構成すると、分離島領域はｐ-型エピ領域３の厚み分だけ深く形成できる。そのため、ｐ-型半導体基板１から例えばｐ型アイランド５へのパンチスルー電圧を大幅に改善することができる。さらに、この実施の形態では、島領域はｎ+埋め込み拡散領域7上に形成されるため、ｐ-型半導体基板１からｐ型アイランド５へのパンチスルー電圧を完全に防止することができる。
【００３１】
また、図５は、図４と同じ構造のｎ-型ウェル４の表面に、ｐ型領域５ａからなるベースと、ｎ型拡散領域９からなるエミッタを形成し、バーチカルnpnTrを形成した例を示す。図５（ａ）はその断面図で、図５（ｂ）の平面図の一点鎖線での断面構造を示している。
このようにすると、表面より深い部分にｎ-型ウェル４に加えて、ｎ+埋め込み拡散領域７による低抵抗領域を形成できるので、ｎ-型ウェル４上にバーチカルnpnTr、.nchDMOS等を形成する場合にそれぞれの素子特性を改善することができる。 また、この効果は実施の形態1よりも大きいものとなる。
【００３２】
実施の形態４．
図６は、この発明の実施の形態４による高耐圧の半導体装置における、高耐圧分離島領域の構造を示す図であり、図６（ａ）は断面構造を示す図、図６（ｂ）は平面構造を説明するための図である。図６（ａ）は図６（ｂ）の一点鎖線での断面構造を示す。
図６において、1は、ｐ-型半導体基板（第１導電型の半導体基板）、４は、ｐ-型半導体基板１の表面上に形成されたｎ-型ウェル（ｎ-型埋め込み領域）（不純物濃度が相対的に低い第２導電型のウェル）、３は、このｎ-型ウェル４を含むｐ-型半導体基板１の上に形成されたｐ-型エピ領域３（第１導電型のエピタキシャル領域３）、２は、ｎ-型ウェル４の一部の領域と重なり、ｎ-型ウェル４に達するようにｐ-型エピ領域３中に形成されたｎ型ウェル２（不純物濃度が相対的に高い第２導電型のウェル）、５は、ｎ-型ウェル４の上方でｎ型ウェル２の表面に形成されたｐ型アイランドであり、nchMOSトランジスタのバックゲート領域となっている。
【００３３】
また、水平方向に広く延在しているｎ-型ウェル４と、その上に接したｐ-型エピ領域３は各々が逆バイアス印加時に空乏化し、各々がRESURF動作するように設定されている。従って、これにより、この分離島領域の高耐圧化が図られる。
【００３４】
以上のような構成にすれば、島領域はｐ-型エピ領域３の厚み分深く形成できる。そのため、ｐ-型半導体基板１からｐ型アイランド５へのパンチスルー電圧を大幅に改善する事ができる。
【００３５】
実施の形態５．
図７は、この発明の実施の形態５による高耐圧の半導体装置における、高耐圧分離島領域の構造を示す図であり、図７（ａ）は断面構造を示す図、図７（ｂ）は平面構造を説明するための図である。図７（ａ）は図７（ｂ）の一点鎖線での断面構造を示す。
この実施の形態５は、実施の形態４の島領域を部分的に分割したものである。すなわち、ｎ-型ウェル４が分割されて所定間隔を隔てて配置されている。ｎ型ウェル２も分割されて、中央部にｐ-型エピ領域３が現われるように離されている。そして、分割されたｎ-型ウェル４は全体として、分割されたｎ型ウェル２の外周部にまで延在するように広がっている。
【００３６】
さらに詳しく説明すると、この実施の形態の高耐圧分離構造では、ｐ-型半導体基板１（第１導電型の半導体基板１）に第１及び第２のｎ-型ウェル４ａ，４ｂ（不純物濃度が相対的に低い第２導電型のウェル）が形成され、この第１及び第２のｎ-型ウェル４ａ，４ｂを含むｐ-型半導体基板１の上に、ｐ-型エピ領域３（第１導電型のエピタキシャル領域）が形成されている。そして、それぞれ第１及び第２のｎ-型ウェル４ａ，４ｂの一部の領域上で、ｎ-型ウェル４ａ，４ｂに達するように、ｐ-型エピ領域３中に第１及び第２のｎ型ウェル２ａ，２ｂ（不純物濃度が相対的に高い第２導電型のウェル）が形成されている。かつ第１及び第２のｎ-型ウェル４ａ，４ｂは、第１及び第２のｎ型ウェル２ａ，２ｂを含む領域の外周部にまで延在するように形成されている。すなわち、図７（ｂ）の平面図でみれば、第１及び第２のｎ-型ウェル４ａ，４ｂは、全体として第１及び第２のｎ型ウェル２ａ，２ｂの外周を囲むように形成されている。
【００３７】
また、第1及び第２のｎ-型ウェル４ａ，４ｂは、島間耐圧以上のパンチスルー電圧が得られる程度の距離で離されている。
さらにｎ型ウェル２ａ，２ｂの間に現れているｐ-型エピ領域３の表面上には、反転防止用のｐ型拡散領域７が形成されている。
このような構成において、ｐ-型半導体基板１と島間に逆バイアスが印可される時、ｎ型ウェル２ａ，２ｂとｐ型拡散領域７の間の表面接合耐圧より低い電圧で、第1及び第２のｎ-型ウェル４ａ，４ｂの間が上記パンチスルーに達すれば、分離構造による耐圧の低下は起こらない。 したがって、ｐ-エピ表面に反転防止用のｐ型拡散領域７を付加した状態においても島耐圧の低下が起こらない構造を得ることが出来る。すなわち、この構成は、第１及び第２のｎ-型ウェル４ａ，４ｂの間のJFET効果で、表面での耐圧低下を防ぐようになっている。
【００３８】
また、このような構成にすれば、分離島領域はｐ-型エピ領域３の厚み分だけ深く形成できる。そのため、ｐ-型半導体基板１から例えばｐ型アイランド５へのパンチスルー電圧を大幅に改善することができる。
【００３９】
実施の形態６．
図８は、この発明の実施の形態６による高耐圧の半導体装置における、高耐圧分離島領域の構造を示す図であり、図８（ａ）は断面構造を示す図、図８（ｂ）は平面構造を説明するための図である。図８（ａ）は図８（ｂ）の一点鎖線での断面構造を示す。
この実施の形態６は、実施の形態1のｐ型アイランド５に相当する領域を、ｐ-型エピ領域３自体を残すことにより形成したものである。
【００４０】
さらに詳しく説明すると、この実施の形態の高耐圧分離構造は、ｐ-型半導体基板１（第１導電型の半導体基板）にｎ型ウェル２（不純物濃度が相対的に高い第２導電型のウェル）を形成し、このｎ型ウェル２を含むｐ-型半導体基板１の上にｐ-型エピ領域３（第１導電型のエピタキシャル領域）を形成している。そして、このｐ-型エピ領域３中に、ｎ型ウェル２の上の所定部分を除きｎ型ウェル２を含む領域で、ｎ型ウェル２に達するようにｎ-型ウェル４（不純物濃度が相対的に低い第２導電型のウェル）を形成している。これによりｎ型ウェル２の上に、ｐ-型エピ領域３が島状に残される。これを図１のｐ型アイランド５と同様に用いることができる。
【００４１】
ｐ-型半導体基板１は耐圧から比抵抗が制限されるが、ｐ-型エピ領域３の比抵抗は表面領域のみなので制限されにくい。したがって図8のようにｐ-型エピ領域３自体をアイランドとして使用できるよう、ｐ-型半導体基板１より低比抵抗に設定し、製造工程でマスク1枚を削減することができる構造を容易に実現することができる。この場合、ｐ-エピ領域６の比抵抗を、例えばCMOS特性にあわせて設定することができる。
【００４２】
また、このように構成すると、分離島領域はｐ-型エピ領域３の厚み分だけ深く形成できる。そのため、ｐ-型半導体基板１から、アイランドとしてのｐ-型エピ領域３へのパンチスルー電圧を大幅に改善することができる。
また、ｎ-型ウェル４の表面に、バーチカルnpnTrやバーチカルnchDMOS等を形成する場合にも、表面より深い領域にｎ型ウェル２による高濃度領域が形成されているため、素子特性を改善することができる。
【００４３】
【発明の効果】
この発明によれば、高耐圧の半導体装置において、半導体基板の上に所望の厚さを有するエピタキシャル領域を形成し、これを用いて高耐圧分離の島領域を形成するようにしたので、島領域内に形成されたアイランドへのパンチスルーを抑制することができる。
【００４４】
また、この発明によれば、高耐圧の半導体装置において、島領域下部に不純物濃度が相対的に高い領域を形成するので、島領域にバーチカルnpnTr、nchDMOS等、縦型素子を内蔵する場合、素子下部の拡散抵抗を低くすることが可能であり、それにより縦型素子の特性を改善する事ができる。
【００４５】
また、この発明によれば、高耐圧の半導体装置において、高耐圧分離の島領域を分割して素子間分離を行う場合、表面に反転防止のための拡散を追加しても島領域の耐圧が影響されない構造を得ることができる。
【００４６】
また、この発明によれば、半導体基板の上に所望の厚さに形成したエピタキシャル領域を、高耐圧分離の島領域の中に残し、しかも適当な比抵抗に設定し、これをアイランドとして用いることができる。これにより、アイランド拡散領域の形成を省略し、製造工程を簡略化することができる
【図面の簡単な説明】
【図１】 この発明の実施の形態１による高耐圧分離構造を有する半導体装置における、高耐圧分離島領域の構造を示す図である。
【図２】 この発明の実施の形態１による半導体装置において、高耐圧分離の島領域にnpnTrを内蔵した場合の図である。
【図３】 この発明の実施の形態２による半導体装置における、高耐圧分離島領域の構造を示す図である。
【図４】 この発明の実施の形態３による半導体装置における、高耐圧分離島領域の構造を示す図である。
【図５】 この発明の実施の形態３による半導体装置において、高耐圧分離の島領域にnpnTrを内蔵した場合の図である。
【図６】 この発明の実施の形態４による半導体装置における、高耐圧分離島領域の構造を示す図である。
【図７】 この発明の実施の形態５による半導体装置における、高耐圧分離島領域の構造を示す図である。
【図８】 この発明の実施の形態６による半導体装置における、高耐圧分離島領域の構造を示す図である。
【図９】 従来の高耐圧半導体装置における、高耐圧分離の島領域の構造を示す図である。
【図１０】 従来の高耐圧半導体装置において、高耐圧分離の島領域にnpnTrを内蔵した場合の図である。
【図１１】 従来の高耐圧半導体装置における、分割された高耐圧分離の島領域の構造を示す図である。
【符号の説明】
１ 第１導電型の半導体基板（ｐ-型半導体基板）、２，２ａ，２ｂ 不純物濃度が相対的に高い第２導電型のウェル（ｎ型ウェル）、３ 第１導電型のエピタキシャル領域（ｐ-型エピ領域）、４，４ａ，４ｂ 不純物濃度が相対的に低い第２導電型のウェル（ｎ-型ウェル）、５ ｐ型領域（ｐ型アイランド）、５ａ ｐ型領域、６ ｎ型領域、７ 不純物濃度が相対的に高い第１導電型の領域（ｐ型領域）、８ 不純物濃度が相対的にさらに高い第２導電型の領域（ｎ+領域）。
Claims (3)
- 第１導電型の半導体基板と、
この半導体基板の一部の領域に形成された第２導電型の第１のウェルと、
この第１のウェルを含む上記半導体基板の上に形成された第１導電型のエピタキシャル領域と、
上記第１のウェルの一部の領域上に位置する上記エピタキシャル領域中に、上記第１のウェルに達する深さに形成された第２導電型の第２のウェルとを備え、
上記第１のウェルは上記第２のウェルの外周部に延在し、上記エピタキシャル領域と接しており、
上記第２のウェルの不純物濃度を上記第１のウェルの不純物濃度に対して相対的に高く形成し、
上記第２のウェルの中に回路素子を形成し、
高耐圧分離構造を形成したことを特徴とする半導体装置。 - 第１導電型の半導体基板と、
この半導体基板の一部の領域に形成された第２導電型の第１及び第２のウェルと、
この第１及び第２のウェルを含む上記半導体基板の上に形成された第１導電型のエピタキシャル領域とを備え、上記第１のウェルと上記第２のウェルは上記エピタキシャル領域を介して隣り合っており、
さらに、上記第１のウェルの一部の領域上に位置する上記エピタキシャル領域に、上記第１のウェルに達する深さに形成された第２導電型の第３のウェルを備え、かつ
上記第２のウェルの一部の領域上に位置する上記エピタキシャル領域に、上記第２のウェルに達する深さに形成された第２導電型の第４のウェルを備え、
上記第３のウェルと第４のウェルはエピタキシャル領域を介して隣り合っており、
上記第１のウェルは上記第３のウェルの外周部に延在し、上記エピタキシャル領域と接しており、上記第２のウェルは上記第４のウェルの外周部に延在し、上記エピタキシャル領域と接しており、
上記第３及び第４のウェルの不純物濃度を上記第１及び第２のウェルの不純物濃度に対して相対的に高く形成し、
上記第３及び第４のウェルの中に回路素子を形成し、
高耐圧分離構造を形成したことを特徴とする半導体装置。 - 上記第３及び第４のウェルの間に挟まれた上記エピタキシャル領域の表面に上記エピタキシャル領域の不純物濃度より不純物濃度が高い第１導電型の領域を形成したことを特徴とする請求項２に記載の半導体装置。
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| KR100469373B1 (ko) * | 2000-08-03 | 2005-01-31 | 매그나칩 반도체 유한회사 | 고전압 소자 및 그의 제조방법 |
| JP4593126B2 (ja) * | 2004-02-18 | 2010-12-08 | 三菱電機株式会社 | 半導体装置 |
| EP1959508A4 (en) * | 2005-12-07 | 2010-08-04 | Toyota Motor Co Ltd | THERMOELECTRIC IMPLEMENTATION MATERIAL AND PROCESS FOR ITS MANUFACTURE |
| JP2009283867A (ja) * | 2008-05-26 | 2009-12-03 | Toshiba Corp | 半導体装置 |
| JP4797203B2 (ja) | 2008-12-17 | 2011-10-19 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3971059A (en) * | 1974-09-23 | 1976-07-20 | National Semiconductor Corporation | Complementary bipolar transistors having collector diffused isolation |
| CA1131801A (en) | 1978-01-18 | 1982-09-14 | Johannes A. Appels | Semiconductor device |
| JPS54157092A (en) * | 1978-05-31 | 1979-12-11 | Nec Corp | Semiconductor integrated circuit device |
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59126662A (ja) * | 1983-01-10 | 1984-07-21 | Mitsubishi Electric Corp | 相補形ｍｏｓ集積回路装置 |
| US4644383A (en) * | 1985-04-08 | 1987-02-17 | Harris Corporation | Subcollector for oxide and junction isolated IC's |
| JPS6226852A (ja) * | 1985-07-29 | 1987-02-04 | Nippon Denso Co Ltd | 半導体装置 |
| JP2689114B2 (ja) | 1987-05-30 | 1997-12-10 | 株式会社リコー | 半導体集積回路装置の製造方法 |
| JPS6481352A (en) * | 1987-09-24 | 1989-03-27 | Ricoh Kk | Semiconductor integrated circuit device placed with bipolar cmos in mixture |
| US5011784A (en) * | 1988-01-21 | 1991-04-30 | Exar Corporation | Method of making a complementary BiCMOS process with isolated vertical PNP transistors |
| US5286986A (en) * | 1989-04-13 | 1994-02-15 | Kabushiki Kaisha Toshiba | Semiconductor device having CCD and its peripheral bipolar transistors |
| US5455447A (en) * | 1989-05-10 | 1995-10-03 | Texas Instruments Incorporated | Vertical PNP transistor in merged bipolar/CMOS technology |
| JPH0770703B2 (ja) * | 1989-05-22 | 1995-07-31 | 株式会社東芝 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
| US5330922A (en) | 1989-09-25 | 1994-07-19 | Texas Instruments Incorporated | Semiconductor process for manufacturing semiconductor devices with increased operating voltages |
| US4997775A (en) * | 1990-02-26 | 1991-03-05 | Cook Robert K | Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor |
| GB2248142A (en) | 1990-09-19 | 1992-03-25 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
| JPH04137563A (ja) | 1990-09-28 | 1992-05-12 | Toshiba Corp | 高耐圧プレーナ素子 |
| JPH05283629A (ja) * | 1992-04-03 | 1993-10-29 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5376816A (en) * | 1992-06-24 | 1994-12-27 | Nec Corporation | Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors |
| JP3050717B2 (ja) * | 1993-03-24 | 2000-06-12 | シャープ株式会社 | 半導体装置の製造方法 |
| EP0809286B1 (en) * | 1996-05-14 | 2003-10-01 | STMicroelectronics S.r.l. | A process for the fabrication of semiconductor devices having various buried regions |
-
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