JPH081759B2 - 不揮発性メモリ - Google Patents

不揮発性メモリ

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JPH081759B2
JPH081759B2 JP29569587A JP29569587A JPH081759B2 JP H081759 B2 JPH081759 B2 JP H081759B2 JP 29569587 A JP29569587 A JP 29569587A JP 29569587 A JP29569587 A JP 29569587A JP H081759 B2 JPH081759 B2 JP H081759B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリ、特に不揮発性メモリの書き込
み回路に関する。
（従来の技術） 不揮発性メモリ、たとえばEPROM（紫外線消去型再書
き込み可能な読み出し専用メモリ）においては、従来、
第２図に示すような書き込み回路20が用いられている。
即ち、メモリセルアレイMAのビット線BL…にそれぞれ複
数の浮遊ゲート型メモリセルMC…の各ドレインが接続さ
れており、このビット線BL…にそれぞれビット線選択ト
ランジスタTBL…を介して書き込み回路20および読み出
し回路21が接続されている。この書き込み回路20は、１
個のMOSトランジスタ（たとえばＮチャネルトランジス
タ）22がプログラム（書き込み）電圧VPP端と前記ビッ
ト線BL…の間に前記ビット線選択トランジスタTBL…を
介して接続されており、このトランジスタ22のゲートに
書き込み信号線WEが接続されている。
いま、“0"データの時に書き込みがなされる。書き込
み動作時には、書き込み信号線WEに高電圧の書き込み信
号電圧VPPが印加されて書き込みトランジスタ22がオン
になり、このときカラムデコーダ出力により選択されて
いるビット線選択トランジスタに接続されている特定の
ビット線BLがVPP電圧になる。また、このときローデコ
ーダ出力により選択される特定のワード線WLにVPP電圧
が印加され、このワード線WLに接続されている同一行の
メモリセルMC…の制御ゲートにVPP電圧が加わることに
なる。したがって、特定の選択メモリセルMCは第３図に
示すようにドレインＤと制御ゲートCGとにVPP電圧が加
わり、ドレインＤとソース（接地されている）Ｓとの間
に大電流が流れる。そして、チャネル部に発生したホッ
トエレクトロンが前記制御ゲートCGに加わっているVPP
電圧により引き寄せられて浮遊ゲートFGに注入すること
になり、これで選択メモリセルに“1"データが書き込ま
れた状態になる。
なお、“1"データ書き込み時には、書き込み信号線WE
にVPP電圧が印加されず、書き込みトランジスタ22はオ
フになっている。
ところで、書き込みトランジスタ22がノン・アクティ
ブな状態（オフ状態）であるときに、書き込み電源電圧
VPPに何らかの影響で雑音が発生し、このときの高電圧
により書き込みトランジスタ22がパンチスルーを起こす
と、この書き込みトランジスタ22の負荷として接続され
ている各ビット線に誤って高電圧が印加されてしまう。
したがって、メモリセルがマトリクス状に構成されてい
るメモリセルアレイMAにおいて、ある行が選択されてV
PP電圧が印加されていた場合には、この行にそれぞれゲ
ートが接続されているメモリセルは、非選択であって
も、そのドレインに前記ビット線の高電圧が印加された
ときに浮遊ゲートにホットエレクトロンが注入されると
いう現象が生じる。このような現象が１回程度ではメモ
リセルのデータが反転するおそれはないが、上記現象が
何回も繰り返されると、データの反転（誤書き込み）が
発生してしまうという問題がある。
なお、上記EPROMにおいて、メモリセルを何らかのフ
ラグとして用いる場合などは、特に書き込みトランジス
タ22の負荷が小さいので、前記書き込み電源電圧VPPの
雑音による誤書き込みが顕著に発生するおそれがある。
（発明が解決しようとする問題点） 本発明は、上記したように書き込み電源電圧VPPに雑
音が発生したときのメモリセルに誤書き込みが発生する
おそれがあるという問題点を解決すべくなされたもの
で、書き込み電源電圧VPPに雑音が発生したときでも書
き込み回路を介してメモリセルのドレインに誤って高電
圧が印加されることを防止でき、メモリセルに対する誤
書き込みを防止し得る不揮発性メモリを提供することを
目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明の不揮発性メモリは、書き込みトランジスタと
して少なくとも２個の直列接続されたスイッチング用MO
Sトランジスタを用い、その各ゲートに共通に書き込み
信号線を接続して又、場合によっては前記直列接続した
２個のトランジスタの中間接続点からトランジスタを介
してGNDへ接続するパスをもうけ、そのトランジスタの
ゲートには前記書き込み信号と逆極性の信号を接続した
ことを特徴とする。
（作用） 書き込みトランジスタが２個以上直列に接続されてい
るので、書き込み電源電圧VPPに雑音が発生した場合に
各トランジスタがそれぞれパンチスルーを起こすおそれ
が少なくなり、それぞれパンチスルーを起したとしても
ビット線に加わる電圧が低くなり、メモリセルに対する
誤書き込みのおそれが少なくなる。
なお、書き込みトランジスタ群の中間接続点と接地端
との間に短絡スイッチ用トランジスタを付加接続し、こ
のトランジスタを書き込み信号線の電位に応じて書き込
みトランジスタとは相補的に駆動するようにすれば、上
記中間接続点より書き込み電源電圧VPPの書き込みトラ
ンジスタがパンチスルーを起した場合でも、上記中間接
続点の電荷が短絡スイッチ用トランジスタを介して放電
されるので、ビット線に誤って高電圧が加わることが防
止される。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
第１図はEPROMの一部を示しており、MAは浮遊ゲート
型メモリセルMC…がマトリクス状に配列されたメモリセ
ルアレイ、WL…は上記メモリセルアレイのワード線であ
り、同一行のメモリセルの各ゲートに共通に接続されて
いる。BL…は上記メモリセルアレイのビット線であり、
同一列のメモリセルの各ドレインに共通に接続されてい
る。TB…は上記各ビット線に直列に接続されたビット線
選択トランジスタ（MOSトランジスタ）、10および21は
上記各ビット線に各対応するビット線選択トランジスタ
を介して接続された書き込み回路および読み出し回路で
あり、WEは書き込み信号線である。
ここで、本実施例においては、書き込み回路10として
少なくとも２個の直列接続された書き込みトランジスタ
（たとえばＮチャネルMOSトランジスタ）11,12を有し、
このトランジスタ群の各ゲートには共通に前記書き込み
信号線WEが接続されている。そして、上記書き込みトラ
ンジスタ群の中間接続点と接地端との間に短絡スイッチ
用のMOSトランジスタ（たとえばＮチャネル）13が接続
されており、このトランジスタ13のゲートには書き込み
信号線WEの信号をインバータ回路14により反転した信号
が与えられるようになっている。
上記EPROMにおいて、“0"データの書き込み動作時に
は書き込み信号線WEに書き込み信号電圧VPPが印加さ
れ、書き込みトランジスタ11,12がオンになり、このと
きのインバータ回路14の出力（“0"レベル）により短絡
スイッチ用トランジスタ13はオフになっている。したが
って、VPP電圧が上記書き込みトランジスタ11,12を経て
ビット線側へ印加される。そして、このときカラムデコ
ーダ出力により選択されている特定のビット線選択トラ
ンジスタを介して上記VPP電圧が特定のビット線に印加
され、ロウデコーダ出力により特定行のワード線にもV
PP電圧が印加されることにより、特定のメモリセルが選
択されてそのドレイン、ゲートにそれぞれVPP電圧が加
わることによって“0"データの書き込みが行われる。
なお、“1"データの書き込み時には、書き込み信号線
WEが“0"レベルになり、書き込み用トランジスタ11,12
はオフになり、このときのインバータ回路14の出力によ
り短絡スイッチ用トランジスタ13はオンになっている。
いま、書き込み回路10がノン・アンクティブ状態であ
るときに、何らかの影響で書き込み電源電圧VPPに雑音
電圧が発生したとき、このときの高電圧により書き込み
電源電圧VPP端側の一方の書き込みトランジスタ11がパ
ンチスルーを起こした場合を考える。この場合、短絡ス
イッチ用トランジスタ13はオンになっているので、書き
込みトランジスタ11,12の中間接続点の電荷は接地端へ
放電されることになる。したがって、ビット線側の他方
の書き込みトランジスタ12はパンチスルーが起こらず、
ビット線側へ不要にも高電圧が印加されることが防止さ
れ、メモリセルに対する誤書き込みが防止されることに
なる。
なお、上記実施例では、書き込みトランジスタ群の中
間接続点と接地端との間に短絡スイッチ用トランジスタ
13を接続してパンチスルー発生時の接地端短絡経路を形
成したが、この短絡スイッチ用トランジスタ13を設けな
い場合でも、２個以上の書き込みトランジスタを直列接
続しておくことによってパンチスルー発生時のビット線
電圧を低くすることができ、メモリセルの誤書き込みを
防ぐことが可能になる。
［発明の効果］ 上述したように本発明の不揮発性メモリによれば、書
き込み電源電圧VPPに雑音が発生したときでも書き込み
回路を介してメモリセルのドレインに誤って高電圧が印
加されることを防止でき、メモリセルに対する誤書き込
みを防止することができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るEPROMの一部を示す回
路図、第２図は従来のEPROMの一部を示す回路図、第３
図は第２図中のメモリセルに“1"データの書き込みが行
われる様子を示す断面図である。 BL……ビット線、MC……浮遊ゲート型メモリセル、TBL
……ビット線選択トランジスタ、10……書き込み回路、
11,12……書き込みトランジスタ、13……短絡スイッチ
用トランジスタ、14……インバータ回路、WE……書き込
み信号線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清原 轄家 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭59−185092（ＪＰ，Ａ) 特開 昭57−75030（ＪＰ，Ａ) 特開 昭61−234119（ＪＰ，Ａ) 実開 昭62−103328（ＪＰ，Ｕ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１の電圧端とビット線との間に接続され
    る書き込み回路に、２個以上直列接続された書き込み用
    MOSトランジスタを有し、 この書き込み用MOSトランジスタのゲートに共通に書き
    込み信号線が接続され、 前記２個以上の書き込み用MOSトランジスタの中間接続
    点と第２の電圧端との間に、短絡スイッチ用MOSトラン
    ジスタが接続され、 前記短絡スイッチ用MOSトランジスタは、前記書き込み
    信号線の電位に対して前記書き込み用MOSトランジスタ
    とは相補的にスイッチ制御され、かつ、前記書き込み用
    MOSトランジスタがオフ状態のときに前記第１の電圧端
    に発生した雑音電圧を前記第２の電圧端に放電し得る ことを特徴とする不揮発性メモリ。
  2. 【請求項２】前記第１の電圧端には書き込み電源電圧VP
    Pが印加され、前記第２の電圧端には前記第１の電圧端
    に発生する雑音電圧を放電し得る電圧が印加されること
    を特徴とする特許請求の範囲第１項に記載の不揮発性メ
    モリ。
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