JPH0766304A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0766304A JPH0766304A JP21628093A JP21628093A JPH0766304A JP H0766304 A JPH0766304 A JP H0766304A JP 21628093 A JP21628093 A JP 21628093A JP 21628093 A JP21628093 A JP 21628093A JP H0766304 A JPH0766304 A JP H0766304A
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- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
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Abstract
(57)【要約】
【目的】 メモリセルの微細化を必要とすることなく、
記憶容量の大容量化をはかることのできる半導体記憶装
置を提供すること。 【構成】 3値のデータを記憶可能なメモリセルの2個
X,Yを1組として基本セル20を構成し、基本セル2
0を複数個配置してなるセルアレイと、3ビットの2値
データと3値データとの間でデータ変換するデータ変換
回路23と、3値データを基本セル20に記憶させる機
構と、各基本セルから3値データを読み出す機構とを備
えたことを特徴とする。
記憶容量の大容量化をはかることのできる半導体記憶装
置を提供すること。 【構成】 3値のデータを記憶可能なメモリセルの2個
X,Yを1組として基本セル20を構成し、基本セル2
0を複数個配置してなるセルアレイと、3ビットの2値
データと3値データとの間でデータ変換するデータ変換
回路23と、3値データを基本セル20に記憶させる機
構と、各基本セルから3値データを読み出す機構とを備
えたことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に3値以上のデータを記憶可能なメモリセルを用
いた半導体記憶装置に関する。
り、特に3値以上のデータを記憶可能なメモリセルを用
いた半導体記憶装置に関する。
【0002】
【従来の技術】近年、電気的書き替え可能な不揮発性R
OM(EEPROM)の中で高集積化可能なものとし
て、メモリセルを複数個直列接続したNANDセル型の
EEPROMが知られている。1つのメモリセルは、半
導体基板上に絶縁膜を介して浮遊ゲートと制御ゲートが
積層されたFETMOS構造を有し、複数個のメモリセ
ルが隣接するもの同士でソース,ドレインを共用する形
で直列接続されてNANDセルを構成する。このような
NANDセルがマトリックス配置されてメモリセルアレ
イが構成される。
OM(EEPROM)の中で高集積化可能なものとし
て、メモリセルを複数個直列接続したNANDセル型の
EEPROMが知られている。1つのメモリセルは、半
導体基板上に絶縁膜を介して浮遊ゲートと制御ゲートが
積層されたFETMOS構造を有し、複数個のメモリセ
ルが隣接するもの同士でソース,ドレインを共用する形
で直列接続されてNANDセルを構成する。このような
NANDセルがマトリックス配置されてメモリセルアレ
イが構成される。
【0003】図13はそのようなEEPROMのNAN
Dセルアレイの一部を示す。ビット線BL21には選択ゲ
ートS1 を介して、浮遊ゲートと制御ゲートを有するメ
モリセルM211 〜M214 を直列接続したNANDセルの
一端が接続され、NANDセルの他端はソース電位Vss
(接地)に接続されている。ビット線BL22についても
同様である。
Dセルアレイの一部を示す。ビット線BL21には選択ゲ
ートS1 を介して、浮遊ゲートと制御ゲートを有するメ
モリセルM211 〜M214 を直列接続したNANDセルの
一端が接続され、NANDセルの他端はソース電位Vss
(接地)に接続されている。ビット線BL22についても
同様である。
【0004】このEEPROMでは、まず1つ以上のN
ANDブロック毎に、メモリセルから電子放出を行って
データ消去を行う。その後、ビット線から離れた方のメ
モリセルから順に電子注入によってデータ書き込みを行
う。即ち、データ消去はビット線BL21,BL22をフロ
ーティングにし、選択ゲート線SD1 を“H”レベル
(例えば20V)とし、制御ゲートにつながるワード線
WL1 に“L”レベル(例えば0V)を与え、さらに基
板を“H”レベルとして、メモリセルM211 ,M221 で
浮遊ゲートから基板へトンネル電流によって電子を放出
させる。次に、ビット線及び選択ゲート線はそのまま、
ワード線WL1 に中間電位を与え、ワード線WL2 に
“L”レベル電位を与えて、メモリセルM212 ,M222
のデータを消去する。以下同様にして順次ビット線側か
らデータ消去を行う。このデータ消去によりメモリセル
はしきい値が負方向に移動した状態(例えば“1”)が
得られる。
ANDブロック毎に、メモリセルから電子放出を行って
データ消去を行う。その後、ビット線から離れた方のメ
モリセルから順に電子注入によってデータ書き込みを行
う。即ち、データ消去はビット線BL21,BL22をフロ
ーティングにし、選択ゲート線SD1 を“H”レベル
(例えば20V)とし、制御ゲートにつながるワード線
WL1 に“L”レベル(例えば0V)を与え、さらに基
板を“H”レベルとして、メモリセルM211 ,M221 で
浮遊ゲートから基板へトンネル電流によって電子を放出
させる。次に、ビット線及び選択ゲート線はそのまま、
ワード線WL1 に中間電位を与え、ワード線WL2 に
“L”レベル電位を与えて、メモリセルM212 ,M222
のデータを消去する。以下同様にして順次ビット線側か
らデータ消去を行う。このデータ消去によりメモリセル
はしきい値が負方向に移動した状態(例えば“1”)が
得られる。
【0005】次にデータの書き込みは、例えばメモリセ
ルM213 についてみると、ビット線BL21にデータに応
じて“L”レベル(例えば0V)又は中間電位(例えば
6V)を与え、選択ゲート線SD1 ,ワード線WL1 ,W
L2 ,WL4 を中間電位(例えば10V)とし、選択ワ
ード線WL3 に“H”レベル(例えば20V)を与え
る。これによって、メモリセルM213 でドレインと浮遊
ゲート間に高電圧がかかり、基板から浮遊ゲートに電子
が注入されてしきい値が正方向に移動した“0”状態と
なる。非選択ビット線は中間電位に保つことにより、
“1”状態が保たれる。
ルM213 についてみると、ビット線BL21にデータに応
じて“L”レベル(例えば0V)又は中間電位(例えば
6V)を与え、選択ゲート線SD1 ,ワード線WL1 ,W
L2 ,WL4 を中間電位(例えば10V)とし、選択ワ
ード線WL3 に“H”レベル(例えば20V)を与え
る。これによって、メモリセルM213 でドレインと浮遊
ゲート間に高電圧がかかり、基板から浮遊ゲートに電子
が注入されてしきい値が正方向に移動した“0”状態と
なる。非選択ビット線は中間電位に保つことにより、
“1”状態が保たれる。
【0006】図12は、非選択ビット線に中間電位VM
を与えた書き込みモードにおいて、メモリセル1では半
選択注入モードとなり(a)、メモリセル2では半選択
放出モードとなること(b)、そして中間電位VM を適
当な値に設定することにより無用な注入,放出が防止さ
れることを示している。
を与えた書き込みモードにおいて、メモリセル1では半
選択注入モードとなり(a)、メモリセル2では半選択
放出モードとなること(b)、そして中間電位VM を適
当な値に設定することにより無用な注入,放出が防止さ
れることを示している。
【0007】以上の動作原理により、各メモリセルのし
きい値が、0V以下と0V以上5V以下にすることによ
り、図14に示すように“1”,“0”のデータとする
ことができる。このように、2値のメモリセルとして
は、NAND型EEPROM構造にセルアレイを組むこ
とにより、高集積化,大容量化が可能となっている。
きい値が、0V以下と0V以上5V以下にすることによ
り、図14に示すように“1”,“0”のデータとする
ことができる。このように、2値のメモリセルとして
は、NAND型EEPROM構造にセルアレイを組むこ
とにより、高集積化,大容量化が可能となっている。
【0008】ところで、半導体記憶装置においては、記
憶容量の増大をはかるため素子寸法は益々微細化する傾
向にあるが、この素子の微細化にも限界がある。NAN
D型EEPROMにおいても、更なる大容量化をはかろ
うとするとセルサイズを微細化する必要があるが、この
セルサイズの微細化による容量増大は限界近くなってい
る。このため、セルサイズの微細化によらない新たな方
式による容量増大が望まれている。
憶容量の増大をはかるため素子寸法は益々微細化する傾
向にあるが、この素子の微細化にも限界がある。NAN
D型EEPROMにおいても、更なる大容量化をはかろ
うとするとセルサイズを微細化する必要があるが、この
セルサイズの微細化による容量増大は限界近くなってい
る。このため、セルサイズの微細化によらない新たな方
式による容量増大が望まれている。
【0009】これに対して多値レベルメモリがあり、多
値を2n (nは2以上の整数)として1つのメモリセル
にnビットを記憶させるものがある。これでは4レベル
以上の状態をメモリセルに作らなければならないので、
困難である。また、3レベルを1つのメモリセルに作っ
ても2ビットにはならない。
値を2n (nは2以上の整数)として1つのメモリセル
にnビットを記憶させるものがある。これでは4レベル
以上の状態をメモリセルに作らなければならないので、
困難である。また、3レベルを1つのメモリセルに作っ
ても2ビットにはならない。
【0010】
【発明が解決しようとする課題】このように、従来の半
導体記憶装置においては、セルサイズの微細化による記
憶容量の増大は限界近くなっており、新たな方式による
記憶容量の増大が望まれている。
導体記憶装置においては、セルサイズの微細化による記
憶容量の増大は限界近くなっており、新たな方式による
記憶容量の増大が望まれている。
【0011】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、メモリセルの微細化を
必要とすることなく、かつメモリセルの制御性の困難さ
を最小限に抑えて、多値の記憶によって記憶容量の大容
量化をはかることのできる半導体記憶装置を提供するこ
とにある。
ので、その目的とするところは、メモリセルの微細化を
必要とすることなく、かつメモリセルの制御性の困難さ
を最小限に抑えて、多値の記憶によって記憶容量の大容
量化をはかることのできる半導体記憶装置を提供するこ
とにある。
【0012】
【課題を解決するための手段】本発明の骨子は、1個の
メモリセルに3値以上の多値のデータを内蔵させること
により、メモリセルの個数を増やすことなく大容量化を
はかることにある。即ち、本発明(請求項1)は、半導
体記憶装置において、m値(m≧3)のデータを記憶可
能なメモリセルのn個を1組として基本セルを構成し、
基本セルを複数個配置してなるセルアレイと、各々の基
本セルにそれぞれk(2k ≦mn )ビット分のデータを
記憶させる手段とを具備してなることを特徴とする。
メモリセルに3値以上の多値のデータを内蔵させること
により、メモリセルの個数を増やすことなく大容量化を
はかることにある。即ち、本発明(請求項1)は、半導
体記憶装置において、m値(m≧3)のデータを記憶可
能なメモリセルのn個を1組として基本セルを構成し、
基本セルを複数個配置してなるセルアレイと、各々の基
本セルにそれぞれk(2k ≦mn )ビット分のデータを
記憶させる手段とを具備してなることを特徴とする。
【0013】また、本発明(請求項2)は、半導体記憶
装置において、3値のデータを記憶可能なメモリセルの
2個を1組として基本セルを構成し、該基本セルを複数
個配置してなるセルアレイと、3ビットの2値データを
2組の3値データに変換して各基本セルに記憶させる手
段と、各基本セルから読み出された2組の3値データを
3ビットの2値データに変換して出力する手段とを具備
してなることを特徴とする。
装置において、3値のデータを記憶可能なメモリセルの
2個を1組として基本セルを構成し、該基本セルを複数
個配置してなるセルアレイと、3ビットの2値データを
2組の3値データに変換して各基本セルに記憶させる手
段と、各基本セルから読み出された2組の3値データを
3ビットの2値データに変換して出力する手段とを具備
してなることを特徴とする。
【0014】また、本発明(請求項3)は、基板上に電
荷蓄積層と制御ゲートを積層した不揮発性メモリセルを
集積してなる半導体記憶装置において、1つのメモリセ
ルで3値(H,M,L)のデータを内蔵するように、書
き込み時の蓄積量を、Hの場合はセルのしきい値がyV
以上となり、Mの場合はxV以上yV未満となり、Lの
場合はxV未満となるように制御する手段と、読み出し
時にセルのドレインとソース間に電位差を設け、制御ゲ
ートにまずxVを与えてビット線電流が流れる場合をL
レベル、次に制御ゲートにyVを与えて初めて電流が流
れる場合をMレベル、流れない場合をHレベルとしてメ
モリセルのしきい値を検知する手段とを備え、メモリセ
ルを各々2個で1単位とし、該1単位にそれぞれ3ビッ
ト分のデータを記憶させることを特徴とする。
荷蓄積層と制御ゲートを積層した不揮発性メモリセルを
集積してなる半導体記憶装置において、1つのメモリセ
ルで3値(H,M,L)のデータを内蔵するように、書
き込み時の蓄積量を、Hの場合はセルのしきい値がyV
以上となり、Mの場合はxV以上yV未満となり、Lの
場合はxV未満となるように制御する手段と、読み出し
時にセルのドレインとソース間に電位差を設け、制御ゲ
ートにまずxVを与えてビット線電流が流れる場合をL
レベル、次に制御ゲートにyVを与えて初めて電流が流
れる場合をMレベル、流れない場合をHレベルとしてメ
モリセルのしきい値を検知する手段とを備え、メモリセ
ルを各々2個で1単位とし、該1単位にそれぞれ3ビッ
ト分のデータを記憶させることを特徴とする。
【0015】
【作用】本発明によれば、1個のメモリセルに対して3
値以上の値を記憶させることにより、単位ビット当たり
の占める面積を減らすことができ、これにより記憶容量
の大容量化をはかることが可能となる。特に、EEPR
OMのメモリセルのように電荷の蓄積量によりセルトラ
ンジスタのしきい値が変化するものにおいては、メモリ
セルの構成を変えることなく、しきい値の設定により3
値以上の値を記憶させることができる。
値以上の値を記憶させることにより、単位ビット当たり
の占める面積を減らすことができ、これにより記憶容量
の大容量化をはかることが可能となる。特に、EEPR
OMのメモリセルのように電荷の蓄積量によりセルトラ
ンジスタのしきい値が変化するものにおいては、メモリ
セルの構成を変えることなく、しきい値の設定により3
値以上の値を記憶させることができる。
【0016】また、メモリセルを3値のデータが記憶可
能なように構成し、2つのメモリセルで基本セルを構成
した場合、基本セルは32 =9種の値を取ることができ
るため、その8値分をデータとすれば、3ビット=23
の値を記憶させることができる。そしてこの場合、2つ
のメモリセルで3ビットが記憶できることから、多値レ
ベルを3という最小限に抑えて従来よりも1.5倍の記
憶容量増大をはかることが可能となる。
能なように構成し、2つのメモリセルで基本セルを構成
した場合、基本セルは32 =9種の値を取ることができ
るため、その8値分をデータとすれば、3ビット=23
の値を記憶させることができる。そしてこの場合、2つ
のメモリセルで3ビットが記憶できることから、多値レ
ベルを3という最小限に抑えて従来よりも1.5倍の記
憶容量増大をはかることが可能となる。
【0017】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図1(a)は本発明の一実施例に係わるEEPR
OMの1組のNANDセル構成を示す平面図、図1
(b)はその等価回路図である。この実施例では、8個
のメモリセルM1〜M8が直列に接続されて1つのNA
NDセルを構成している。さらに、NANDセルのドレ
イン側には選択トランジスタS1が配置され、ソース側
には選択トランジスタS2が配置されている。
する。図1(a)は本発明の一実施例に係わるEEPR
OMの1組のNANDセル構成を示す平面図、図1
(b)はその等価回路図である。この実施例では、8個
のメモリセルM1〜M8が直列に接続されて1つのNA
NDセルを構成している。さらに、NANDセルのドレ
イン側には選択トランジスタS1が配置され、ソース側
には選択トランジスタS2が配置されている。
【0018】図2(a)(b)は、それぞれ図1(a)
のA−A′断面及びB−B′断面図である。素子分離酸
化膜12で囲まれたp型基板(実際はn型基板上にp型
ウェルを形成したもの)11に、複数のメモリセル、つ
まり複数のNANDセルを有するメモリセルアレイが形
成されている。以下には、1つのNANDセルに着目し
て説明する。
のA−A′断面及びB−B′断面図である。素子分離酸
化膜12で囲まれたp型基板(実際はn型基板上にp型
ウェルを形成したもの)11に、複数のメモリセル、つ
まり複数のNANDセルを有するメモリセルアレイが形
成されている。以下には、1つのNANDセルに着目し
て説明する。
【0019】p型基板11の上には、トンネル絶縁膜1
3を介して電荷蓄積層としての浮遊ゲート14(141
〜148 )が形成されている。これらの浮遊ゲート14
の上には、ゲート絶縁膜15を介して制御ゲート16
(161 〜168 )が形成されている。各n型拡散層1
9は、隣接する2つのメモリセルの一方においてはソー
スとして、他方においてはドレインとして共用される。
これにより、各メモリセルは直列に接続されることにな
る。
3を介して電荷蓄積層としての浮遊ゲート14(141
〜148 )が形成されている。これらの浮遊ゲート14
の上には、ゲート絶縁膜15を介して制御ゲート16
(161 〜168 )が形成されている。各n型拡散層1
9は、隣接する2つのメモリセルの一方においてはソー
スとして、他方においてはドレインとして共用される。
これにより、各メモリセルは直列に接続されることにな
る。
【0020】NANDセルのドレイン側とソース側に
は、それぞれメモリセルの浮遊ゲート及び制御ゲートと
同じプロセスによって形成された選択ゲート149 ,1
69 及び1410,1610が設けられている。このように
素子形成された基板の上方は、CVD酸化膜17により
覆われている。CVD酸化膜17の上にはビット線18
が配設され、このビット線18はNANDセルの一端の
ドレイン拡散層19にコンタクトされている。
は、それぞれメモリセルの浮遊ゲート及び制御ゲートと
同じプロセスによって形成された選択ゲート149 ,1
69 及び1410,1610が設けられている。このように
素子形成された基板の上方は、CVD酸化膜17により
覆われている。CVD酸化膜17の上にはビット線18
が配設され、このビット線18はNANDセルの一端の
ドレイン拡散層19にコンタクトされている。
【0021】行方向に並ぶ複数のNANDセルの同一行
の制御ゲート16は共通に接続されて、行方向に走る制
御ゲート線CG1 〜CG8 として配設されている。これ
らの制御ゲート線は、いわゆるワード線となっている。
選択ゲート169 及び1610も、それぞれ行方向に走る
選択ゲート線SG1 ,SG2 として配設されている。
の制御ゲート16は共通に接続されて、行方向に走る制
御ゲート線CG1 〜CG8 として配設されている。これ
らの制御ゲート線は、いわゆるワード線となっている。
選択ゲート169 及び1610も、それぞれ行方向に走る
選択ゲート線SG1 ,SG2 として配設されている。
【0022】図3は、4本のビット線につながる8つの
NANDセル及びその周辺回路を示す。ワード線WLは
行デコーダ21に接続されている。ビット線BLは、セ
ンスアンプ(S/A)25を介して列デコーダ22に接
続されるが、本実施例では、列デコーダ22とS/A2
5との間にデータ変換回路23とラッチ回路24を設け
ている。データ変換回路23は、2値のデータを3値の
データに変換、またその逆の変換を行うものである。ラ
ッチ回路24は、3値のデータをラッチするものであ
る。なお、図中の20は2つのメモリセルX,Yからな
る基本セルを示している。
NANDセル及びその周辺回路を示す。ワード線WLは
行デコーダ21に接続されている。ビット線BLは、セ
ンスアンプ(S/A)25を介して列デコーダ22に接
続されるが、本実施例では、列デコーダ22とS/A2
5との間にデータ変換回路23とラッチ回路24を設け
ている。データ変換回路23は、2値のデータを3値の
データに変換、またその逆の変換を行うものである。ラ
ッチ回路24は、3値のデータをラッチするものであ
る。なお、図中の20は2つのメモリセルX,Yからな
る基本セルを示している。
【0023】図4は、2つのビット線BL1 ,BL2 に
つながる隣接する2つのNANDセル部を示しており、
これを用いてEEPROMの動作を説明する。ここでは
例として1つのNANDセル部には4つのメモリセルが
含まれる場合を示すが、一般に2のn乗個含んでいてよ
い。このとき、まず最初に1つのメモリセルトランジス
タに記憶される情報が3値である場合について説明す
る。
つながる隣接する2つのNANDセル部を示しており、
これを用いてEEPROMの動作を説明する。ここでは
例として1つのNANDセル部には4つのメモリセルが
含まれる場合を示すが、一般に2のn乗個含んでいてよ
い。このとき、まず最初に1つのメモリセルトランジス
タに記憶される情報が3値である場合について説明す
る。
【0024】3値のメモリセルトランジスタを用いる場
合には、図5(a)に示すように、ワード線WLを共有
して隣接する2つのメモリセルトランジスタX,Yをペ
アで使い、これを基本セルとする。1つ当たりのセルト
ランジスタには3値を記憶できるため、これらをペアで
用いている基本セルには9値を記憶できる。従ってこれ
らに対して3ビットを対応させる。
合には、図5(a)に示すように、ワード線WLを共有
して隣接する2つのメモリセルトランジスタX,Yをペ
アで使い、これを基本セルとする。1つ当たりのセルト
ランジスタには3値を記憶できるため、これらをペアで
用いている基本セルには9値を記憶できる。従ってこれ
らに対して3ビットを対応させる。
【0025】図5(b)に3値のメモリセルX,Yのデ
ータと2値データ(3ビット)とのの関係を示す。3ビ
ットに必要なのは8値なので、余った1値分はデータと
しては使用しない。以下、3値のデータを“−1”,
“0”,“1”とシンボリックに名付ける。
ータと2値データ(3ビット)とのの関係を示す。3ビ
ットに必要なのは8値なので、余った1値分はデータと
しては使用しない。以下、3値のデータを“−1”,
“0”,“1”とシンボリックに名付ける。
【0026】これらの3値のデータに対しては、セルト
ランジスタのしきい値の異なる3つの状態を対応させ
る。例えば0V以下を“−1”のデータ、0Vから1.
2Vまでを“0”データ、1.2Vから2.4Vまでを
“1”データとする。
ランジスタのしきい値の異なる3つの状態を対応させ
る。例えば0V以下を“−1”のデータ、0Vから1.
2Vまでを“0”データ、1.2Vから2.4Vまでを
“1”データとする。
【0027】次に、本実施例の動作について説明する。
まずデータ消去は、NANDセルを構成するメモリセル
についてブロック消去がなされる。ここで、ブロックの
最小単位は図3に示す破線の領域を示す。図4において
各制御ゲートは1本づつのワード線につながる。そのた
めこの実施例では、選択されたブロック内のドレイン側
選択ゲートのゲート電極SGD とソース側選択ゲートの
ゲート電極SGS 及びNANDセル内の全てのメモリセ
ルの制御ゲートCG1 〜CG4 が0Vとされ、n型基板
とp型ウェル11に昇圧された高電位Vpp(例えば18
V)が与えられる。ビット線BL1 ,BL2 にも高電位
Vppが与えられる。
まずデータ消去は、NANDセルを構成するメモリセル
についてブロック消去がなされる。ここで、ブロックの
最小単位は図3に示す破線の領域を示す。図4において
各制御ゲートは1本づつのワード線につながる。そのた
めこの実施例では、選択されたブロック内のドレイン側
選択ゲートのゲート電極SGD とソース側選択ゲートの
ゲート電極SGS 及びNANDセル内の全てのメモリセ
ルの制御ゲートCG1 〜CG4 が0Vとされ、n型基板
とp型ウェル11に昇圧された高電位Vpp(例えば18
V)が与えられる。ビット線BL1 ,BL2 にも高電位
Vppが与えられる。
【0028】これにより、選択ブロック内の全てのメモ
リセルの制御ゲート16とp型ウェル11間に電界がか
かり、浮遊ゲート14からp型ウェル11にトンネル電
流により電子が放出される。選択ブロック内の全てのメ
モリセル(図1の場合M1 〜M8 )はこれによりしきい
値が負方向に移動して、“−1”状態になる。
リセルの制御ゲート16とp型ウェル11間に電界がか
かり、浮遊ゲート14からp型ウェル11にトンネル電
流により電子が放出される。選択ブロック内の全てのメ
モリセル(図1の場合M1 〜M8 )はこれによりしきい
値が負方向に移動して、“−1”状態になる。
【0029】次に、データ書き込みは、NANDセル内
のソース線側のメモリセル、即ちビット線から遠いほう
のメモリセルから順に行われる。いま、メモリセルM4
(図4の破線で囲んだセルA)に選択的に“0”及び
“1”データ書き込みを行う場合を説明すれば、ソース
側選択ゲートのゲート電極SGS が0Vとされ、制御ゲ
ートCG4 に高電位Vpp(例えば16〜18V)が印加
され、残りの制御ゲートCG1 〜CG3 には電源電位V
ccと高電位Vppとの間の中間電位VM (例えば、(1/
2)Vpp)が印加され、ドレイン側選択ゲートのゲート
電極SGD にもVM が印加される。また、選択ビット線
BL1 には0Vが与えられ、非選択ビット線BL2 にも
VM が与えられる。p型ウェル11は0V、n型基板は
Vccとする。
のソース線側のメモリセル、即ちビット線から遠いほう
のメモリセルから順に行われる。いま、メモリセルM4
(図4の破線で囲んだセルA)に選択的に“0”及び
“1”データ書き込みを行う場合を説明すれば、ソース
側選択ゲートのゲート電極SGS が0Vとされ、制御ゲ
ートCG4 に高電位Vpp(例えば16〜18V)が印加
され、残りの制御ゲートCG1 〜CG3 には電源電位V
ccと高電位Vppとの間の中間電位VM (例えば、(1/
2)Vpp)が印加され、ドレイン側選択ゲートのゲート
電極SGD にもVM が印加される。また、選択ビット線
BL1 には0Vが与えられ、非選択ビット線BL2 にも
VM が与えられる。p型ウェル11は0V、n型基板は
Vccとする。
【0030】これにより、選択されたセルXにおいて
は、ビット線BL1 の0Vがドレインまで伝達されて制
御ゲート16との間に高電界がかかり、浮遊ゲート14
に電子が注入される。この結果、セルXではしきい値が
正方向に移動して、“0”書き込みがなされる。さら
に、“0”状態となったセルトランジスタに対して書き
込みを続けると、しきい値はさらに正方向に移動して
“1”状態となる。
は、ビット線BL1 の0Vがドレインまで伝達されて制
御ゲート16との間に高電界がかかり、浮遊ゲート14
に電子が注入される。この結果、セルXではしきい値が
正方向に移動して、“0”書き込みがなされる。さら
に、“0”状態となったセルトランジスタに対して書き
込みを続けると、しきい値はさらに正方向に移動して
“1”状態となる。
【0031】ビット線BL1 につながる他のメモリセル
M1 〜M3 では書き込みモードになるが、その電界は小
さく、しきい値変化はない。非選択(又は“0”書き込
み)のビット線BL2 側のメモリセルM5 〜M7 では、
制御ゲートが中間電位VM 、チャネル電位がVH であ
り、その電位差は殆どなく、やはりしきい値の変化はな
い。ビット線BL2 側のメモリセルM8 も同様に書き込
みモードであるが、やはりその電界は小さく、しきい値
変化はない。
M1 〜M3 では書き込みモードになるが、その電界は小
さく、しきい値変化はない。非選択(又は“0”書き込
み)のビット線BL2 側のメモリセルM5 〜M7 では、
制御ゲートが中間電位VM 、チャネル電位がVH であ
り、その電位差は殆どなく、やはりしきい値の変化はな
い。ビット線BL2 側のメモリセルM8 も同様に書き込
みモードであるが、やはりその電界は小さく、しきい値
変化はない。
【0032】このようにしてセルXに対する書き込みが
終了すると、次にNANDセル内の1つ上のメモリセル
M3 に対して同様に書き込みが行われ、さらに順次メモ
リセルM2 ,M1 と書き込みが行われる。
終了すると、次にNANDセル内の1つ上のメモリセル
M3 に対して同様に書き込みが行われ、さらに順次メモ
リセルM2 ,M1 と書き込みが行われる。
【0033】以上の動作は、1つのセルトランジスタに
対して3値を記憶させる動作であるが、実際にデータを
書き込む場合には、セルトランジスタへの書き込みに先
立って、3ビットのデータを2つのセルトランジスタの
記憶する値の組み合わせに変換する必要がある。セルト
ランジスタへの書き込み時には、各セルトランジスタへ
書き込む値を一旦ラッチしておいて、それを順に書き込
んでもよいが、後述するように2つのセルトランジスタ
をペアで書き込んだ方が効率が良い。
対して3値を記憶させる動作であるが、実際にデータを
書き込む場合には、セルトランジスタへの書き込みに先
立って、3ビットのデータを2つのセルトランジスタの
記憶する値の組み合わせに変換する必要がある。セルト
ランジスタへの書き込み時には、各セルトランジスタへ
書き込む値を一旦ラッチしておいて、それを順に書き込
んでもよいが、後述するように2つのセルトランジスタ
をペアで書き込んだ方が効率が良い。
【0034】以上の書き込み動作において、メモリセル
の制御ゲート16には高電位Vppと中間電位VM が印加
されるが、流れる電流はトンネル電流のみであるので、
高々1μA以下である。また、一括消去時はn型基板と
p型ウェル11を高電位Vppに上げるが、このとき流
れる電流は、トンネル電流と0Vに保たれる周辺回路の
p型ウェル11とn型基板間のリーク電流であり、これ
も10μA以下である。従って書き込み及び消去に用い
られる高電位Vppは、チップ内部に設けられた昇圧回
路で十分賄うことができる。
の制御ゲート16には高電位Vppと中間電位VM が印加
されるが、流れる電流はトンネル電流のみであるので、
高々1μA以下である。また、一括消去時はn型基板と
p型ウェル11を高電位Vppに上げるが、このとき流
れる電流は、トンネル電流と0Vに保たれる周辺回路の
p型ウェル11とn型基板間のリーク電流であり、これ
も10μA以下である。従って書き込み及び消去に用い
られる高電位Vppは、チップ内部に設けられた昇圧回
路で十分賄うことができる。
【0035】また、選択書き込み時に高電位により流れ
る電流は上述のように微小であるから、1つの制御ゲー
ト線(ワード線)につながる全てのメモリセルに同時に
データ書き込みが可能である。即ち、ページモードの書
き込みができ、それだけ高速書き込みが可能である。
る電流は上述のように微小であるから、1つの制御ゲー
ト線(ワード線)につながる全てのメモリセルに同時に
データ書き込みが可能である。即ち、ページモードの書
き込みができ、それだけ高速書き込みが可能である。
【0036】データの読み出しは、1本のワード線につ
ながったメモリセルを同時に読み出す。その際に選択さ
れたNANDセルアレイの選択トランジスタのゲートに
電源電圧である3V、また選択NANDセルアレイ中の
非選択セルの制御ゲート(ワード線)にも3V、選択ワ
ード線に交差する全てのビット線にも3V、ソース線及
び非選択NANDセルアレイの選択ゲート,制御ゲート
につながったワード線に0Vを与える。選択されたワー
ド線にまず始めに0Vを与える。そのとき、“−1”デ
ータを持つメモリセルではビット線に電流が流れ、
“0”,“1”データのそれでは流れない。次に、ワー
ド線に1.2Vを与えると“−1”と“0”データでは
ビット線電流が流れ、“1”データでは流れる。これを
各ビット線につながったセンスアンプ25にて読み取
る。各センスアンプ25には3値のデータを記憶するラ
ッチ回路24が設けられており、このラッチ回路24よ
りシリアルにI/Oへデータを送り出す。
ながったメモリセルを同時に読み出す。その際に選択さ
れたNANDセルアレイの選択トランジスタのゲートに
電源電圧である3V、また選択NANDセルアレイ中の
非選択セルの制御ゲート(ワード線)にも3V、選択ワ
ード線に交差する全てのビット線にも3V、ソース線及
び非選択NANDセルアレイの選択ゲート,制御ゲート
につながったワード線に0Vを与える。選択されたワー
ド線にまず始めに0Vを与える。そのとき、“−1”デ
ータを持つメモリセルではビット線に電流が流れ、
“0”,“1”データのそれでは流れない。次に、ワー
ド線に1.2Vを与えると“−1”と“0”データでは
ビット線電流が流れ、“1”データでは流れる。これを
各ビット線につながったセンスアンプ25にて読み取
る。各センスアンプ25には3値のデータを記憶するラ
ッチ回路24が設けられており、このラッチ回路24よ
りシリアルにI/Oへデータを送り出す。
【0037】この際ラッチ回路24よりI/Oへのデー
タ転出時、ペアのメモリセルの9値データを2進法の3
ビット分に変換する変換回路23が2つの3値ラッチ回
路24に1個づつ設ける。
タ転出時、ペアのメモリセルの9値データを2進法の3
ビット分に変換する変換回路23が2つの3値ラッチ回
路24に1個づつ設ける。
【0038】なお、ペアの2つのメモリセルを1つのN
ANDセル内に設けることも可能である。さらに、ペア
のセルの9値の内の1値は捨てるわけであるが、捨てる
1値の有効利用として次のようにしてもよい。例えば、
ペアのセルが両方共“1”データという場合の書き込み
データは禁止しておき、もし両方共“1”データが読み
出し時に出た場合、ペアのいずれか一方は不良セルと見
なし、そのペアのデータを無効とするデータ検知回路を
各データ変換回路に付加する。これにより、データの信
頼性が増すことになる。
ANDセル内に設けることも可能である。さらに、ペア
のセルの9値の内の1値は捨てるわけであるが、捨てる
1値の有効利用として次のようにしてもよい。例えば、
ペアのセルが両方共“1”データという場合の書き込み
データは禁止しておき、もし両方共“1”データが読み
出し時に出た場合、ペアのいずれか一方は不良セルと見
なし、そのペアのデータを無効とするデータ検知回路を
各データ変換回路に付加する。これにより、データの信
頼性が増すことになる。
【0039】次に、2つのセルトランジスタをペアで書
き込み及び読み出しする方法について説明する。図6
(a)に、2ステップ書き込みによる3値セルへの書き
込み例を示す。また、図7(a)に書き込み時における
各部の電位を示す。ここで、“−1”が“L”、“0”
が“M”、“1”が“H”に対応するものとし、図3の
メモリセルM4を“M”、M8を“H”に書き込むもの
とする。
き込み及び読み出しする方法について説明する。図6
(a)に、2ステップ書き込みによる3値セルへの書き
込み例を示す。また、図7(a)に書き込み時における
各部の電位を示す。ここで、“−1”が“L”、“0”
が“M”、“1”が“H”に対応するものとし、図3の
メモリセルM4を“M”、M8を“H”に書き込むもの
とする。
【0040】まず第1ステップで、CG4 を20V、C
G1 〜CG3 を10V、SGS を0V、SGD を10
V、BL1 を0V、BL2 を0Vとする。これにより、
M4,M8のしきい値は共にMまで上昇する。そして、
第2ステップでは、BL1 を0Vから10Vに変えるこ
とにより、M4のしきい値は変化せず、M8のしきい値
はHまで上昇する。このようにして、M4を“M”、M
8を“H”に書き込むことができる。第2ステップで、
Vppを上げると効果的である。つまり、CG4 の電圧を
20Vから21Vにあげると高速に書き込むことができ
る。
G1 〜CG3 を10V、SGS を0V、SGD を10
V、BL1 を0V、BL2 を0Vとする。これにより、
M4,M8のしきい値は共にMまで上昇する。そして、
第2ステップでは、BL1 を0Vから10Vに変えるこ
とにより、M4のしきい値は変化せず、M8のしきい値
はHまで上昇する。このようにして、M4を“M”、M
8を“H”に書き込むことができる。第2ステップで、
Vppを上げると効果的である。つまり、CG4 の電圧を
20Vから21Vにあげると高速に書き込むことができ
る。
【0041】また、図6(a)中に一点鎖線で示すよう
に、ステップ1ではM8のしきい値のみを上昇させ、ス
テップ2でM4,M8のしきい値を共に上昇させるよう
にしてもよい。さらに、図6(b)に示すように、1ス
テップで書き込みを終了することもできる。この場合、
制御ゲートと基板間に印加する電圧の大小で上昇させる
しきい値(H又はM)を選択することができる。実施例
では、データL,M,Hに応じてビット線電位を、例え
ば10V,1V,0Vの順にすればよい。
に、ステップ1ではM8のしきい値のみを上昇させ、ス
テップ2でM4,M8のしきい値を共に上昇させるよう
にしてもよい。さらに、図6(b)に示すように、1ス
テップで書き込みを終了することもできる。この場合、
制御ゲートと基板間に印加する電圧の大小で上昇させる
しきい値(H又はM)を選択することができる。実施例
では、データL,M,Hに応じてビット線電位を、例え
ば10V,1V,0Vの順にすればよい。
【0042】また、読み出し動作は、図7(b)に示す
ように、ステップ1のときとステップ2のときで制御ゲ
ート(この例ではCG4 )に印加する電圧を変えること
により、ビット線に出てくるデータからメモリセルM
4,M8のデータを判定することができる。この実施例
では、制御ゲートCG4 の電圧が0VのときにBL1 が
“H”、BL2 が“H”であり、CG4 の電圧が1.5
VのときにはBL1 が“L”、BL2 が“H”であるこ
とから、M4が“M”、M8が“H”であると判定され
る。
ように、ステップ1のときとステップ2のときで制御ゲ
ート(この例ではCG4 )に印加する電圧を変えること
により、ビット線に出てくるデータからメモリセルM
4,M8のデータを判定することができる。この実施例
では、制御ゲートCG4 の電圧が0VのときにBL1 が
“H”、BL2 が“H”であり、CG4 の電圧が1.5
VのときにはBL1 が“L”、BL2 が“H”であるこ
とから、M4が“M”、M8が“H”であると判定され
る。
【0043】図8は周辺回路の具体例を示すもので、2
値データから3値データに変換してからラッチする場合
のブロック図である。図中30はメモリセル、31はセ
ンスアンプ、32は行デコーダ、33は2値データを3
値データに変換すると共に、3値データを2値データに
変換するデータ変換回路、34は3値データをラッチす
るラッチ回路、35はセンスアンプ31のリード/ライ
ト制御回路、36は行デコーダ32のリード/ライト制
御回路である。
値データから3値データに変換してからラッチする場合
のブロック図である。図中30はメモリセル、31はセ
ンスアンプ、32は行デコーダ、33は2値データを3
値データに変換すると共に、3値データを2値データに
変換するデータ変換回路、34は3値データをラッチす
るラッチ回路、35はセンスアンプ31のリード/ライ
ト制御回路、36は行デコーダ32のリード/ライト制
御回路である。
【0044】図9は、I/Oデータとラッチデータ,セ
ルデータの対応表を示す図である。図10は、2ステッ
プ書き込みを行う場合のW/R制御回路の動作を示すフ
ローチャートである。2値のI/Oデータはデータ変換
回路33により3値データに変換され、このときのラッ
チデータはセルX用のA1,A2とセルY用のB1,B
2のようになる。
ルデータの対応表を示す図である。図10は、2ステッ
プ書き込みを行う場合のW/R制御回路の動作を示すフ
ローチャートである。2値のI/Oデータはデータ変換
回路33により3値データに変換され、このときのラッ
チデータはセルX用のA1,A2とセルY用のB1,B
2のようになる。
【0045】ここでは、セルXに関して説明する。書き
込みがスタートすると、図10に示すように、A1=0
であればステップ1の書き込みを行い、A1=1であれ
ばステップ1の書き込みは行わない。そして、A1=0
であればステップ2の書き込みを行い、A2=1であれ
ばステップ2の書き込みは行わない。このようにして書
き込み操作を行うことにより、図9に示すように、セル
データはA1,A2が共に0の場合は“L”となり、A
1,A2の一方が0で他方が1の場合は“M”となり、
A1,A2が共に1の場合は“H”となる。
込みがスタートすると、図10に示すように、A1=0
であればステップ1の書き込みを行い、A1=1であれ
ばステップ1の書き込みは行わない。そして、A1=0
であればステップ2の書き込みを行い、A2=1であれ
ばステップ2の書き込みは行わない。このようにして書
き込み操作を行うことにより、図9に示すように、セル
データはA1,A2が共に0の場合は“L”となり、A
1,A2の一方が0で他方が1の場合は“M”となり、
A1,A2が共に1の場合は“H”となる。
【0046】図11は、周辺回路の他の具体例を示すも
ので、2値データから3値データに変換してからラッチ
する場合のブロック図である。図中の44は2値データ
をラッチするラッチ回路、45はセンスアンプ31のデ
ータ変換・リード/ライト制御回路、46はワード線の
データ変換・リード/ライト制御回路である。この例
は、リード/ライト制御回路にデータ変換機能を持たせ
ることにより、図10と同様の機能を実現している。
ので、2値データから3値データに変換してからラッチ
する場合のブロック図である。図中の44は2値データ
をラッチするラッチ回路、45はセンスアンプ31のデ
ータ変換・リード/ライト制御回路、46はワード線の
データ変換・リード/ライト制御回路である。この例
は、リード/ライト制御回路にデータ変換機能を持たせ
ることにより、図10と同様の機能を実現している。
【0047】以上説明したように、2つのメモリセルで
9状態を作り、そのうち8状態で3ビットの記憶をす
る。残り1状態はデータ管理情報として用いると便利で
ある。データ管理情報とは、一連の大量データの先頭ア
ドレスを示すポインタ,或いは管理領域ファイルを示す
FATマークなどである。
9状態を作り、そのうち8状態で3ビットの記憶をす
る。残り1状態はデータ管理情報として用いると便利で
ある。データ管理情報とは、一連の大量データの先頭ア
ドレスを示すポインタ,或いは管理領域ファイルを示す
FATマークなどである。
【0048】なお、本発明は上述した実施例に限定され
るものではない。実施例ではメモリセルは3値データを
記憶するものとしたが、3値以上のデータを記憶するメ
モリセルであれば本発明を適用することができる。ま
た、NANDセル型に限らずOR型にも適用可能であ
る。さらに、不揮発性のメモリセルに限らずDRAMに
も適用することが可能である。また、メモリセルとして
はnチャネルトランジスタに限らず、pチャネルトラン
ジスタでもよい。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。
るものではない。実施例ではメモリセルは3値データを
記憶するものとしたが、3値以上のデータを記憶するメ
モリセルであれば本発明を適用することができる。ま
た、NANDセル型に限らずOR型にも適用可能であ
る。さらに、不揮発性のメモリセルに限らずDRAMに
も適用することが可能である。また、メモリセルとして
はnチャネルトランジスタに限らず、pチャネルトラン
ジスタでもよい。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。
【0049】
【発明の効果】以上詳述したように本発明によれば、1
個のメモリセルに3値以上の多値のデータを内蔵させる
ことにより、メモリセルの微細化を必要とすることな
く、記憶容量の大容量化をはかることができる。特に、
メモリセルを3値データが記憶可能なように構成し、2
つのメモリセルで基本セルを構成した場合、メモリセル
の無駄を最小限にして3ビットを記憶させることができ
る。また、EEPROMのメモリセルのように電荷の蓄
積量によりセルトランジスタのしきい値が変化するもの
においては、メモリセルの構成を変えることなく本発明
を実現することができ、その有用性は大である。
個のメモリセルに3値以上の多値のデータを内蔵させる
ことにより、メモリセルの微細化を必要とすることな
く、記憶容量の大容量化をはかることができる。特に、
メモリセルを3値データが記憶可能なように構成し、2
つのメモリセルで基本セルを構成した場合、メモリセル
の無駄を最小限にして3ビットを記憶させることができ
る。また、EEPROMのメモリセルのように電荷の蓄
積量によりセルトランジスタのしきい値が変化するもの
においては、メモリセルの構成を変えることなく本発明
を実現することができ、その有用性は大である。
【図1】本発明の一実施例に係わるEEPROMのセル
アレイ構成を示す平面図と等価回路図。
アレイ構成を示す平面図と等価回路図。
【図2】図1の矢視A−A′及びB−B′断面図。
【図3】4本のビット線につながる8つのNANDセル
及びその周辺回路を示す回路構成図。
及びその周辺回路を示す回路構成図。
【図4】2つのビット線につながる隣接する2つのNA
NDセル部を示す回路構成図。
NDセル部を示す回路構成図。
【図5】1単位のメモリセルの構成とこれに記憶される
データとの関係を示す図。
データとの関係を示す図。
【図6】基本セルの書き込み動作を説明するための模式
図。
図。
【図7】書き込み時及び読み出し時の各部の電位を示す
図。
図。
【図8】2値データから3値データに変換してラッチす
る場合の回路例を示すブロック図。
る場合の回路例を示すブロック図。
【図9】図8の回路の動作を説明するためのもので、I
/Oデータとラッチデータ,セルデータの対応を示す
図。
/Oデータとラッチデータ,セルデータの対応を示す
図。
【図10】図8の回路の動作を説明するためのフローチ
ャート。
ャート。
【図11】2値データをそのままラッチする場合の回路
例を示すブロック図。
例を示すブロック図。
【図12】従来のEEPROMにおける書き込み特性を
示す図。
示す図。
【図13】従来のEEPROMのセルアレイ構成を示す
図。
図。
【図14】従来EEPROMにおけるセルのしきい値分
布を示す図。
布を示す図。
11…p型基板(n基板上にp型ウェルを形成したも
の) 12…素子分離酸化膜 13…トンネル絶縁膜 14…浮遊ゲート(電荷蓄積層) 15…ゲート絶縁膜 16…制御ゲート 17…CVD酸化膜 18…ビット線 19…ドレイン拡散層 21…行デコーダ 22…列デコーダ 23…データ変換回路 24…ラッチ回路 25…センスアンプ
の) 12…素子分離酸化膜 13…トンネル絶縁膜 14…浮遊ゲート(電荷蓄積層) 15…ゲート絶縁膜 16…制御ゲート 17…CVD酸化膜 18…ビット線 19…ドレイン拡散層 21…行デコーダ 22…列デコーダ 23…データ変換回路 24…ラッチ回路 25…センスアンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 白田 理一郎 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 中村 寛 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 渡辺 重佳 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内
Claims (4)
- 【請求項1】m値(m≧3)のデータを記憶可能なメモ
リセルのn個を1組として基本セルを構成し、該基本セ
ルを複数個配置してなるセルアレイと、各々の基本セル
にそれぞれk(2k ≦mn )ビット分のデータを記憶さ
せる手段とを具備してなることを特徴とする半導体記憶
装置。 - 【請求項2】3値のデータを記憶可能なメモリセルの2
個を1組として基本セルを構成し、該基本セルを複数個
配置してなるセルアレイと、3ビットの2値データを2
組の3値データに変換して各基本セルに記憶させる手段
と、各基本セルから読み出された2組の3値データを3
ビットの2値データに変換して出力する手段とを具備し
てなることを特徴とする半導体記憶装置。 - 【請求項3】基板上に電荷蓄積層と制御ゲートを積層し
た不揮発性メモリセルを集積してなる半導体記憶装置に
おいて、 1つのメモリセルで3値(H,M,L)のデータを内蔵
するように、書き込み時の蓄積量を、Hの場合はセルの
しきい値がyV以上となり、Mの場合はxV以上yV未
満となり、Lの場合はxV未満となるように制御する手
段と、読み出し時にセルのドレインとソース間に電位差
を設け、制御ゲートにまずxVを与えてビット線電流が
流れる場合をLレベル、次に制御ゲートにyVを与えて
初めて電流が流れる場合をMレベル、流れない場合をH
レベルとしてメモリセルのしきい値を検知する手段とを
具備し、前記メモリセルを各々2個で1単位とし、該1
単位にそれぞれ3ビット分のデータを記憶させることを
特徴とする半導体記憶装置。 - 【請求項4】前記基本セルによって記憶される9状態の
うち8状態でデータを記憶し、残りの1状態をデータ管
理領域情報として記憶することを特徴とする請求項2又
は3に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21628093A JPH0766304A (ja) | 1993-08-31 | 1993-08-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21628093A JPH0766304A (ja) | 1993-08-31 | 1993-08-31 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0766304A true JPH0766304A (ja) | 1995-03-10 |
Family
ID=16686065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21628093A Pending JPH0766304A (ja) | 1993-08-31 | 1993-08-31 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0766304A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 1993-08-31 JP JP21628093A patent/JPH0766304A/ja active Pending
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