JPH0766304A

JPH0766304A - 半導体記憶装置

Info

Publication number: JPH0766304A
Application number: JP21628093A
Authority: JP
Inventors: Susumu Shudo; 晋首藤; Tetsuo Endo; 哲郎遠藤; Seiichi Aritome; 誠一有留; Tomoharu Tanaka; 智晴田中; Riichiro Shirata; 理一郎白田; Masaki Momotomi; 正樹百冨; Hiroshi Nakamura; 寛中村; Shigeyoshi Watanabe; 重佳渡辺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-08-31
Filing date: 1993-08-31
Publication date: 1995-03-10

Abstract

(57)【要約】【目的】メモリセルの微細化を必要とすることなく、
記憶容量の大容量化をはかることのできる半導体記憶装
置を提供すること。【構成】３値のデータを記憶可能なメモリセルの２個
Ｘ，Ｙを１組として基本セル２０を構成し、基本セル２
０を複数個配置してなるセルアレイと、３ビットの２値
データと３値データとの間でデータ変換するデータ変換
回路２３と、３値データを基本セル２０に記憶させる機
構と、各基本セルから３値データを読み出す機構とを備
えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に３値以上のデータを記憶可能なメモリセルを用
いた半導体記憶装置に関する。

【０００２】

【従来の技術】近年、電気的書き替え可能な不揮発性Ｒ
ＯＭ（ＥＥＰＲＯＭ）の中で高集積化可能なものとし
て、メモリセルを複数個直列接続したＮＡＮＤセル型の
ＥＥＰＲＯＭが知られている。１つのメモリセルは、半
導体基板上に絶縁膜を介して浮遊ゲートと制御ゲートが
積層されたＦＥＴＭＯＳ構造を有し、複数個のメモリセ
ルが隣接するもの同士でソース，ドレインを共用する形
で直列接続されてＮＡＮＤセルを構成する。このような
ＮＡＮＤセルがマトリックス配置されてメモリセルアレ
イが構成される。

【０００３】図１３はそのようなＥＥＰＲＯＭのＮＡＮ
Ｄセルアレイの一部を示す。ビット線ＢＬ21には選択ゲ
ートＳ1 を介して、浮遊ゲートと制御ゲートを有するメ
モリセルＭ211 〜Ｍ214 を直列接続したＮＡＮＤセルの
一端が接続され、ＮＡＮＤセルの他端はソース電位Ｖss
（接地）に接続されている。ビット線ＢＬ22についても
同様である。

【０００４】このＥＥＰＲＯＭでは、まず１つ以上のＮ
ＡＮＤブロック毎に、メモリセルから電子放出を行って
データ消去を行う。その後、ビット線から離れた方のメ
モリセルから順に電子注入によってデータ書き込みを行
う。即ち、データ消去はビット線ＢＬ21，ＢＬ22をフロ
ーティングにし、選択ゲート線ＳＤ1 を“Ｈ”レベル
（例えば２０Ｖ）とし、制御ゲートにつながるワード線
ＷＬ1 に“Ｌ”レベル（例えば０Ｖ）を与え、さらに基
板を“Ｈ”レベルとして、メモリセルＭ211 ，Ｍ221 で
浮遊ゲートから基板へトンネル電流によって電子を放出
させる。次に、ビット線及び選択ゲート線はそのまま、
ワード線ＷＬ1 に中間電位を与え、ワード線ＷＬ2 に
“Ｌ”レベル電位を与えて、メモリセルＭ212 ，Ｍ222
のデータを消去する。以下同様にして順次ビット線側か
らデータ消去を行う。このデータ消去によりメモリセル
はしきい値が負方向に移動した状態（例えば“１”）が
得られる。

【０００５】次にデータの書き込みは、例えばメモリセ
ルＭ213 についてみると、ビット線ＢＬ21にデータに応
じて“Ｌ”レベル（例えば０Ｖ）又は中間電位（例えば
6V）を与え、選択ゲート線ＳＤ1 ，ワード線ＷＬ1 ，Ｗ
Ｌ2 ，ＷＬ4 を中間電位（例えば１０Ｖ）とし、選択ワ
ード線ＷＬ3 に“Ｈ”レベル（例えば２０Ｖ）を与え
る。これによって、メモリセルＭ213 でドレインと浮遊
ゲート間に高電圧がかかり、基板から浮遊ゲートに電子
が注入されてしきい値が正方向に移動した“０”状態と
なる。非選択ビット線は中間電位に保つことにより、
“１”状態が保たれる。

【０００６】図１２は、非選択ビット線に中間電位ＶM
を与えた書き込みモードにおいて、メモリセル１では半
選択注入モードとなり（ａ）、メモリセル２では半選択
放出モードとなること（ｂ）、そして中間電位ＶM を適
当な値に設定することにより無用な注入，放出が防止さ
れることを示している。

【０００７】以上の動作原理により、各メモリセルのし
きい値が、０Ｖ以下と０Ｖ以上５Ｖ以下にすることによ
り、図１４に示すように“１”，“０”のデータとする
ことができる。このように、２値のメモリセルとして
は、ＮＡＮＤ型ＥＥＰＲＯＭ構造にセルアレイを組むこ
とにより、高集積化，大容量化が可能となっている。

【０００８】ところで、半導体記憶装置においては、記
憶容量の増大をはかるため素子寸法は益々微細化する傾
向にあるが、この素子の微細化にも限界がある。ＮＡＮ
Ｄ型ＥＥＰＲＯＭにおいても、更なる大容量化をはかろ
うとするとセルサイズを微細化する必要があるが、この
セルサイズの微細化による容量増大は限界近くなってい
る。このため、セルサイズの微細化によらない新たな方
式による容量増大が望まれている。

【０００９】これに対して多値レベルメモリがあり、多
値を２ⁿ （ｎは２以上の整数）として１つのメモリセル
にｎビットを記憶させるものがある。これでは４レベル
以上の状態をメモリセルに作らなければならないので、
困難である。また、３レベルを１つのメモリセルに作っ
ても２ビットにはならない。

【００１０】

【発明が解決しようとする課題】このように、従来の半
導体記憶装置においては、セルサイズの微細化による記
憶容量の増大は限界近くなっており、新たな方式による
記憶容量の増大が望まれている。

【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、メモリセルの微細化を
必要とすることなく、かつメモリセルの制御性の困難さ
を最小限に抑えて、多値の記憶によって記憶容量の大容
量化をはかることのできる半導体記憶装置を提供するこ
とにある。

【００１２】

【課題を解決するための手段】本発明の骨子は、１個の
メモリセルに３値以上の多値のデータを内蔵させること
により、メモリセルの個数を増やすことなく大容量化を
はかることにある。即ち、本発明（請求項１）は、半導
体記憶装置において、ｍ値（ｍ≧３）のデータを記憶可
能なメモリセルのｎ個を１組として基本セルを構成し、
基本セルを複数個配置してなるセルアレイと、各々の基
本セルにそれぞれｋ（２^k ≦ｍⁿ ）ビット分のデータを
記憶させる手段とを具備してなることを特徴とする。

【００１３】また、本発明（請求項２）は、半導体記憶
装置において、３値のデータを記憶可能なメモリセルの
２個を１組として基本セルを構成し、該基本セルを複数
個配置してなるセルアレイと、３ビットの２値データを
２組の３値データに変換して各基本セルに記憶させる手
段と、各基本セルから読み出された２組の３値データを
３ビットの２値データに変換して出力する手段とを具備
してなることを特徴とする。

【００１４】また、本発明（請求項３）は、基板上に電
荷蓄積層と制御ゲートを積層した不揮発性メモリセルを
集積してなる半導体記憶装置において、１つのメモリセ
ルで３値（Ｈ，Ｍ，Ｌ）のデータを内蔵するように、書
き込み時の蓄積量を、Ｈの場合はセルのしきい値がｙＶ
以上となり、Ｍの場合はｘＶ以上ｙＶ未満となり、Ｌの
場合はｘＶ未満となるように制御する手段と、読み出し
時にセルのドレインとソース間に電位差を設け、制御ゲ
ートにまずｘＶを与えてビット線電流が流れる場合をＬ
レベル、次に制御ゲートにｙＶを与えて初めて電流が流
れる場合をＭレベル、流れない場合をＨレベルとしてメ
モリセルのしきい値を検知する手段とを備え、メモリセ
ルを各々２個で１単位とし、該１単位にそれぞれ３ビッ
ト分のデータを記憶させることを特徴とする。

【００１５】

【作用】本発明によれば、１個のメモリセルに対して３
値以上の値を記憶させることにより、単位ビット当たり
の占める面積を減らすことができ、これにより記憶容量
の大容量化をはかることが可能となる。特に、ＥＥＰＲ
ＯＭのメモリセルのように電荷の蓄積量によりセルトラ
ンジスタのしきい値が変化するものにおいては、メモリ
セルの構成を変えることなく、しきい値の設定により３
値以上の値を記憶させることができる。

【００１６】また、メモリセルを３値のデータが記憶可
能なように構成し、２つのメモリセルで基本セルを構成
した場合、基本セルは３² ＝９種の値を取ることができ
るため、その８値分をデータとすれば、３ビット＝２³
の値を記憶させることができる。そしてこの場合、２つ
のメモリセルで３ビットが記憶できることから、多値レ
ベルを３という最小限に抑えて従来よりも１．５倍の記
憶容量増大をはかることが可能となる。

【００１７】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１（ａ）は本発明の一実施例に係わるＥＥＰＲ
ＯＭの１組のＮＡＮＤセル構成を示す平面図、図１
（ｂ）はその等価回路図である。この実施例では、８個
のメモリセルＭ１〜Ｍ８が直列に接続されて１つのＮＡ
ＮＤセルを構成している。さらに、ＮＡＮＤセルのドレ
イン側には選択トランジスタＳ１が配置され、ソース側
には選択トランジスタＳ２が配置されている。

【００１８】図２（ａ）（ｂ）は、それぞれ図１（ａ）
のＡ−Ａ′断面及びＢ−Ｂ′断面図である。素子分離酸
化膜１２で囲まれたｐ型基板（実際はｎ型基板上にｐ型
ウェルを形成したもの）１１に、複数のメモリセル、つ
まり複数のＮＡＮＤセルを有するメモリセルアレイが形
成されている。以下には、１つのＮＡＮＤセルに着目し
て説明する。

【００１９】ｐ型基板１１の上には、トンネル絶縁膜１
３を介して電荷蓄積層としての浮遊ゲート１４（１４₁
〜１４₈ ）が形成されている。これらの浮遊ゲート１４
の上には、ゲート絶縁膜１５を介して制御ゲート１６
（１６₁ 〜１６₈ ）が形成されている。各ｎ型拡散層１
９は、隣接する２つのメモリセルの一方においてはソー
スとして、他方においてはドレインとして共用される。
これにより、各メモリセルは直列に接続されることにな
る。

【００２０】ＮＡＮＤセルのドレイン側とソース側に
は、それぞれメモリセルの浮遊ゲート及び制御ゲートと
同じプロセスによって形成された選択ゲート１４₉ ，１
６₉ 及び１４₁₀，１６₁₀が設けられている。このように
素子形成された基板の上方は、ＣＶＤ酸化膜１７により
覆われている。ＣＶＤ酸化膜１７の上にはビット線１８
が配設され、このビット線１８はＮＡＮＤセルの一端の
ドレイン拡散層１９にコンタクトされている。

【００２１】行方向に並ぶ複数のＮＡＮＤセルの同一行
の制御ゲート１６は共通に接続されて、行方向に走る制
御ゲート線ＣＧ1 〜ＣＧ8 として配設されている。これ
らの制御ゲート線は、いわゆるワード線となっている。
選択ゲート１６₉ 及び１６₁₀も、それぞれ行方向に走る
選択ゲート線ＳＧ1 ，ＳＧ2 として配設されている。

【００２２】図３は、４本のビット線につながる８つの
ＮＡＮＤセル及びその周辺回路を示す。ワード線ＷＬは
行デコーダ２１に接続されている。ビット線ＢＬは、セ
ンスアンプ（Ｓ／Ａ）２５を介して列デコーダ２２に接
続されるが、本実施例では、列デコーダ２２とＳ／Ａ２
５との間にデータ変換回路２３とラッチ回路２４を設け
ている。データ変換回路２３は、２値のデータを３値の
データに変換、またその逆の変換を行うものである。ラ
ッチ回路２４は、３値のデータをラッチするものであ
る。なお、図中の２０は２つのメモリセルＸ，Ｙからな
る基本セルを示している。

【００２３】図４は、２つのビット線ＢＬ1 ，ＢＬ2 に
つながる隣接する２つのＮＡＮＤセル部を示しており、
これを用いてＥＥＰＲＯＭの動作を説明する。ここでは
例として１つのＮＡＮＤセル部には４つのメモリセルが
含まれる場合を示すが、一般に２のｎ乗個含んでいてよ
い。このとき、まず最初に１つのメモリセルトランジス
タに記憶される情報が３値である場合について説明す
る。

【００２４】３値のメモリセルトランジスタを用いる場
合には、図５（ａ）に示すように、ワード線ＷＬを共有
して隣接する２つのメモリセルトランジスタＸ，Ｙをペ
アで使い、これを基本セルとする。１つ当たりのセルト
ランジスタには３値を記憶できるため、これらをペアで
用いている基本セルには９値を記憶できる。従ってこれ
らに対して３ビットを対応させる。

【００２５】図５（ｂ）に３値のメモリセルＸ，Ｙのデ
ータと２値データ（３ビット）とのの関係を示す。３ビ
ットに必要なのは８値なので、余った１値分はデータと
しては使用しない。以下、３値のデータを“−１”，
“０”，“１”とシンボリックに名付ける。

【００２６】これらの３値のデータに対しては、セルト
ランジスタのしきい値の異なる３つの状態を対応させ
る。例えば０Ｖ以下を“−１”のデータ、０Ｖから１．
２Ｖまでを“０”データ、１．２Ｖから２．４Ｖまでを
“１”データとする。

【００２７】次に、本実施例の動作について説明する。
まずデータ消去は、ＮＡＮＤセルを構成するメモリセル
についてブロック消去がなされる。ここで、ブロックの
最小単位は図３に示す破線の領域を示す。図４において
各制御ゲートは１本づつのワード線につながる。そのた
めこの実施例では、選択されたブロック内のドレイン側
選択ゲートのゲート電極ＳＧD とソース側選択ゲートの
ゲート電極ＳＧS 及びＮＡＮＤセル内の全てのメモリセ
ルの制御ゲートＣＧ1 〜ＣＧ4 が０Ｖとされ、ｎ型基板
とｐ型ウェル１１に昇圧された高電位Ｖpp（例えば１８
Ｖ）が与えられる。ビット線ＢＬ1 ，ＢＬ2 にも高電位
Ｖppが与えられる。

【００２８】これにより、選択ブロック内の全てのメモ
リセルの制御ゲート１６とｐ型ウェル１１間に電界がか
かり、浮遊ゲート１４からｐ型ウェル１１にトンネル電
流により電子が放出される。選択ブロック内の全てのメ
モリセル（図１の場合Ｍ1 〜Ｍ8 ）はこれによりしきい
値が負方向に移動して、“−１”状態になる。

【００２９】次に、データ書き込みは、ＮＡＮＤセル内
のソース線側のメモリセル、即ちビット線から遠いほう
のメモリセルから順に行われる。いま、メモリセルＭ4
（図４の破線で囲んだセルＡ）に選択的に“０”及び
“１”データ書き込みを行う場合を説明すれば、ソース
側選択ゲートのゲート電極ＳＧS が０Ｖとされ、制御ゲ
ートＣＧ4 に高電位Ｖpp（例えば１６〜１８Ｖ）が印加
され、残りの制御ゲートＣＧ1 〜ＣＧ3 には電源電位Ｖ
ccと高電位Ｖppとの間の中間電位ＶM （例えば、（１／
２）Ｖpp）が印加され、ドレイン側選択ゲートのゲート
電極ＳＧD にもＶM が印加される。また、選択ビット線
ＢＬ1 には０Ｖが与えられ、非選択ビット線ＢＬ2 にも
ＶM が与えられる。ｐ型ウェル１１は０Ｖ、ｎ型基板は
Ｖccとする。

【００３０】これにより、選択されたセルＸにおいて
は、ビット線ＢＬ1 の０Ｖがドレインまで伝達されて制
御ゲート１６との間に高電界がかかり、浮遊ゲート１４
に電子が注入される。この結果、セルＸではしきい値が
正方向に移動して、“０”書き込みがなされる。さら
に、“０”状態となったセルトランジスタに対して書き
込みを続けると、しきい値はさらに正方向に移動して
“１”状態となる。

【００３１】ビット線ＢＬ1 につながる他のメモリセル
Ｍ1 〜Ｍ3 では書き込みモードになるが、その電界は小
さく、しきい値変化はない。非選択（又は“０”書き込
み）のビット線ＢＬ2 側のメモリセルＭ5 〜Ｍ7 では、
制御ゲートが中間電位ＶM 、チャネル電位がＶH であ
り、その電位差は殆どなく、やはりしきい値の変化はな
い。ビット線ＢＬ2 側のメモリセルＭ8 も同様に書き込
みモードであるが、やはりその電界は小さく、しきい値
変化はない。

【００３２】このようにしてセルＸに対する書き込みが
終了すると、次にＮＡＮＤセル内の１つ上のメモリセル
Ｍ3 に対して同様に書き込みが行われ、さらに順次メモ
リセルＭ2 ，Ｍ1 と書き込みが行われる。

【００３３】以上の動作は、１つのセルトランジスタに
対して３値を記憶させる動作であるが、実際にデータを
書き込む場合には、セルトランジスタへの書き込みに先
立って、３ビットのデータを２つのセルトランジスタの
記憶する値の組み合わせに変換する必要がある。セルト
ランジスタへの書き込み時には、各セルトランジスタへ
書き込む値を一旦ラッチしておいて、それを順に書き込
んでもよいが、後述するように２つのセルトランジスタ
をペアで書き込んだ方が効率が良い。

【００３４】以上の書き込み動作において、メモリセル
の制御ゲート１６には高電位Ｖppと中間電位ＶM が印加
されるが、流れる電流はトンネル電流のみであるので、
高々１μＡ以下である。また、一括消去時はｎ型基板と
ｐ型ウェル１１を高電位Ｖｐｐに上げるが、このとき流
れる電流は、トンネル電流と０Ｖに保たれる周辺回路の
ｐ型ウェル１１とｎ型基板間のリーク電流であり、これ
も１０μＡ以下である。従って書き込み及び消去に用い
られる高電位Ｖｐｐは、チップ内部に設けられた昇圧回
路で十分賄うことができる。

【００３５】また、選択書き込み時に高電位により流れ
る電流は上述のように微小であるから、１つの制御ゲー
ト線（ワード線）につながる全てのメモリセルに同時に
データ書き込みが可能である。即ち、ページモードの書
き込みができ、それだけ高速書き込みが可能である。

【００３６】データの読み出しは、１本のワード線につ
ながったメモリセルを同時に読み出す。その際に選択さ
れたＮＡＮＤセルアレイの選択トランジスタのゲートに
電源電圧である３Ｖ、また選択ＮＡＮＤセルアレイ中の
非選択セルの制御ゲート（ワード線）にも３Ｖ、選択ワ
ード線に交差する全てのビット線にも３Ｖ、ソース線及
び非選択ＮＡＮＤセルアレイの選択ゲート，制御ゲート
につながったワード線に０Ｖを与える。選択されたワー
ド線にまず始めに０Ｖを与える。そのとき、“−１”デ
ータを持つメモリセルではビット線に電流が流れ、
“０”，“１”データのそれでは流れない。次に、ワー
ド線に１．２Ｖを与えると“−１”と“０”データでは
ビット線電流が流れ、“１”データでは流れる。これを
各ビット線につながったセンスアンプ２５にて読み取
る。各センスアンプ２５には３値のデータを記憶するラ
ッチ回路２４が設けられており、このラッチ回路２４よ
りシリアルにＩ／Ｏへデータを送り出す。

【００３７】この際ラッチ回路２４よりＩ／Ｏへのデー
タ転出時、ペアのメモリセルの９値データを２進法の３
ビット分に変換する変換回路２３が２つの３値ラッチ回
路２４に１個づつ設ける。

【００３８】なお、ペアの２つのメモリセルを１つのＮ
ＡＮＤセル内に設けることも可能である。さらに、ペア
のセルの９値の内の１値は捨てるわけであるが、捨てる
１値の有効利用として次のようにしてもよい。例えば、
ペアのセルが両方共“１”データという場合の書き込み
データは禁止しておき、もし両方共“１”データが読み
出し時に出た場合、ペアのいずれか一方は不良セルと見
なし、そのペアのデータを無効とするデータ検知回路を
各データ変換回路に付加する。これにより、データの信
頼性が増すことになる。

【００３９】次に、２つのセルトランジスタをペアで書
き込み及び読み出しする方法について説明する。図６
（ａ）に、２ステップ書き込みによる３値セルへの書き
込み例を示す。また、図７（ａ）に書き込み時における
各部の電位を示す。ここで、“−１”が“Ｌ”、“０”
が“Ｍ”、“１”が“Ｈ”に対応するものとし、図３の
メモリセルＭ４を“Ｍ”、Ｍ８を“Ｈ”に書き込むもの
とする。

【００４０】まず第１ステップで、ＣＧ4 を２０Ｖ、Ｃ
Ｇ1 〜ＣＧ3 を１０Ｖ、ＳＧS を０Ｖ、ＳＧD を１０
Ｖ、ＢＬ1 を０Ｖ、ＢＬ2 を０Ｖとする。これにより、
Ｍ４，Ｍ８のしきい値は共にＭまで上昇する。そして、
第２ステップでは、ＢＬ1 を０Ｖから１０Ｖに変えるこ
とにより、Ｍ４のしきい値は変化せず、Ｍ８のしきい値
はＨまで上昇する。このようにして、Ｍ４を“Ｍ”、Ｍ
８を“Ｈ”に書き込むことができる。第２ステップで、
Ｖppを上げると効果的である。つまり、ＣＧ4 の電圧を
２０Ｖから２１Ｖにあげると高速に書き込むことができ
る。

【００４１】また、図６（ａ）中に一点鎖線で示すよう
に、ステップ１ではＭ８のしきい値のみを上昇させ、ス
テップ２でＭ４，Ｍ８のしきい値を共に上昇させるよう
にしてもよい。さらに、図６（ｂ）に示すように、１ス
テップで書き込みを終了することもできる。この場合、
制御ゲートと基板間に印加する電圧の大小で上昇させる
しきい値（Ｈ又はＭ）を選択することができる。実施例
では、データＬ，Ｍ，Ｈに応じてビット線電位を、例え
ば１０Ｖ，１Ｖ，０Ｖの順にすればよい。

【００４２】また、読み出し動作は、図７（ｂ）に示す
ように、ステップ１のときとステップ２のときで制御ゲ
ート（この例ではＣＧ4 ）に印加する電圧を変えること
により、ビット線に出てくるデータからメモリセルＭ
４，Ｍ８のデータを判定することができる。この実施例
では、制御ゲートＣＧ4 の電圧が０ＶのときにＢＬ1 が
“Ｈ”、ＢＬ2 が“Ｈ”であり、ＣＧ4 の電圧が１．５
ＶのときにはＢＬ1 が“Ｌ”、ＢＬ2 が“Ｈ”であるこ
とから、Ｍ４が“Ｍ”、Ｍ８が“Ｈ”であると判定され
る。

【００４３】図８は周辺回路の具体例を示すもので、２
値データから３値データに変換してからラッチする場合
のブロック図である。図中３０はメモリセル、３１はセ
ンスアンプ、３２は行デコーダ、３３は２値データを３
値データに変換すると共に、３値データを２値データに
変換するデータ変換回路、３４は３値データをラッチす
るラッチ回路、３５はセンスアンプ３１のリード／ライ
ト制御回路、３６は行デコーダ３２のリード／ライト制
御回路である。

【００４４】図９は、Ｉ／Ｏデータとラッチデータ，セ
ルデータの対応表を示す図である。図１０は、２ステッ
プ書き込みを行う場合のＷ／Ｒ制御回路の動作を示すフ
ローチャートである。２値のＩ／Ｏデータはデータ変換
回路３３により３値データに変換され、このときのラッ
チデータはセルＸ用のＡ１，Ａ２とセルＹ用のＢ１，Ｂ
２のようになる。

【００４５】ここでは、セルＸに関して説明する。書き
込みがスタートすると、図１０に示すように、Ａ１＝０
であればステップ１の書き込みを行い、Ａ１＝１であれ
ばステップ１の書き込みは行わない。そして、Ａ１＝０
であればステップ２の書き込みを行い、Ａ２＝１であれ
ばステップ２の書き込みは行わない。このようにして書
き込み操作を行うことにより、図９に示すように、セル
データはＡ１，Ａ２が共に０の場合は“Ｌ”となり、Ａ
１，Ａ２の一方が０で他方が１の場合は“Ｍ”となり、
Ａ１，Ａ２が共に１の場合は“Ｈ”となる。

【００４６】図１１は、周辺回路の他の具体例を示すも
ので、２値データから３値データに変換してからラッチ
する場合のブロック図である。図中の４４は２値データ
をラッチするラッチ回路、４５はセンスアンプ３１のデ
ータ変換・リード／ライト制御回路、４６はワード線の
データ変換・リード／ライト制御回路である。この例
は、リード／ライト制御回路にデータ変換機能を持たせ
ることにより、図１０と同様の機能を実現している。

【００４７】以上説明したように、２つのメモリセルで
９状態を作り、そのうち８状態で３ビットの記憶をす
る。残り１状態はデータ管理情報として用いると便利で
ある。データ管理情報とは、一連の大量データの先頭ア
ドレスを示すポインタ，或いは管理領域ファイルを示す
ＦＡＴマークなどである。

【００４８】なお、本発明は上述した実施例に限定され
るものではない。実施例ではメモリセルは３値データを
記憶するものとしたが、３値以上のデータを記憶するメ
モリセルであれば本発明を適用することができる。ま
た、ＮＡＮＤセル型に限らずＯＲ型にも適用可能であ
る。さらに、不揮発性のメモリセルに限らずＤＲＡＭに
も適用することが可能である。また、メモリセルとして
はｎチャネルトランジスタに限らず、ｐチャネルトラン
ジスタでもよい。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。

【００４９】

【発明の効果】以上詳述したように本発明によれば、１
個のメモリセルに３値以上の多値のデータを内蔵させる
ことにより、メモリセルの微細化を必要とすることな
く、記憶容量の大容量化をはかることができる。特に、
メモリセルを３値データが記憶可能なように構成し、２
つのメモリセルで基本セルを構成した場合、メモリセル
の無駄を最小限にして３ビットを記憶させることができ
る。また、ＥＥＰＲＯＭのメモリセルのように電荷の蓄
積量によりセルトランジスタのしきい値が変化するもの
においては、メモリセルの構成を変えることなく本発明
を実現することができ、その有用性は大である。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるＥＥＰＲＯＭのセル
アレイ構成を示す平面図と等価回路図。

【図２】図１の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。

【図３】４本のビット線につながる８つのＮＡＮＤセル
及びその周辺回路を示す回路構成図。

【図４】２つのビット線につながる隣接する２つのＮＡ
ＮＤセル部を示す回路構成図。

【図５】１単位のメモリセルの構成とこれに記憶される
データとの関係を示す図。

【図６】基本セルの書き込み動作を説明するための模式
図。

【図７】書き込み時及び読み出し時の各部の電位を示す
図。

【図８】２値データから３値データに変換してラッチす
る場合の回路例を示すブロック図。

【図９】図８の回路の動作を説明するためのもので、Ｉ
／Ｏデータとラッチデータ，セルデータの対応を示す
図。

【図１０】図８の回路の動作を説明するためのフローチ
ャート。

【図１１】２値データをそのままラッチする場合の回路
例を示すブロック図。

【図１２】従来のＥＥＰＲＯＭにおける書き込み特性を
示す図。

【図１３】従来のＥＥＰＲＯＭのセルアレイ構成を示す
図。

【図１４】従来ＥＥＰＲＯＭにおけるセルのしきい値分
布を示す図。

【符号の説明】

１１…ｐ型基板（ｎ基板上にｐ型ウェルを形成したも
の）１２…素子分離酸化膜１３…トンネル絶縁膜１４…浮遊ゲート（電荷蓄積層）１５…ゲート絶縁膜１６…制御ゲート１７…ＣＶＤ酸化膜１８…ビット線１９…ドレイン拡散層２１…行デコーダ２２…列デコーダ２３…データ変換回路２４…ラッチ回路２５…センスアンプ

───────────────────────────────────────────────────── フロントページの続き (72)発明者田中智晴神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者白田理一郎神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者百冨正樹神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者中村寛神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者渡辺重佳神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】ｍ値（ｍ≧３）のデータを記憶可能なメモ
リセルのｎ個を１組として基本セルを構成し、該基本セ
ルを複数個配置してなるセルアレイと、各々の基本セル
にそれぞれｋ（２^k ≦ｍⁿ ）ビット分のデータを記憶さ
せる手段とを具備してなることを特徴とする半導体記憶
装置。
【請求項２】３値のデータを記憶可能なメモリセルの２
個を１組として基本セルを構成し、該基本セルを複数個
配置してなるセルアレイと、３ビットの２値データを２
組の３値データに変換して各基本セルに記憶させる手段
と、各基本セルから読み出された２組の３値データを３
ビットの２値データに変換して出力する手段とを具備し
てなることを特徴とする半導体記憶装置。
【請求項３】基板上に電荷蓄積層と制御ゲートを積層し
た不揮発性メモリセルを集積してなる半導体記憶装置に
おいて、１つのメモリセルで３値（Ｈ，Ｍ，Ｌ）のデータを内蔵
するように、書き込み時の蓄積量を、Ｈの場合はセルの
しきい値がｙＶ以上となり、Ｍの場合はｘＶ以上ｙＶ未
満となり、Ｌの場合はｘＶ未満となるように制御する手
段と、読み出し時にセルのドレインとソース間に電位差
を設け、制御ゲートにまずｘＶを与えてビット線電流が
流れる場合をＬレベル、次に制御ゲートにｙＶを与えて
初めて電流が流れる場合をＭレベル、流れない場合をＨ
レベルとしてメモリセルのしきい値を検知する手段とを
具備し、前記メモリセルを各々２個で１単位とし、該１
単位にそれぞれ３ビット分のデータを記憶させることを
特徴とする半導体記憶装置。
【請求項４】前記基本セルによって記憶される９状態の
うち８状態でデータを記憶し、残りの１状態をデータ管
理領域情報として記憶することを特徴とする請求項２又
は３に記載の半導体記憶装置。