JP2007226952A - メモリセル間のカップリングノイズを低減させる3−レベル不揮発性半導体メモリ装置およびその駆動方法 - Google Patents
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Abstract
【解決手段】メモリセル間のカップリングノイズを低減させる3−レベル不揮発性半導体メモリ装置およびその駆動方法を開示する。本発明の不揮発性半導体メモリ装置は、3つのしきい電圧レベルに制御できるメモリセルと、前記メモリセルを制御するページバッファとを含み、2−レベル不揮発性半導体メモリ装置に比べて高い集積度を持ち、4−レベル不揮発性半導体メモリ装置に比べて高い信頼性を持ち、第1ページプログラム段階で第2しきい電圧グループにプログラムされる第1メモリセルの左側および右側には、第2および第3ページプログラム段階で相対的に小さいサイズの電圧差に制御されるメモリセルが配置される。したがって、本発明の不揮発性半導体メモリ装置およびその駆動方法によれば、最悪条件におけるメモリセル間のカップリングノイズが小さくなる。
【選択図】図7
Description
200 ページバッファ
300 行デコーダ
Claims (10)
- 不揮発性半導体メモリ装置において、
順次隣り合って配列される第1〜第4ビット線を含むメモリアレイと、
前記メモリアレイに接続され、順次プログラムされる第1グループの第1〜第3ビットのデータおよび第2グループの第1〜第3ビットのデータをそれぞれ第1組の第1および第2メモリセル並びに第2組の第1および第2メモリセルのしきい電圧レベルにマッピングするように駆動されるページバッファであって、前記第1グループの第1ビットおよび第2グループの第1ビットのデータに応じて前記第1組の第1メモリセルおよび前記第2組の第1メモリセルのしきい電圧レベルがそれぞれ制御される前記ページバッファと、
前記メモリアレイの選択されるメモリセルのワード線を制御する行デコーダとを備え、
前記第1組の第1メモリセルは前記第2ビット線に接続され、前記第1組の第2メモリセルは前記第1ビット線に接続され、前記第2組の第1メモリセルは前記第3ビット線に接続され、前記第2組の第2メモリセルは前記第4ビット線に接続されることを特徴とする、不揮発性半導体メモリ装置。 - 前記第1組および第2組の第1および第2メモリセルは、
同一のワード線によって制御されることを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。 - 前記ページバッファは、
前記不揮発性半導体メモリ装置のプログラム動作の際に、前記第1〜第4ビット線に対応するデータをダンピングするバッファブロックと、
前記バッファブロックからダンピングされるデータを対応する前記第1〜第4ビット線に提供するようにスイッチングされるスイッチングブロックとを備えることを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。 - 前記バッファブロックは、
前記不揮発性半導体メモリ装置のプログラム動作の際に、前記第1〜第4ビット線に対応するデータをダンピングする第1〜第4ラッチを含むことを特徴とする、請求項3に記載の不揮発性半導体メモリ装置。 - 前記第2および第3ラッチは、
前記第1グループおよび第2グループの第1ビットのデータ値がプログラムされるとき、自分にラッチされたデータをそれぞれ前記第2ビット線および前記第3ビット線にダンピングすることを特徴とする、請求項4に記載の不揮発性半導体メモリ装置。 - 前記スイッチングブロックは、
前記第1ラッチと前記第1ビット線間の電気的接続を制御する第1ビット線スイッチと、
前記第2ラッチと前記第2ビット線間の電気的接続を制御する第2ビット線スイッチと、
前記第3ラッチと前記第3ビット線間の電気的接続を制御する第3ビット線スイッチと、
前記第4ラッチと前記第4ビット線間の電気的接続を制御する第4ビット線スイッチと、
前記第1ラッチと前記第2ラッチ間の電気的接続を制御する第1接続スイッチと、
前記第3ラッチと前記第4ラッチ間の電気的接続を制御する第2接続スイッチとを備えることを特徴とする、請求項3に記載の不揮発性半導体メモリ装置。 - 前記バッファブロックは、
前記不揮発性半導体メモリ装置のプログラム動作の際に、前記第2および第3ビット線に対応するデータをダンピングする第1ラッチと、
前記不揮発性半導体メモリ装置のプログラム動作の際に、前記第1および第4ビット線に対応するデータをダンピングする第2ラッチとを含むことを特徴とする、請求項3に記載の不揮発性半導体メモリ装置。 - 前記スイッチングブロックは、
前記第2ラッチと前記第1ビット線間の電気的接続を制御する第1ビット線スイッチと、
前記第1ラッチと前記第2ビット線間の電気的接続を制御する第2ビット線スイッチと、
前記第1ラッチと前記第3ビット線間の電気的接続を制御する第3ビット線スイッチと、
前記第2ラッチと前記第4ビット線間の電気的接続を制御する第4ビット線スイッチと、
前記第1ラッチと前記第2ラッチ間の電気的接続を制御する接続スイッチとを備えることを特徴とする、請求項7に記載の不揮発性半導体メモリ装置。 - 前記不揮発性半導体メモリ装置は、NAND型であることを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。
- 順次隣り合って配列される第1〜第4ビット線を含むメモリアレイを持つ不揮発性半導体メモリ装置の駆動方法において、
第1グループおよび第2グループの第1ビットのデータに応じてそれぞれ第1組および第2組の第1メモリセルのしきい電圧を第2しきい電圧グループに制御するA)段階と、
前記第1グループおよび前記第2グループの第2ビットのデータと前記A)段階でプログラムされる前記第1組および前記第2組の第1メモリセルのしきい電圧に応じて前記第1組および前記第2組の第1メモリセルまたは第2メモリセルのしきい電圧を第3しきい電圧グループに制御するB)段階と、
前記第1グループおよび前記第2グループの第3ビットのデータと前記B)段階でプログラムされる前記第1組および前記第2組の第1メモリセルおよび第2メモリセルのしきい電圧に応じて前記第1組および前記第2組の第1メモリセルまたは第2メモリセルのしきい電圧を制御するC)段階とを備え、
前記第1〜第3しきい電圧グループは順次増加し、
前記第1組の第1メモリセルは前記第2ビット線に接続され、前記第1組の第2メモリセルは第1ビット線に接続され、前記第2組の第1メモリセルは第3ビット線に接続され、前記第2組の第2メモリセルは第4ビット線に接続されることを特徴とする、不揮発性半導体メモリ装置の駆動方法。
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