JPH0758475B2 - 端末装置のデータ収集システム - Google Patents
端末装置のデータ収集システムInfo
- Publication number
- JPH0758475B2 JPH0758475B2 JP1128774A JP12877489A JPH0758475B2 JP H0758475 B2 JPH0758475 B2 JP H0758475B2 JP 1128774 A JP1128774 A JP 1128774A JP 12877489 A JP12877489 A JP 12877489A JP H0758475 B2 JPH0758475 B2 JP H0758475B2
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- JP
- Japan
- Prior art keywords
- data
- terminal device
- control circuit
- memory
- signal
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は比較的小規模な端末装置のデータ収集システム
に関する。
に関する。
〔従来の技術〕 従来のデータ収集方法としては、特開昭57−43245号公
報に開示されているようにデータ収集用のフレキシブル
ディスク装置を内蔵したり、特開昭59−77553号公報や
特開昭59−17384号公報に開示されているようにトレー
スメモリを端末装置本体に内蔵したものが知られてい
る。
報に開示されているようにデータ収集用のフレキシブル
ディスク装置を内蔵したり、特開昭59−77553号公報や
特開昭59−17384号公報に開示されているようにトレー
スメモリを端末装置本体に内蔵したものが知られてい
る。
上記の従来技術においては、端末装置が小型に形成され
ている場合、データ収集用のハード量が大きくなり、そ
の実装が困難になるという問題点がある。
ている場合、データ収集用のハード量が大きくなり、そ
の実装が困難になるという問題点がある。
本発明の目的は、端末装置に内蔵するハード量を少なく
することにより、小型の端末装置に容易に適用すること
が可能で、かつI/O制御回路が取り扱うデータを容易に
収集することが可能なデータ収集システムを提供するこ
とにある。
することにより、小型の端末装置に容易に適用すること
が可能で、かつI/O制御回路が取り扱うデータを容易に
収集することが可能なデータ収集システムを提供するこ
とにある。
本発明の端末装置のデータ収集システムは、端末装置の
外部から送信されて来たデータを受信してリクエスト信
号を出力し、さらに前記リクエスト信号に対する応答信
号が入力されている間、前記受信データをデータバスに
出力するI/O制御回路と、I/O制御回路から出力される前
記リクエスト信号を受けて、前記応答信号をI/O制御回
路に出力し、さらにメモリライト信号を出力するDMA制
御回路と、DMA制御回路から出力されるメモリライト信
号を受けて、データバス上の受信データを記憶するメモ
リと、これらの各部の動作を全体として制御するマイク
ロプロセッサとを少なくとも備えて構成される端末装置
のデータ収集システムに適用されるものであり、特に次
の特徴を有している。
外部から送信されて来たデータを受信してリクエスト信
号を出力し、さらに前記リクエスト信号に対する応答信
号が入力されている間、前記受信データをデータバスに
出力するI/O制御回路と、I/O制御回路から出力される前
記リクエスト信号を受けて、前記応答信号をI/O制御回
路に出力し、さらにメモリライト信号を出力するDMA制
御回路と、DMA制御回路から出力されるメモリライト信
号を受けて、データバス上の受信データを記憶するメモ
リと、これらの各部の動作を全体として制御するマイク
ロプロセッサとを少なくとも備えて構成される端末装置
のデータ収集システムに適用されるものであり、特に次
の特徴を有している。
すなわち、前記端末装置は、DMA制御回路から出力され
る前記応答信号を受けて、データバス上の前記受信デー
タをラッチし、これと同時にトレース要求信号の出力を
開始し、さらに書込終了信号を受信したときトレース要
求信号の出力を停止する同期回路を備え、さらに、前記
端末装置に着脱自在に形成され、かつトレースメモリを
備えたデータ収集装置であって、前記トレース要求信号
を受信して前記同期回路にラッチされた受信データを前
記トレースメモリに記憶し、記憶終了後、端末装置の同
期回路に対して前記書込終了信号を出力するデータ収集
装置とから構成されることを特徴としている。
る前記応答信号を受けて、データバス上の前記受信デー
タをラッチし、これと同時にトレース要求信号の出力を
開始し、さらに書込終了信号を受信したときトレース要
求信号の出力を停止する同期回路を備え、さらに、前記
端末装置に着脱自在に形成され、かつトレースメモリを
備えたデータ収集装置であって、前記トレース要求信号
を受信して前記同期回路にラッチされた受信データを前
記トレースメモリに記憶し、記憶終了後、端末装置の同
期回路に対して前記書込終了信号を出力するデータ収集
装置とから構成されることを特徴としている。
本発明によれば、I/O制御回路とメモリに入出力される
データを端末装置の外部に設けたトレースメモリに記憶
するように構成したため、端末装置I/O制御回路が扱う
端末装置の外部からのデータを容易に収集することが可
能になる。さらに、端末装置には同期回路だけを実装す
ればよいため、小型の端末装置に対して容易に実装する
ことが可能になる。
データを端末装置の外部に設けたトレースメモリに記憶
するように構成したため、端末装置I/O制御回路が扱う
端末装置の外部からのデータを容易に収集することが可
能になる。さらに、端末装置には同期回路だけを実装す
ればよいため、小型の端末装置に対して容易に実装する
ことが可能になる。
以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。
明について説明する。
第１図はこの発明の第１の実施例を示すブロック図であ
る。第１図に示すように、端末装置10はマイクロプロセ
ッサ２とI/O制御回路３とDMA制御回路４とメモリ５とデ
ータバス６と同期回路７とから構成され、この端末装置
10からデータを収集するデータ収集装置20はトレースメ
モリ21とデータ表示装置22とから構成されている。ここ
で、通常の端末装置と第１図に示す端末装置10が異なる
のは、データ収集装置20のインターフェイスとして同期
回路７が設けられていることである。そして、端末装置
10とデータ収集装置20は、ケーブルを介して着脱自在に
形成されている。次に、第２図に示すタイムチャートを
用いて第１図に示す実施例の動作について説明する。
る。第１図に示すように、端末装置10はマイクロプロセ
ッサ２とI/O制御回路３とDMA制御回路４とメモリ５とデ
ータバス６と同期回路７とから構成され、この端末装置
10からデータを収集するデータ収集装置20はトレースメ
モリ21とデータ表示装置22とから構成されている。ここ
で、通常の端末装置と第１図に示す端末装置10が異なる
のは、データ収集装置20のインターフェイスとして同期
回路７が設けられていることである。そして、端末装置
10とデータ収集装置20は、ケーブルを介して着脱自在に
形成されている。次に、第２図に示すタイムチャートを
用いて第１図に示す実施例の動作について説明する。
第２図に示すように、I/O制御回路３は入力されたデー
タに対するデータ転送要求をマイクロプロセッサ２から
受けると、リクエスト信号11をDMA制御回路４に対して
出力する。DMA制御回路４は、リクエスト信号11を受け
て、マイクロプロセッサ２によってデータバス６が使用
されていないことを確認した後、応答信号12をI/O制御
回路３と同期回路７に出力し、これと同時にメモリ５に
対してメモリライト信号13を出力する。I/O制御回路３
は応答信号12が入力されている間、メモリ５に対して転
送するデータをデータバス６に出力する。同期回路７
は、応答信号12の立ち下がり部分においてデータバス６
上のデータをラッチし、これと同時にトレース要求信号
15をデータ収集装置20のトレースメモリ21に出力し、か
つラッチしたデータをトレースデータバス14に出力す
る。トレースメモリ21は、トレース要求信号15が入力さ
れると、トレースデータバス14上のデータを書き込む動
作を行う。この書き込み動作が終了すると、トレースメ
モリ21は書込終了信号16を同期回路７に対して出力し、
同期回路７はこの書込終了信号を受けてトレース要求信
号15の出力を停止する。以上に説明した一連の動作を繰
り返すことにより、端末装置10のメモリ５に記憶される
データが収集される。そして、収集されたデータは、デ
ータ表示装置22において表示される。
タに対するデータ転送要求をマイクロプロセッサ２から
受けると、リクエスト信号11をDMA制御回路４に対して
出力する。DMA制御回路４は、リクエスト信号11を受け
て、マイクロプロセッサ２によってデータバス６が使用
されていないことを確認した後、応答信号12をI/O制御
回路３と同期回路７に出力し、これと同時にメモリ５に
対してメモリライト信号13を出力する。I/O制御回路３
は応答信号12が入力されている間、メモリ５に対して転
送するデータをデータバス６に出力する。同期回路７
は、応答信号12の立ち下がり部分においてデータバス６
上のデータをラッチし、これと同時にトレース要求信号
15をデータ収集装置20のトレースメモリ21に出力し、か
つラッチしたデータをトレースデータバス14に出力す
る。トレースメモリ21は、トレース要求信号15が入力さ
れると、トレースデータバス14上のデータを書き込む動
作を行う。この書き込み動作が終了すると、トレースメ
モリ21は書込終了信号16を同期回路７に対して出力し、
同期回路７はこの書込終了信号を受けてトレース要求信
号15の出力を停止する。以上に説明した一連の動作を繰
り返すことにより、端末装置10のメモリ５に記憶される
データが収集される。そして、収集されたデータは、デ
ータ表示装置22において表示される。
以上に記載した第１の実施例によれば、I/O制御回路３
とメモリ５に出入りするデータを順次トレースメモリ21
に書き込むことができる。これによって、端末装置に異
常が発生し、その動作がリトライされてメモリ５内のデ
ータが消滅した場合においても、I/O制御回路３とメモ
リ５に出入りしたデータが保存されるため、異常の原因
を解析することができる。また、端末装置10とデータ収
集装置20は着脱自在に形成されているため、異常が多発
する端末装置10についてその異常原因を解析するために
有用である。また、第２図から明らかなように、同期回
路７はトレースデータバス14に対して長期間に亙ってデ
ータを出力する。したがって、トレースメモリ９の書き
込み速度が遅い場合にも、データ収集することが可能に
なる。
とメモリ５に出入りするデータを順次トレースメモリ21
に書き込むことができる。これによって、端末装置に異
常が発生し、その動作がリトライされてメモリ５内のデ
ータが消滅した場合においても、I/O制御回路３とメモ
リ５に出入りしたデータが保存されるため、異常の原因
を解析することができる。また、端末装置10とデータ収
集装置20は着脱自在に形成されているため、異常が多発
する端末装置10についてその異常原因を解析するために
有用である。また、第２図から明らかなように、同期回
路７はトレースデータバス14に対して長期間に亙ってデ
ータを出力する。したがって、トレースメモリ９の書き
込み速度が遅い場合にも、データ収集することが可能に
なる。
第３図は本発明の第２の実施例を示すブロック図であ
り、第１図に示す第１の実施例と同一部分には同一符号
を付してその説明を省略する。第１図に示す第１の実施
例と第３図に示す第２の実施例が異なるのは、I/O制御
回路３のほかにもうひとつI/O制御回路３′が設けら
れ、かつ選択回路17が設けられていることである。I/O
制御回路3,3′からリクエスト信号11,11′が出力される
と、DMA制御回路４は応答信号12,12′を出力する。選択
回路17は、図示しないデータ収集装置20から出力される
選択信号18により応答信号12,12′のうちのいずれか一
方を選択して、新たな応答信号19を出力する。これによ
って、選択信号18によって選択された応答信号19（12,1
2′）に同期してI/O制御回路3,3′のうちのいずれか一
方からデータバス６に出力されるデータを収集すること
ができる。
り、第１図に示す第１の実施例と同一部分には同一符号
を付してその説明を省略する。第１図に示す第１の実施
例と第３図に示す第２の実施例が異なるのは、I/O制御
回路３のほかにもうひとつI/O制御回路３′が設けら
れ、かつ選択回路17が設けられていることである。I/O
制御回路3,3′からリクエスト信号11,11′が出力される
と、DMA制御回路４は応答信号12,12′を出力する。選択
回路17は、図示しないデータ収集装置20から出力される
選択信号18により応答信号12,12′のうちのいずれか一
方を選択して、新たな応答信号19を出力する。これによ
って、選択信号18によって選択された応答信号19（12,1
2′）に同期してI/O制御回路3,3′のうちのいずれか一
方からデータバス６に出力されるデータを収集すること
ができる。
第４図は本発明の第３の実施例を示すブロック図であ
り、第１図に示す第１の実施例と同一部分には同一符号
を付してその説明を省略する。マイクロプロセッサ２は
I/O制御回路３からメモリ５へデータ転送が終わると、
メモリ５内のデータをチェックする。チェックの結果、
異常が発見された場合にはエラー信号30が同期回路７に
出力され、その後障害処理プログラムを実行する。一
方、図示しないトレースメモリは、常時同期回路７から
トレースデータバス14に出力されるデータを書き込んで
いる。トレースメモリが満杯になった場合には、再度ト
レースメモリの先頭番地から新しいデータを書き込む。
このような状態において、マイクロプロセッサ２が異常
を発見してエラー信号30を出力すると、同期回路７の動
作が停止し、それ以後のデータ収集が停止される。マイ
クロプロセッサ２がI/O制御回路３を再び起動して、メ
モリ５に別のデータを書き込む場合においても、トレー
スメモリにこのデータが書き込まれることはない。
り、第１図に示す第１の実施例と同一部分には同一符号
を付してその説明を省略する。マイクロプロセッサ２は
I/O制御回路３からメモリ５へデータ転送が終わると、
メモリ５内のデータをチェックする。チェックの結果、
異常が発見された場合にはエラー信号30が同期回路７に
出力され、その後障害処理プログラムを実行する。一
方、図示しないトレースメモリは、常時同期回路７から
トレースデータバス14に出力されるデータを書き込んで
いる。トレースメモリが満杯になった場合には、再度ト
レースメモリの先頭番地から新しいデータを書き込む。
このような状態において、マイクロプロセッサ２が異常
を発見してエラー信号30を出力すると、同期回路７の動
作が停止し、それ以後のデータ収集が停止される。マイ
クロプロセッサ２がI/O制御回路３を再び起動して、メ
モリ５に別のデータを書き込む場合においても、トレー
スメモリにこのデータが書き込まれることはない。
したがって、上記した第３の実施例によれば、端末装置
10に異常が発生した場合に限ってI/O制御回路３とメモ
リ５に出入りするデータを収集でき、異常原因の解析に
役立たせることが可能になる。
10に異常が発生した場合に限ってI/O制御回路３とメモ
リ５に出入りするデータを収集でき、異常原因の解析に
役立たせることが可能になる。
本発明によれば、データ収集に必要なハードウェアのう
ちトレースメモリ部分を本体装置の外に実装でき、本体
装置には同期回路だけを実装すればよいため、比較的小
型の端末装置に容易に実装することができる。さらに、
本発明によれば、端末装置のI/O制御回路が扱う端末装
置の外部からのデータを容易に収集することが可能にな
る。
ちトレースメモリ部分を本体装置の外に実装でき、本体
装置には同期回路だけを実装すればよいため、比較的小
型の端末装置に容易に実装することができる。さらに、
本発明によれば、端末装置のI/O制御回路が扱う端末装
置の外部からのデータを容易に収集することが可能にな
る。
第１図はこの発明の第１の実施例を示すブロック図、第
２図は第１図に示す第１の実施例の動作を説明するため
のタイムチャート、第３図はこの発明の第２の実施例を
示すブロック図、第４図はこの発明の第３の実施例を示
すブロック図である。 ２……マイクロプロセッサ、3,3′……I/O制御回路、４
……DMA制御回路、５……メモリ、６……データバス、
７……同期回路、10……端末装置、11……リクエスト信
号、12,12′,19……応答信号、13……メモリライト信
号、14……トレースデータバス、15……トレース要求信
号、16……書込終了信号、17……選択回路、18……選択
信号、20……データ収集装置、21……トレースメモリ、
22……データ表示装置、30……エラー信号。
２図は第１図に示す第１の実施例の動作を説明するため
のタイムチャート、第３図はこの発明の第２の実施例を
示すブロック図、第４図はこの発明の第３の実施例を示
すブロック図である。 ２……マイクロプロセッサ、3,3′……I/O制御回路、４
……DMA制御回路、５……メモリ、６……データバス、
７……同期回路、10……端末装置、11……リクエスト信
号、12,12′,19……応答信号、13……メモリライト信
号、14……トレースデータバス、15……トレース要求信
号、16……書込終了信号、17……選択回路、18……選択
信号、20……データ収集装置、21……トレースメモリ、
22……データ表示装置、30……エラー信号。
Claims (1)
- 【請求項１】端末装置の外部から送信されて来たデータ
を受信してリクエスト信号を出力し、さらに前記リクエ
スト信号に対する応答信号が入力されている間、前記受
信データをデータバスに出力するI/O制御回路と、I/O制
御回路から出力される前記リクエスト信号を受けて、前
記応答信号をI/O制御回路に出力し、さらにメモリライ
ト信号を出力するDMA制御回路と、DMA制御回路から出力
されるメモリライト信号を受けて、データバス上の受信
データを記憶するメモリと、これらの各部の動作を全体
として制御するマイクロプロセッサとを少なくとも備え
て構成される端末装置のデータ収集システムにおいて、 前記端末装置は、DMA制御回路から出力される前記応答
信号を受けて、データバス上の受信データをラッチし、
これと同時にトレース要求信号の出力を開始し、さらに
書込終了信号を受信したときトレース要求信号の出力を
停止する同期回路を備え、 さらに、前記端末装置に着脱自在に形成され、かつトレ
ースメモリを備えたデータ収集装置であって、前記トレ
ース要求信号を受信して前記同期回路にラッチされた受
信データを前記トレースメモリに記憶し、記憶終了後、
端末装置の同期回路に対して前記書込終了信号を出力す
るデータ収集装置と から構成されることを特徴とする端末装置のデータ収集
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128774A JPH0758475B2 (ja) | 1989-05-24 | 1989-05-24 | 端末装置のデータ収集システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128774A JPH0758475B2 (ja) | 1989-05-24 | 1989-05-24 | 端末装置のデータ収集システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02308345A JPH02308345A (ja) | 1990-12-21 |
| JPH0758475B2 true JPH0758475B2 (ja) | 1995-06-21 |
Family
ID=14993138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128774A Expired - Lifetime JPH0758475B2 (ja) | 1989-05-24 | 1989-05-24 | 端末装置のデータ収集システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758475B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003006003A (ja) * | 2001-06-18 | 2003-01-10 | Mitsubishi Electric Corp | Ｄｍａコントローラおよび半導体集積回路 |
| US6920586B1 (en) * | 2004-01-23 | 2005-07-19 | Freescale Semiconductor, Inc. | Real-time debug support for a DMA device and method thereof |
| JP2009110284A (ja) * | 2007-10-30 | 2009-05-21 | Fujitsu Ltd | 信号処理装置、カード型デバイス及び障害再現方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100236A (ja) * | 1983-11-04 | 1985-06-04 | Nec Corp | 状態履歴記憶方式 |
| JPS63298538A (ja) * | 1987-05-29 | 1988-12-06 | Nec Corp | 障害デ−タトレ−スカ−ド |
-
1989
- 1989-05-24 JP JP1128774A patent/JPH0758475B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02308345A (ja) | 1990-12-21 |
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