JP2003006003A - Ｄｍａコントローラおよび半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＭＡ要求元の割り当てが妥当かどうか、Ｄ
ＭＡ要求間隔に不具合があるか否かを見極めるのが大変
困難であった。 【解決手段】 ＤＭＡコントローラ５は、複数のチャネ
ル２に予め割り当てられた優先順位にしたがって複数の
チャネル２を介して受け付けた複数のＤＭＡ要求信号１
の中からいずれか一つのＤＭＡ要求信号を選択して複数
のチャネル２間の調停を行う調停回路を備えた制御部３
と、選択したＤＭＡ要求に関するトレースデータ１１を
格納するためのトレースバッファ４とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＣＰＵなどの機
能モジュールを搭載した半導体集積回路においてプログ
ラムやシステムのデバッグを補助するためにトレースデ
ータを格納するトレースバッファを備えたＤＭＡコント
ローラおよび該ＤＭＡコントローラを備えた半導体集積
回路に関するものである。

【０００２】

【従来の技術】従来、ＣＰＵなどの機能モジュールやＤ
ＭＡコントローラを備えた半導体集積回路においてプロ
グラムやシステムのデバッグを補助するために、機能モ
ジュールやＤＭＡコントローラが接続されているバスを
介して伝送されるアドレスやデータをトレースする方法
が用いられている。

【０００３】図２０は特開平２−３０８３４５号公開公
報に開示されたそのような従来のトレース方法の一例を
実現する端末装置およびデータ収集装置の構成を示すブ
ロック図である。図において、８０はマイクロプロセッ
サであり、８１はＩ／Ｏ制御回路であり、８２はＤＭＡ
コントローラであり、８３はメモリであり、８４はデー
タバスであり、８５は同期回路である。端末装置は、マ
イクロプロセッサ８０、Ｉ／Ｏ制御回路８１、ＤＭＡコ
ントローラ８２、メモリ８３、データバス８４、および
同期回路８５から構成される。また、８６はトレースメ
モリであり、８７はデータ表示装置である。端末装置か
らトレースデータを収集するデータ収集装置は、トレー
スメモリ８６とデータ表示装置８７とから構成される。

【０００４】次に動作について説明する。Ｉ／Ｏ制御回
路８１は入力されたデータに対するデータ転送要求をマ
イクロプロセッサ８０から受け取ると、リクエスト信号
８８をＤＭＡコントローラ８２へ出力する。ＤＭＡコン
トローラ８２は、リクエスト信号８８を受けて、マイク
ロプロセッサ８０によってデータバス８４が使用されて
いないことを確認した後、応答信号８９をＩ／Ｏ制御回
路８１および同期回路８５へ出力し、これと同時にメモ
リ８３に対してメモリライト信号９０を出力する。Ｉ／
Ｏ制御回路８１は応答信号８９が入力されている間、メ
モリ８３に対して転送するデータをデータバス８４へ出
力する。同期回路８５は、応答信号８９の立ち下がりに
応答してデータバス８４上のデータをラッチし、これと
同時にトレース要求信号９１をデータ収集装置のトレー
スメモリ８６へ出力し且つラッチしたデータをトレース
データバス９２へ出力する。トレースメモリ８６は、ト
レース要求信号９１に応答して、トレースデータバス９
２上のデータを自身に書き込む。この書き込みが終了す
ると、トレースメモリ８６は書き込み終了信号９３を同
期回路８５へ出力し、同期回路８５はこの書き込み終了
信号９３に応答してトレース要求信号９１の出力を停止
する。端末装置およびデータ収集装置は、このような一
連の動作を繰り返すことにより、メモリ８３に記憶され
るデータを収集することができる。そして、収集された
データはデータ表示装置８７において表示される。

【０００５】

【発明が解決しようとする課題】従来のトレース方法は
以上のように構成されているので、トレースしたデータ
の中にＣＰＵアクセスに関するものを含めないように制
御することは可能であるが、通常他のバスマスタの転送
に関するものが含まれる上、アドレスバス、データしか
抽出することができず、ＤＭＡコントローラだけに関す
るトレースデータを抽出することが困難であるという課
題があった。

【０００６】また、図２０に示すようなトレース方法に
よれば、ＤＭＡコントローラ８２に関するトレースデー
タを抽出することは可能であるが、ＤＭＡコントローラ
８２が多数のチャネルを持つ場合、チャネル遷移に関す
る情報をトレースすることは困難であるので、ＤＭＡ要
求元の割り当てがシステムレベルで妥当かどうか、ＤＭ
Ａ要求間隔に不具合があるか否かを見極めるのが大変困
難であるという課題があった。

【０００７】この発明は上記のような課題を解決するた
めになされたもので、ＤＭＡコントローラだけに関する
トレースデータを抽出することを可能にし、さらに、Ｄ
ＭＡコントローラのチャネル毎の情報のトレースを可能
にすることにより、システムレベルでのデバッグを強力
にサポートするＤＭＡコントローラおよび該コントロー
ラを含む半導体集積回路を得ることを目的とする。

【０００８】

【課題を解決するための手段】この発明に係るＤＭＡコ
ントローラは、複数のチャネルに予め割り当てられた優
先順位にしたがい複数のチャネルを介して受け付けた複
数のＤＭＡ要求の中から調停手段により選択されたＤＭ
Ａ要求に関するトレースデータを格納するためのトレー
スバッファ手段を備えたものである。

【０００９】この発明に係るＤＭＡコントローラは、調
停手段により選択されたＤＭＡ要求に関するトレースデ
ータのトレースバッファ手段への書き込みを許可するか
または禁止する書き込み制御手段を備えたものである。

【００１０】この発明に係るＤＭＡコントローラは、書
き込み制御手段が、トレースバッファ手段への書き込み
を制御するためのレジスタの内容にしたがいトレースバ
ッファ手段への書き込みを許可するかまたは禁止するも
のである。

【００１１】この発明に係るＤＭＡコントローラは、書
き込み制御手段が、外部に設けられたデバッグインタフ
ェース回路からの制御信号にしたがい調停手段により選
択されたＤＭＡ要求に関するトレースデータのトレース
バッファ手段への書き込みを許可するかまたは禁止する
ものである。

【００１２】この発明に係るＤＭＡコントローラは、調
停手段により選択されたＤＭＡ要求に関するトレースデ
ータのトレースバッファ手段への書き込みを所定のトリ
ガ条件が成立した際にトリガするトリガ手段を備えたも
のである。

【００１３】この発明に係るＤＭＡコントローラは、ト
リガ手段が、複数のトリガ条件のなかからいずれか一つ
を選択し、選択したトリガ条件が成立した際にトレース
バッファ手段への書き込みをトリガするものである。

【００１４】この発明に係るＤＭＡコントローラは、ト
レースバッファ手段が満杯である場合に、調停手段によ
り選択されたＤＭＡ要求に関するトレースデータのトレ
ースバッファ手段への書き込みを停止またはＤＭＡ転送
を停止またはこれらいずれかの手段を選択できるもので
ある。

【００１５】この発明に係るＤＭＡコントローラは、ト
レースバッファ手段は外部に設けられたＣＰＵなどの機
能モジュールのアドレス空間の一部にマッピングされて
いるものである。

【００１６】この発明に係るＤＭＡコントローラは、制
御端子を介して外部から印加される読み出し要求信号に
したがいトレースバッファ手段からトレースデータを読
み出して外部へ出力するものである。

【００１７】この発明に係るＤＭＡコントローラは、外
部に設けられたデバッグインタフェース回路からの読み
出し要求信号にしたがいトレースバッファ手段からトレ
ースデータを読み出してデバッグインタフェース回路へ
出力するものである。

【００１８】この発明に係る半導体集積回路は、複数の
チャネルに予め割り当てられた優先順位にしたがい複数
のチャネルを介して受け付けた複数のＤＭＡ要求の中か
ら調停手段により選択されたＤＭＡ要求に関するトレー
スデータを格納するためのトレースバッファ手段を含む
ＤＭＡコントローラと、バスの使用の権利についてＣＰ
Ｕなどの機能モジュールとＤＭＡコントローラとの間の
調停を行うバス制御手段と、入力されるコマンドにした
がい機能モジュールまたはＤＭＡコントローラにアクセ
スするアクセス機能およびデバッグ機能を有しているデ
バッグインタフェース回路とを備えたものである。

【００１９】この発明に係る半導体集積回路は、ＤＭＡ
コントローラが、調停手段により選択されたＤＭＡ要求
に関するトレースデータのトレースバッファ手段への書
き込みを許可するかまたは禁止する書き込み制御手段を
備えたものである。

【００２０】この発明に係る半導体集積回路は、書き込
み制御手段が、機能モジュールにより内容が変更可能で
あってトレースバッファ手段への書き込みを制御するた
めのレジスタを備えており、該レジスタの内容にしたが
いトレースバッファ手段への書き込みを許可するかまた
は禁止するものである。

【００２１】この発明に係る半導体集積回路は、書き込
み制御手段が、外部端子を介して印加される制御信号に
したがいトレースバッファ手段への書き込みを許可する
かまたは禁止するものである。

【００２２】この発明に係る半導体集積回路は、書き込
み制御手段が、デバッグインタフェース回路からの制御
信号にしたがい調停手段により選択されたＤＭＡ要求に
関するトレースデータのトレースバッファ手段への書き
込みを許可するかまたは禁止するものである。

【００２３】この発明に係る半導体集積回路は、ＤＭＡ
コントローラが、調停手段により選択されたＤＭＡ要求
に関するトレースデータのトレースバッファ手段への書
き込みを所定のトリガ条件が成立した際にトリガするト
リガ手段を備えたものである。

【００２４】この発明に係る半導体集積回路は、トリガ
手段が、複数のトリガ条件のなかからいずれか一つを選
択し、選択したトリガ条件が成立した際にトレースバッ
ファ手段への書き込みをトリガするものである。

【００２５】この発明に係る半導体集積回路は、トレー
スバッファ手段が満杯である場合に、調停手段により選
択されたＤＭＡ要求に関するトレースデータのトレース
バッファ手段への書き込みを停止またはＤＭＡ転送を停
止またはこれらいずれかの手段を選択できるものであ
る。

【００２６】この発明に係る半導体集積回路は、トレー
スバッファ手段が機能モジュールのアドレス空間の一部
にマッピングされているものである。

【００２７】この発明に係る半導体集積回路は、ＤＭＡ
コントローラが、デバッグインタフェース回路からの読
み出し要求信号にしたがいトレースバッファ手段からト
レースデータを読み出してデバッグインタフェース回路
へ出力し、デバッグインタフェースから外部のデバッガ
へ出力するものである。

【００２８】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＤ
ＭＡコントローラおよび該ＤＭＡコントローラを含む半
導体集積回路の構成を示すブロック図である。図におい
て、１はＤＭＡコントローラ５に入力されるＤＭＡ要求
信号であり、２はＤＭＡコントローラ５のチャネルであ
り、３はＤＭＡコントローラ５を制御するとともに、バ
ス８との入出力インタフェースを兼ねる制御部であり、
４はトレースバッファ（トレースバッファ手段）であ
り、６はＤＭＡコントローラ５の制御部３に接続されて
おり、バス８に接続されたＣＰＵなどの機能モジュール
７、ＤＭＡコントローラ５などの間でバス８の使用の権
利について調停を行うバス制御部であり、９はＤＭＡコ
ントローラ５からバス制御部６へ送信される制御信号で
あり、１４はバス制御部６からＤＭＡコントローラ５へ
送信されるＤＭＡ転送の許可信号であり、１０はＤＭＡ
コントローラ５の制御部３からトレースバッファ４ヘ出
力される書き込み要求信号であり、１１はＤＭＡコント
ローラ５からトレースバッファ４ヘ出力される、選択さ
れたチャネル番号、そのチャネル番号に関する転送元、
転送先のアドレス、ＤＭＡ要求信号の状態、ＤＭＡ要求
要因データ、転送データ数データなどのトレースデータ
であり、１２はトレースバッファ４から読み出されるト
レースデータであり、１３は各チャネル２と制御部３と
の間を送信されるインタフェース信号である。

【００２９】図２はＤＭＡコントローラ５の各チャネル
２および制御部３の構成を示すブロック図である。図に
おいて、２１は複数（例えば３１）のＤＭＡ要求信号１
を検出するための入力センス部であり、２２は入力セン
ス部２１のそれぞれＤＭＡ要求を示す複数の出力からい
ずれか一つを選択して出力するセレクタであり、２３は
各ＤＭＡ要求信号１の状態を保持するフリップフロップ
であり、２４は転送元、転送先のアドレスが格納される
アドレスレジスタであり、２５は転送データ数が格納さ
れるバイトカウントレジスタであり、２６はＤＭＡコン
トローラ５を制御するための情報が格納されるＤＭＡ制
御レジスタであり、２６１はＤＭＡ制御レジスタ２６中
に設けられ、入力センス部２１のセンス条件を指定する
値が格納されるフィールドであり、２６２はＤＭＡ制御
レジスタ２６中に設けられ、セレクタ２２のＤＭＡ要求
要因の選択を指定する値が格納されるフィールドであ
る。各チャネル２はフィールド２６２の値をＤＭＡ要求
要因データとして制御部３へ出力する。また、２７はＤ
ＭＡ転送が許可されている場合に１がセットされる１ビ
ットのＤＭＡ転送許可レジスタである。

【００３０】さらに、３１は複数のチャネル２からのＤ
ＭＡ要求から１つのチャネルのＤＭＡ要求を選択すべく
複数のチャネル間の調停を行う調停回路（調停手段）で
あり、３２は調停回路３１によって選択されたチャネル
番号であり、３３は調停回路３１から送出されるチャネ
ル番号にしたがい複数のチャネル２から送出されたそれ
ぞれ転送元、転送先のアドレスを示す複数のアドレスデ
ータから１つのアドレスデータを選択するアドレスセレ
クタであり、３４はアドレスセレクタ３３によって選択
されたアドレスデータであり、３５は調停回路３１から
送出されるチャネル番号にしたがい複数のチャネル２か
ら送出される複数の転送データ数データから１つの転送
データ数データを選択するバイトカウントセレクタであ
り、３６はバイトカウントセレクタ３５によって選択さ
れた転送データ数データを示すバイトカウントであり、
３７は調停回路３１から送出されるチャネル番号にした
がい複数のチャネル２から送出される複数のＤＭＡ要求
要因データから１つのＤＭＡ要求要因データを選択する
ＤＭＡ要求要因セレクタであり、３８はＤＭＡ要求要因
セレクタ３７によって選択されたＤＭＡ要求要因データ
であり、３９は調停回路３１から送出されるチャネル番
号にしたがい複数のチャネル２から送出される複数のＤ
ＭＡ要求信号値セットから１つのＤＭＡ要求信号値セッ
トを選択するＤＭＡ要求信号値セレクタであり、４０は
ＤＭＡ要求信号値セレクタ３９によって選択されたＤＭ
Ａ要求信号値セットである。なお、デバッグ時にＤＭＡ
要求信号が正しく入力されているか否かを確認するため
に、各チャネルは、入力されたすべてのＤＭＡ要求信号
値を制御部３のＤＭＡ要求信号値セレクタ３９へ出力す
る。

【００３１】図３はＤＭＡ制御レジスタ２６の一例の構
成を示す図である。図３に示すＤＭＡ制御レジスタ２６
は３２ビットのレジスタであり、図に示すようなフイー
ルドを含んでいる。ＤＲＥＱは、ＤＭＡ要求フィールド
であり、ＤＭＡ要求信号を認識した場合に１がセットさ
れ、転送が始まると０クリアされる。ＭＤＳＥＬは、Ｄ
ＭＡ転送モード選択フィールドであり、１にセットされ
ている場合、１データ転送毎にバス権を離すサイクルス
チールモードが選択され、０にセットされている場合、
１オペランド転送間はバス権を取得したままになるバス
権連続取得モードが選択される。ＯＰＳＥＬは１オペラ
ンド転送データ数選択フィールドであり、１回のＤＭＡ
要求で転送するデータ数を示している。ＳＡＭＯＤはソ
ースアドレッシングモード選択フィールドであり、転送
元（ソース）のアドレッシングモードを選択する。ＤＡ
ＭＯＤはデスティネーションアドレッシングモード選択
フィールドであり、転送先（デスティネーション）のア
ドレッシングモードを選択する。ＤＳＥはＤＭＡ要求入
力センスモード選択フィールドであり、図２の入力セン
ス部２１のセンスモードを選択する。これは、図２のＤ
ＭＡ制御レジスタ２６のフィールド２６１に相当する。
また、ＲＥＱＳＥＬはＤＭＡ要求要因選択フィールドで
あり、図２のセレクタ２２のＤＭＡ要求要因の選択を指
定する値を格納している。これは、図２のＤＭＡ制御レ
ジスタ２６のフィールド２６２に相当する。

【００３２】次に動作について説明する。ＤＭＡコント
ローラ５は、ＤＭＡコントローラ５が含まれる半導体集
積回路の外部端子や内部のタイマー、シリアルＩ／Ｏな
どから送信されるＤＭＡ要求信号に応答し、ＣＰＵなど
の機能モジュール７を介さずに直接データの転送を行う
ことができる。ＤＭＡコントローラ５は複数のチャネル
２を持ち、チャネル毎に複数のＤＭＡ要求信号１を受け
付けることができ、転送元、転送先のアドレス、転送デ
ータ数、ＤＭＡ要求要因選択、アドレッシングモードな
どの指定が可能である。

【００３３】ＤＭＡコントローラ５の各チャネル２は、
独立して動作しており、ＤＭＡ要求信号１を受けて制御
部３に対しＤＭＡ転送のリクエストを出力する。外部端
子や内部のタイマー、シリアルＩ／ＯなどからＤＭＡ要
求信号１が各チャネル２に入力されると、各チャネル２
の入力センス部２１はそのＤＭＡ要求信号１を検出す
る。この際、入力センス部２１は、ＤＭＡ制御レジスタ
２６のＤＭＡ要求入力センスモード選択フィールド２６
１に格納されている値に応じて、立ち上がリエッジセン
ス、Ｈレベルセンス、立ち下がりエッジセンス、Ｌレべ
ルセンスのいずれかのモードで入力されたＤＭＡ要求信
号１を検出する。さらに、セレクタ２２は、ＤＭＡ制御
レジスタ２６のＤＭＡ要求要因選択フィールド２６２に
格納されている値に応じて、入力センス部２１により検
出された複数のＤＭＡ要求信号１のなかから１つを選択
し、選択したＤＭＡ要求信号１を制御部３の調停回路３
１へ送出する。

【００３４】また、各チャネル２において、アドレスレ
ジスタ２４は転送元、転送先のアドレスを格納してお
り、この１組の転送元、転送先のアドレスを示すアドレ
スデータを制御部３のアドレスセレクタ３３へ送出す
る。アドレスレジスタ２４の内容はＤＭＡ転送を行うご
とに更新される。バイトカウントレジスタ２５は転送デ
ータ数を格納しており、この転送データ数データを制御
部３のバイトカウントセレクタ３５へ送出する。バイト
カウントレジスタ２５の内容は、データ転送を行うごと
にデクリメントされる。ＤＭＡ制御レジスタ２６は、Ｄ
ＭＡ要求要因選択フィールド２６２に格納されている値
すなわちＤＭＡ要求要因データをＤＭＡ要求要因セレク
タ３７へ送出する。また、複数のフリップフロップ２３
はチャネル２に入力されたすべてのＤＭＡ要求信号１の
状態を保持しており、それらの値をＤＭＡ要求信号値セ
レクタ３９へ送出する。

【００３５】調停回路３１は、複数のチャネル２に予め
割り当てられた優先順位にしたがい複数のチャネル２か
ら送信される複数のＤＭＡ要求信号１からいずれか１つ
のチャネルのＤＭＡ要求信号１を選択する。すなわち、
調停回路３１は複数のチャネル間の調停を行い、選択し
たチャネルのチャネル番号３２を出力する。アドレスセ
レクタ３３は、調停回路３１から送出されるチャネル番
号３２にしたがい複数のチャネル２から送出される複数
のアドレスデータから選択されたチャネルのアドレスデ
ータ３４すなわち転送元、転送先のアドレスを選択して
トレースバッファ４へ送出する。バイトカウントセレク
タ３５は、調停回路３１から送出されるチャネル番号３
２にしたがい複数のチャネル２から送出される複数の転
送データ数データから１つの転送データ数データ３６を
選択してトレースバッファ４へ送出する。ＤＭＡ要求要
因セレクタ３７は、調停回路３１から送出されるチャネ
ル番号３２にしたがい複数のチャネル２から送出される
複数のＤＭＡ要求要因データから１つのＤＭＡ要求要因
データ３８を選択してトレースバッファ４へ送出する。
ＤＭＡ要求信号値セレクタ３９は、調停回路３１から送
出されるチャネル番号３２にしたがい選択されたチャネ
ルからのＤＭＡ要求信号値セット４０を選択してトレー
スバッファ４へ送出する。

【００３６】このようにして、制御部３は、ＤＭＡ要求
に関して複数のチャネル２間の調停を行い、１つのチャ
ネルを選択する。そして、制御部３はＤＭＡ転送の開始
を指示する制御信号９をバス制御部６へ出力する。バス
制御部６からＤＭＡ転送の許可信号１４を受け取ると、
ＤＭＡコントローラ５は選択したチャネル２の設定にし
たがいＤＭＡ転送を開始する。さらに、制御部３は、選
択されたチャネル番号３２、チャネル番号３２により指
定されるチャネルの転送元、転送先のアドレスデータ３
４、転送データ数データ３６、ＤＭＡ要求要因データ３
８、ＤＭＡ要求信号値セット４０を少なくとも含むトレ
ースデータ１１をトレースバッファ４へ出力し、トレー
スバッファ４は、同様に制御部３から出力される書き込
み要求信号１０に応答して受け取ったトレースデータ１
１を自身に書き込む。

【００３７】図４はＤＭＡ転送におけるトレースバッフ
ァ４へのトレースデータ格納を示す図である。図に示す
例では、４回のＤＭＡ転送が断続的に行われている。な
お、４回のＤＭＡ転送間に「アイドル」と示されている
間は、ＤＭＡ転送が停止されており、機能モジュール７
など他のバスマスタがバス８を使用している。１回目の
ＤＭＡ転送が開始されると、ＤＭＡコントローラ５は、
選択されたチャネル番号３２、チャネル番号３２により
指定されるチャネルの転送元、転送先のアドレスデータ
３４、転送データ数データ３６、ＤＭＡ要求要因データ
３８、ＤＭＡ要求信号値セット４０を少なくとも含むト
レースデータ１１をトレースバッファ４に書き込む。２
回目のＤＭＡ転送の開始時には、ＤＭＡコントローラ５
は選択したチャネルに関するトレースデータ１１をトレ
ースバッファ４の次の領域に書き込む。３回目、４回目
のＤＭＡ転送の開始時にも、ＤＭＡコントローラ５は同
様に選択したチャネルに関するトレースデータ１１をト
レースバッファ４に書き込む。

【００３８】図５はこの発明の実施の形態１によるＤＭ
Ａコントローラ５のトレースバッファ４の一例の構成を
示すブロック図であり、図において、４１は制御部３か
らの書き込み要求信号１０を更新フラグとして受け取
り、書き込み要求信号１０を受け取る度に１インクリメ
ントするポインタであり、４２はポインタ４１がオーバ
ーフローした際にすなわちトレースバッファ４が満杯に
なった際に図１の制御部３へ出力するオーバーフローフ
ラグであり、４３−１〜４３−ｎはそれぞれ１回の書き
込み要求で制御部３から送出されるトレースデータ１１
が書き込まれるレジスタであり、４４はポインタ４１の
出力をデコードしポインタ４１が指定するレジスタ４３
−ｉ（ｉ＝１〜ｎ）へ書き込み要求信号を出力するデコ
ーダである。

【００３９】図６はトレースバッファ４がオーバーフロ
ーした以降にトレースバッファ４へトレースデータ１１
を書き込み続ける場合を示すタイミングチャートであ
り、図７はトレースバッファ４がオーバーフローした時
にトレースバッファ４へのトレースデータ１１の書き込
みを停止する場合を示すタイミングチャートである。

【００４０】ポインタ４１は、次にトレースデータ１１
が書き込まれるレジスタ４３−ｉを特定するカウンタで
あり、その値は更新フラグを受信する度に０から順にイ
ンクリメントする。ポインタ４１は、図１に示す制御部
３から出力されるトレースバッファ４ヘの書き込み要求
信号１０を更新フラグとして受信する。トレースバッフ
ァ４は、書き込み要求毎にトレースデータ１１が書き込
まれる複数のレジスタ４３−１〜４３−ｎを有してい
る。したがって、トレースバッファ４が８個のレジスタ
を有している場合にはポインタ４１は３ビットカウンタ
であり、トレースバッファ４が１６個のレジスタを有し
ている場合にはポインタ４１は４ビットカウンタであ
る。

【００４１】デコーダ４４は、ポインタ４１が出力する
値をデコードし、ポインタ４１が指定するレジスタ４３
−ｉ（ｉ＝１〜ｎ）へ書き込み要求信号を出力する。書
き込み要求信号を受け取ったレジスタ４３−ｉは、これ
に応答して、制御部３から送られたトレースデータ１１
を自身に格納する。ポインタ４１は、制御部３から書き
込み要求信号１０が入力される度にインクリメントして
いくが、その値がオーバーフローした場合、オーバーフ
ローフラグ４２を１にセットして制御部３へ送出し再び
０に戻る。ＤＭＡコントローラ５は、トレースバッファ
４のポインタ４１がオーバーフローした場合の処理とし
て、そのまま継続してトレースデータ１１をトレースバ
ッファ４に書き込む第１のモードと、トレースデータ１
１のトレースバッファ４への書き込みを停止するがＤＭ
Ａ転送を停止せずに続行する第２のモードと、トレース
データ１１のトレースバッファ４への書き込みを停止す
るとともにＤＭＡ転送も停止する第３のモードとを有し
ている。第１のモードでは、図６に示すように、ポイン
タ４１は再び０に戻され、トレースデータ１１が既に書
き込まれている複数のレジスタ４３−１〜４３−ｎにト
レースデータ１１が順に上書きされる。第２のモードで
は、トレースバッファ４は、オーバーフローフラグ４２
が立つと制御部３から送出されるトレースデータ１１を
レジスタ４３−１〜４３−ｎに書き込まないように制御
する。例えば、オーバーフローフラグ４２はデコーダ４
４に入力され、デコーダ４４はオーバーフローフラグ４
２が１の間はトレースバッファ４のいかなるレジスタに
も書き込み要求信号を出力しないように構成される。し
たがって、ＤＭＡ転送は継続して実施されるがトレース
バッファ４は上書きされることはない。他方、第３のモ
ードでは、ＤＭＡコントローラ５の制御部３は、オーバ
ーフローフラグ４２にしたがい、すべてのチャネル２の
ＤＭＡ転送許可レジスタ２７（図２参照）を０クリアす
る。ＤＭＡ許可ビットがクリアされると、ＤＭＡコント
ローラ５はすべてのチャネル２についてその後のＤＭＡ
転送を起動できない。したがって、ＤＭＡ転送は停止さ
れトレースバッファ４は上書きされることはない。な
お、ＤＭＡコントローラ５の制御部３は、オーバーフロ
ーフラグ４２が立つと、トレースおよびＤＭＡ転送若し
くはトレースのみが停止されたことを割り込み信号のア
サー卜によって機能モジュール７に通知する。

【００４２】ＤＭＡコントローラ５は、トレースバッフ
ァ４がオーバーフロー時にトレースデータの書き込みを
停止することができるので、上書きによって既に書き込
まれたトレースデータが消去されることを防止できる。
これらはすべてデバッグ効率の向上に繋がる。また、上
記第１および第２のモードを切り替えることができるの
で、テバッグ時にこれらのモードを切り替えつつ不具合
が発生している範囲を狭めていき不具合の発生している
場所を特定することが可能である。なお、図５に示すよ
うな構成を有するトレースバッファ４はリングバッファ
と呼ばれている。

【００４３】トレースバッファ４の構成は図５に示した
ものに限定されない。図８はトレースバッファ４の他の
例を示すブロック図である。図８に示すトレースバッフ
ァ４はＦＩＦＯ型バッファである。図において、４５−
１〜４５−ｎはそれぞれ制御部３からの書き込み要求信
号１０に応答して、既に格納していたトレースデータを
次段のレジスタへ転送するととも、入力されたトレース
データ１１を格納するレジスタであり、４６はオーバー
フローフラグである。トレースバッファ４を構成する複
数のレジスタ４５−１〜４５−ｎは、図８に示すよう
に、シフトレジスタのような構成を有している。

【００４４】制御部３からのトレースバッファ４ヘの書
き込み要求信号１０は、ＦＩＦＯ型のトレースバッファ
４の各レジスタに印加される。新たな書き込みが発生す
る度に、書き込まれるトレースデータ１１はトレースバ
ッファ４の先頭のレジスタ４５−１に入力され、各レジ
スタ４５−ｉ（ｉ＝１〜ｎ−１）の内容は次段のレジス
タ４５−（ｉ＋１）へシフトする。そして、最終段のレ
ジスタ４５−ｎに有効なトレースデータが格納されてい
る場合にすなわちトレースバッファ４が満杯になってい
る場合に新たな書き込みが発生すると、トレースバッフ
ァ４はオーバーフローフラグ４６を１にセットする。図
５に示す上記のリングバッファの場合と同様に、ＤＭＡ
コントローラ５は、オーバーフローフラグ４６が立った
場合の処理として、そのまま継続してトレースデータを
トレースバッファ４に書き込む第１のモードと、トレー
スデータのトレースバッファ４への書き込みを停止する
第２のモードを有している。第１のモードでは、各レジ
スタ４５−ｉ（ｉ＝１〜ｎ−１）の内容は次段のレジス
タ４５−（ｉ＋１）へシフトし、入力されたトレースデ
ータ１１は先頭のレジスタ４５−１に書き込まれる。他
方、第２のモードでは、ＤＭＡコントローラ５の制御部
３は、オーバーフローフラグ４６にしたがい、すべての
チャネル２のＤＭＡ転送許可レジスタ２７（図２参照）
を０クリアする。ＤＭＡ許可ビットがクリアされると、
ＤＭＡコントローラ５はすべてのチャネル２についてそ
の後のＤＭＡ転送を起動できない。したがって、トレー
スバッファ４は上書きされることはない。なお、第２の
モードにおいて、トレースデータの書き込みのみを停止
してＤＭＡ転送を継続して実施するようにしてもよい。
例えば、オーバーフローフラグ４６が１の間は制御部３
から入力される書き込み要求信号１０の各レジスタへの
送信を停止するスイッチが設けられる。ＤＭＡコントロ
ーラ５の制御部３は、オーバーフローフラグ４６が立つ
と、トレースおよびＤＭＡ転送若しくはトレースのみが
停止されたことを割り込み信号のアサー卜によって機能
モジュール７に通知する。

【００４５】したがって、この場合においても、ＤＭＡ
コントローラ５は、トレースバッファ４がオーバーフロ
ー時にトレースデータの書き込みを停止することができ
るので、上書きによって既に書き込まれたトレースデー
タが消去されることを防止できる。これらはすべてデバ
ッグ効率の向上に繋がる。また、上記第１および第２の
モードを切り替えることができるので、テバッグ時にこ
れらのモードを切り替えつつ不具合が発生している範囲
を狭めていき不具合の発生している場所を特定すること
が可能である。さらに、トレースバッファ４はシフトレ
ジスタのような構成を有しているので、各々のレジスタ
の制御が不要で制御が簡単になり回路規模を小さくでき
る。

【００４６】好ましくは、トレースバッファ４はＣＰＵ
などの機能モジュール７のアドレス空間の一部にマッピ
ングされる。この場合、機能モジュール７はトレースバ
ッファ４に格納されている任意のトレースデータを読み
出すことができるので、特別な装置を設けることなく、
ソフトウェアを介してトレースデータの解析を行うこと
ができるデバッグシステムを簡単に構築できる。

【００４７】例えば、機能モジュール７が３２ビットＣ
ＰＵである場合、図９に示すような０ｘ０００００００
０から０ｘｆｆｆｆｆｆｆｆまでの論理アドレス空間を
持つ。この論理アドレス空間は、図９に示すように、各
チャネル２のＤＭＡ転送許可レジスタ２７、アドレスレ
ジスタ２４、バイトカウントレジスタ２５、ＤＭＡ制御
レジスタ２６、および、トレースバッファ４に含まれる
複数のレジスタがマッピングされているＤＭＡ転送制御
用アドレス空間を含んでいる。

【００４８】したがって、機能モジュール７は各チャネ
ルに関するＤＭＡ転送の設定を容易に行うことができ
る。また、機能モジュール７は、ＤＭＡコントローラ５
のトレースバッファ４に格納されている任意のトレース
データをバス８を介して読み出すことができる。

【００４９】以上のように、この実施の形態１によれ
ば、ＤＭＡコントローラ５は、複数のチャネル２を介し
て受け付けた複数のＤＭＡ要求信号１から複数のチャネ
ル２に予め割り当てられた優先順位にしたがっていずれ
か一つのＤＭＡ要求信号を選択して複数のチャネル２間
の調停を行う調停回路３１を含む制御部３と、調停回路
３１により選択されたＤＭＡ要求に関するチャネル番号
３２、チャネル番号３２により指定されるチャネルの転
送元、転送先のアドレスデータ３４、転送データ数デー
タ３６、ＤＭＡ要求要因データ３８、ＤＭＡ要求信号値
セット４０を少なくとも含むトレースデータ１１を格納
するためのトレースバッファ４とを備えたので、意図し
ないＤＭＡ転送が起動されていないか、複数のチャネル
２への優先順位の割り当ては妥当か、間違ったアドレッ
シングをしていないか、ＤＭＡ転送に間違いはないかと
いった確認を容易に行うことができ、プログラムのデバ
ッグを容易にできる効果がある。また、ＤＭＡコントロ
ーラ５を含む半導体集積回路にいて、トレースバッファ
４が機能モジュール７のアドレス空間の一部にマッピン
グされた場合、機能モジュール７はトレースバッファ４
に格納されている任意のトレースデータを読み出すこと
ができるので、特別な装置を設けることなく、ソフトウ
ェアを介してトレースデータの解析を行うことができる
デバッグシステムを簡単に構築できる。

【００５０】また、複数のチャネル２に予め割り当てら
れた優先順位が固定であり、ｎ１バイト／秒の転送レー
トが必要な要求、ｎ２バイト／秒の転送レートが必要で
リアルタイム性能が要求される要求、ｎ３バイト／秒の
転送レートが必要であるがリアルタイム性能は要求され
ない要求が混在するシステムにおいて、どのチャネルに
どのＤＭＡ要求要因を割り当てれば最もよいパフォーマ
ンスを得られるかを調べる上でもこの実施の形態１によ
るＤＭＡコントローラ５は有効である。

【００５１】実施の形態２．図１０はこの発明の実施の
形態２によるＤＭＡコントローラおよび該ＤＭＡコント
ローラを含む半導体集積回路の構成を示すブロック図で
ある。この実施の形態２によるＤＭＡコントローラ５
は、図１に示す上記実施の形態１による構成に加えて、
トレースデータ１１のトレースバッファ４への書き込み
を許可するかまたは禁止する書き込み制御機能を備えて
いる。

【００５２】図１０において、図１と同一の符号は上記
実施の形態１によるＤＭＡコントローラ５のものと同一
の構成要素を示しており、以下ではその説明を省略す
る。また、４７はバス８に接続されており、バス８を介
して印加されるトレースバッファ４への書き込みを許可
するかまたは禁止する第１のトレース制御信号４８の値
が書き込まれるレジスタであり、４９はこの実施の形態
２による半導体集積回路のチップに設けられ外部から第
２のトレース制御信号５０が印加される外部端子５１に
接続された第１の制御端子であり、５２は半導体集積回
路に含まれるデバッグインタフェース回路５３に接続さ
れデバッグインタフェース回路５３から出力される第３
のトレース制御信号５４が印加される第２の制御端子で
あり、５５はレジスタ４７の出力端子と、第１および第
２の制御端子４９，５２とに接続された３つの入力端子
を有しており、３つの入力すなわち第１から第３のトレ
ース制御信号４８，５０，５４の論理和を演算するＯＲ
ゲートであり、５６はＯＲゲート５５の出力と制御部３
から出力される書き込み要求信号１０との論理積を演算
するＡＮＤゲートである。なお、図１０において、図１
に示す複数のチャネル２は図示されていない。また、Ｄ
ＭＡコントローラ５の書き込み制御手段は、レジスタ４
７、第１および第２の制御端子４９，５２、ＯＲゲート
５５、ならびに、ＡＮＤゲート５６により実現される。

【００５３】また、デバッグインタフェース回路５３
は、図１０に示すように、ＪＴＡＧ端子５７（ＴＣＫ，
ＴＭＳ，ＴＤＩ，ＴＤＯ，ＴＲＳＴ）に接続されたＪＴ
ＡＧコントローラ５８を備えている。

【００５４】次に動作について説明する。レジスタ４７
は、半導体集積回路に含まれるＣＰＵなどの機能モジュ
ール７から書き込み可能なレジスタであり、１が書き込
まれた場合には、トレースバッファ４への書き込みを許
可すべくアサートされた第１のトレース制御信号４８を
ＯＲゲート５５へ出力し、０が書き込まれた場合には、
トレースバッファ４への書き込みを禁止すべくネゲート
された第１のトレース制御信号４８をＯＲゲート５５へ
出力する。なお、ソフトウェアによりレジスタ４７の内
容は書き換えられる。また、ＤＭＡコントローラ５は、
第１の制御端子４９を介して、ＤＭＡコントローラ５が
組み込まれる半導体集積回路チップの外部端子５１に印
加される第２のトレース制御信号５０を受信し、第２の
トレース制御信号５０をＯＲゲート５５へ送出する。

【００５５】デバッグインタフェース回路５３は、ＳＤ
Ｉ（スケーラブル・デバッグ・インタフェース）のよう
な、ＪＴＡＧ端子５７に接続されるオンチップデバッグ
機能モジュールである。デバッグインタフェース回路５
３は、ＪＴＡＧ端子５７（ＴＣＫ，ＴＭＳ，ＴＤＩ，Ｔ
ＤＯ，ＴＲＳＴ）に印加される信号によって制御され、
シリアルに入力されるコマンドにしたがい機能モジュー
ル７やＤＭＡコントローラ５へのアクセス機能や、デバ
ッグ機能（ブレーク、トレースなど）を有している。例
えば、デバッグインタフェース回路５３は、レジスタ４
７へ１を書き込むコマンドをＪＴＡＧ端子５７およびＪ
ＴＡＧコントローラ５８を介して受信すると、機能モジ
ュール７へその旨を指示しバス８経由でレジスタ４７に
１を書き込むことができる。他方、デバッグインタフェ
ース回路５３は、直接的にトレースバッファ４への書き
込みを許可するコマンドをＪＴＡＧ端子５７およびＪＴ
ＡＧコントローラ５８を介して受信すると、内部信号す
なわち第３のトレース制御信号５４をアサートしてＤＭ
Ａコントローラ５の第２の制御端子５２へ送出する。そ
して、第３のトレース制御信号５４はＯＲゲート５５に
入力される。

【００５６】以上のように、この実施の形態２によるＤ
ＭＡコントローラ５は、トレースデータ１１のトレース
バッファ４への書き込みを許可または禁止する方法を３
つ有しており、それらのいずれか一つをインプリメント
することによりトレースバッファ４への書き込み制御を
実施する。

【００５７】ＯＲゲート５５は第１から第３のトレース
制御信号４８，５０，５４の論理和を演算し、その論理
和演算結果をＡＮＤゲート５６へ出力する。ＡＮＤゲー
ト５６は、ＯＲゲート５５の出力と制御部３から出力さ
れる書き込み要求信号１０との論理積を演算し、その論
理積演算結果をトレースバッファ４へ出力する。

【００５８】一方、上記実施の形態１と同様に、実施の
形態２によるＤＭＡコントローラ５の制御部３は、ＤＭ
Ａ要求について複数のチャネル２間の調停を行い、１つ
のチャネルを選択する。そして、制御部３はＤＭＡ転送
の開始を指示する制御信号９を図１のバス制御部６に出
力する。バス制御部６からＤＭＡ転送の許可信号１４を
受け取ると、ＤＭＡコントローラ５は選択したチャネル
２の設定にしたがいＤＭＡ転送を開始する。さらに、制
御部３は、選択されたチャネル番号、チャネル番号によ
り指定されるチャネルの転送元、転送先のアドレス、転
送データ数データ、ＤＭＡ要求要因データ、ＤＭＡ要求
信号値セットを少なくとも含むトレースデータ１１をト
レースバッファ４に出力し、トレースバッファ４は、Ａ
ＮＤゲート５６から上記のようにして出力される論理積
演算結果が１の場合に、受け取ったトレースデータ１１
を自身に書き込む。

【００５９】以上のように、この実施の形態２によれ
ば、ＤＭＡコントローラ５の制御部３は、レジスタ４７
から出力される第１のトレース制御信号４８、ＤＭＡコ
ントローラ５の外部から第１の制御端子４９を介して入
力される第２のトレース制御信号５０、およびデバッグ
インタフェース回路５３から印加される第３のトレース
制御信号５４にしたがい、制御部３の調停回路により選
択されたチャネルのＤＭＡ要求に関するトレースデータ
１１のトレースバッファ４への書き込みを許可するかま
たは禁止するので、ＤＭＡコントローラ５の動作中にト
レースバッファ４への書き込みの許可、禁止を切り替え
でき、ある決まった期間中のＤＭＡ転送に関するトレー
スデータを取り出すことが可能になる。したがって、よ
りテバック効率を向上することができる。また、デバッ
グ中にトレースバッファ４への書き込みを許可し、通常
動作時はトレースバッファ４への書き込みを禁止するよ
うにＤＭＡコントローラ５を制御することにより、トレ
ースデータ１１のトレースバッファ４ヘの書き込みによ
る消費電力を削減できる。

【００６０】実施の形態３．図１１はこの発明の実施の
形態３によるＤＭＡコントローラおよび該ＤＭＡコント
ローラを含む半導体集積回路の構成を示すブロック図で
ある。この実施の形態３によるＤＭＡコントローラ５
は、図１に示す上記実施の形態１による構成に加えて、
トレースバッファ４ヘの書き込みをトリガするトリガ条
件を設定し選択する機能を備えている。

【００６１】図１１において、図１と同一の符号は上記
実施の形態１によるＤＭＡコントローラ５のものと同一
の構成要素を示しており、以下ではその説明を省略す
る。また、６０は複数のトリガ条件からいずれか一つを
選択するための値が格納され、その値に応じたトリガ条
件選択信号を出力するトリガ条件選択レジスタであり、
６４は１オペランド転送開始を示す第１のトリガ条件信
号６１、チャネルが遷移したことを示す第２のトリガ条
件信号６２、およびバイトカウントすなわち転送データ
数が０になったことを示す第３のトリガ条件信号６３を
受信し、トリガ条件選択レジスタ６０からのトリガ条件
選択信号にしたがい第１から第３のトリガ条件信号６１
〜６３のうちのいずれか一つを選択して選択したトリガ
条件信号を書き込み要求信号１０としてトレースバッフ
ァ４へ出力するセレクタであり、６５はそれぞれ対応す
るチャネルのアービトレーション（調停）ステータスフ
ラグを示すチャネル数に相当する複数のビットから成る
レジスタである。あるチャネルが１オペランド転送中の
場合には、レジスタ６５のそのチャネルの対応するビッ
トには１がセットされ、それ以外のビットは０クリアさ
れる。また、６６はレジスタ６５の複数のビットの値の
論理和を演算して論理和演算結果を第１のトリガ条件信
号６１としてセレクタ６４へ出力するＯＲゲートであ
り、６７はレジスタ６５の複数のビットの値を一時保持
するためのレジスタであり、６８はレジスタ６７に保持
されている複数のビットの値と、複数のチャネルの現在
のアービトレーションステータスを示しているレジスタ
６５から出力される複数のビットの値とをそれぞれ比較
し、チャネル遷移があったか否かすなわちＤＭＡ転送を
行うチャネルがその前にＤＭＡ転送を行ったチャネルと
異なるか否かを検出し、検出結果を第２のトリガ条件信
号６２としてセレクタ６４へ出力するチャネル遷移検出
器であり、６９はそれぞれ対応するチャネルのＤＭＡ転
送におけるバイトカウントすなわち転送データ数が０で
あるか否かを示すチャネル数に相当する複数のビットか
ら成る転送終了検出用のレジスタであり、７０はレジス
タ６９の複数のビットの値の論理和を演算して論理和演
算結果を第３のトリガ条件信号６３としてセレクタ６４
へ出力するＯＲゲートである。なお、図１１において、
図１に示す複数のチャネル２は図示されていない。ま
た、ＤＭＡコントローラ５のトリガ手段は、トリガ条件
選択レジスタ６０、セレクタ６４、レジスタ６５、ＯＲ
ゲート６６、レジスタ６７、チャネル遷移検出器６８、
レジスタ６９、およびＯＲゲート７０により実現され
る。

【００６２】次に動作について説明する。トリガ条件選
択レジスタ６０は、図１の機能モジュール７により書き
込み可能なレジスタであり、トレースのトリガ条件を選
択するフィールドを有している。このトリガ条件選択レ
ジスタ６０の値に応じて、ＤＭＡコントローラ５の制御
部３はトレースのトリガ条件を設定してトレースデータ
１１をトレースバッファ４に書き込む。トリガ条件選択
レジスタ６０の内容が０の場合には、制御部３は１オペ
ランド転送毎にトレースを実行し、１の場合には、チャ
ネルが遷移した場合にトレースを実行し、２の場合に
は、転送終了が検出された場合にトレースを実行する。
なお、ソフトウェアによりトリガ条件選択レジスタ６０
の内容は書き換えられる。

【００６３】アービトレーションステータスフラグは各
チャネル毎に存在し、チャネルの１オペランド転送実行
状態を示している。１オペランド転送が関始されると、
制御部３はレジスタ６５の対応するチャネルのビットす
なわちアービトレーションステータスフラグを１にセッ
トするとともに、他のチャネルのビットを０クリアす
る。１オペランド転送が終了すると、制御部３はそのビ
ットを０クリアする。ＯＲゲート６６は、レジスタ６５
の複数のビットの値すなわち複数のチャネルのアービト
レーショシステータスフラグの論理和を演算して論理和
演算結果を第１のトリガ条件信号６１としてセレクタ６
４へ出力する。したがって、いずれか１つのチャネルに
ついての１オペランド転送が関始されると、ＯＲゲート
６６はＨｉｇｈの第１のトリガ条件信号６１をセレクタ
６４へ出力する。セレクタ６４は、選択されているトリ
ガ条件が１オペランド転送である場合に、第１のトリガ
条件信号６１の立ち上がリエッジに応答して書き込み要
求信号１０を生成してトレースバッファ４へ出力する。

【００６４】図１２はトレースバッファ４ヘの書き込み
をトリガするトリガ条件が１オペランド転送である場合
のＤＭＡ転送の一例における、アービトレーショシステ
ータスフラグおよび書き込み要求信号１０を示すタイミ
ングチャートである。なお、図において、ＡＳＴＳはチ
ャネル毎のアービトレーションステータスフラグを示し
ている。また、図１３は図１２の場合におけるトレース
バッファ４の状態を示しているタイミングチャートであ
る。これらの図に示すように、制御部３は、いずれかの
チャネルの１オペランド転送を開始するたびに（すなわ
ちいずれか１つのアービトレーショシステータスフラグ
を１にセットするたびに）、第１のトリガ条件信号６１
を生成しこれに基づき書き込み要求信号１０を生成して
トレースバッファ４へ出力し、ＤＭＡ転送するチャネル
のトレースデータ１１をトレースバッファ４に書き込
む。

【００６５】チャネル遷移検出器６８は、レジスタ６５
の内容とレジスタ６７の内容とを比較することにより、
ＤＭＡ転送を行うチャネルがその前にＤＭＡ転送を行っ
たチャネルと異なるか否かを検出することができる。す
なわち、チャネル遷移検出器６８は、１オペランド転送
が開始されるたびに複数のチャネルのアービトレーショ
ンステータスフラグを記憶し、レジスタ６７に保持され
ている前回の１オペランド転送時の対応するアービトレ
ーションステータスフラグとそれぞれ比較する。チャネ
ル遷移検出器６８はチャネル遷移を検出するとＨｉｇｈ
の第２のトリガ条件信号６２をセレクタ６４へ出力す
る。セレクタ６４は、選択されているトリガ条件がチャ
ネル遷移である場合に、第２のトリガ条件信号６２の立
ち上がリエッジに応答して書き込み要求信号１０を生成
してトレースバッファ４へ出力する。

【００６６】図１４はトレースバッファ４ヘの書き込み
をトリガするトリガ条件がチャネル遷移である場合のＤ
ＭＡ転送の一例における、アービトレーショシステータ
スフラグおよび書き込み要求信号１０を示すタイミング
チャートである。また、図１５は図１４の場合における
トレースバッファ４の状態を示しているタイミングチャ
ートである。これらの図に示すように、制御部３は、前
のＤＭＡ転送とは異なるチャネルの１オペランド転送を
開始するたびに（すなわち前のＤＭＡ転送時とは異なる
アービトレーショシステータスフラグを１にセットする
たびに）、第２のトリガ条件信号６２を生成しこれに基
づき書き込み要求信号１０をトレースバッファ４へ出力
し、ＤＭＡ転送するチャネルのトレースデータ１１をト
レースバッファ４に書き込む。したがって、図に示すよ
うに、例えばチャネル０のＤＭＡ転送が２回続けて行わ
れた場合、２回目のＤＭＡ転送時にはトレースバッファ
４ヘの書き込みは行われない。

【００６７】転送終了検出フラグは各チャネル毎に存在
し、チャネルのＤＭＡ転送が終了したか否かを示してい
る。１オペランド転送が終了し且つバイトカウントすな
わち転送データ数が０になると、制御部３はレジスタ６
９の対応するチャネルのビットすなわち転送終了検出フ
ラグを１にセットするとともに、他のチャネルのビット
を０クリアする。ＯＲゲート７０は、レジスタ６９の複
数のビットの値すなわち複数のチャネルの転送終了検出
フラグの論理和を演算して論理和演算結果を第３のトリ
ガ条件信号６３としてセレクタ６４へ出力する。したが
って、いずれか１つのチャネルについて１オペランド転
送が終了し且つバイトカウントが０になると、ＯＲゲー
ト７０はＨｉｇｈの第３のトリガ条件信号６３をセレク
タ６４へ出力する。セレクタ６４は、選択されているト
リガ条件が転送終了検出である場合に、第３のトリガ条
件信号６３の立ち上がリエッジに応答して書き込み要求
信号１０を生成してトレースバッファ４へ出力する。

【００６８】図１６はトレースバッファ４ヘの書き込み
をトリガするトリガ条件が転送終了検出である場合のＤ
ＭＡ転送の一例における、転送終了検出フラグおよび書
き込み要求信号１０を示すタイミングチャートである。
なお、図において、ＥＤＥＴはチャネル毎の転送終了検
出フラグを示している。また、図１７は図１６の場合に
おけるトレースバッファ４の状態を示しているタイミン
グチャートである。これらの図に示すように、制御部３
は、いずれかのチャネルの１オペランド転送が終了し且
つバイトカウントすなわち転送データ数が０になるたび
に（すなわちいずれか１つの転送終了検出フラグを１に
セットするたびに）、第３のトリガ条件信号６３を生成
しこれに基づき書き込み要求信号１０を生成してトレー
スバッファ４へ出力し、ＤＭＡ転送したチャネルのトレ
ースデータ１１をトレースバッファ４に書き込む。

【００６９】このように、制御部３は、トレースのトリ
ガとなる第１から第３のトリガ条件信号（１オペランド
転送検出、チャネル遷移検出、転送終了検出）を生成
し、それらの中からいずれか１つのをセレクタ６４によ
り選択し、選択したトリガ条件信号を書き込み要求信号
１０としてトレースバッファ４ヘ出力する。

【００７０】以上のように、この発明の実施の形態３に
よれば、複数のトリガ条件のなかからいずれか１つのト
リガ条件を選択し、選択したトリガ条件が成立した際に
デバッグ時に必要なトレースデータ１１をトレースバッ
ファ４に書き込むことができるので、トレースデータを
トリガ条件に応じて分類することが可能となり、したが
って、デバッグのために必要なトレースデータを容易に
抽出することができデバッグ効率をより向上することが
できる。

【００７１】実施の形態４．図１８はこの発明の実施の
形態４によるＤＭＡコントローラおよび該ＤＭＡコント
ローラを含む半導体集積回路の構成を示すブロック図で
ある。この実施の形態４によるＤＭＡコントローラ５
は、図１に示す上記実施の形態１による構成に加えて、
ＤＭＡコントローラ５のトレースバッファ４からトレー
スデータを読み出す機能を備えている。

【００７２】図１８において、図１と同一の符号は上記
実施の形態１によるＤＭＡコントローラ５のものと同一
の構成要素を示しており、以下ではその説明を省略す
る。また、７１は外部から印加されるトレースデータの
読み出しを要求する読み出し要求信号を受け取るための
制御端子であり、７２は受信した読み出し要求信号に応
答して制御部３から出力される制御信号に応答してトレ
ースバッファ４からトレースデータを順次選択して読み
出すセレクタであり、７３は内部クロックか外部クロッ
ク入力端子７４を介して印加される外部クロックのいず
れか一方を制御部３から出力されるクロック選択信号に
したがい選択して出力するセレクタであり、７５はセレ
クタ７２から出力されたトレースデータを保持するとと
もに、セレクタ７３から出力されるクロックに応答して
トレースデータをトレースデータ出力端子７６へ出力す
るフリップフロップである。なお、ＤＭＡコントローラ
５の読み出し手段は、制御端子７１、セレクタ７２，７
３、外部クロック入力端子７４、フリップフロップ７
５、およびトレースデータ出力端子７６により実現され
る。

【００７３】次に動作について説明する。上記実施の形
態１と同様に、ＤＭＡ転送のたびにＤＭＡコントローラ
５の制御部３はトレースデータ１１をトレースバッファ
４に書き込むことができる。

【００７４】トレースバッファ４に格納されているトレ
ースデータを外部クロックに同期させてＤＭＡコントロ
ーラ５から読み出す場合、外部クロックによる読み出し
を指定する読み出し要求信号が制御端子７１に印加され
るとともに外部クロックが外部クロック入力端子７４に
印加される。制御部３は、受信した読み出し要求信号に
応答してトレースバッファ読み出しを指示する制御信号
をセレクタ７２へ出力するとともに、外部クロックの選
択を指示するクロック選択信号をセレクタ７３へ出力す
る。セレクタ７２は、制御部３からの制御信号に応答し
てトレースバッファ４からトレースデータをバッファの
先頭から順次選択して読み出しフリップフロップ７５へ
出力する。一方、セレクタ７３は、外部クロック入力端
子７４を介して印加される外部クロックを選択してフリ
ップフロップ７５のクロック端子へ出力する。フリップ
フロップ７５は、セレクタ７２から順次出力されたトレ
ースデータを保持するとともに、外部クロックに同期し
て保持しているトレースデータをトレースデータ出力端
子７６へ出力する。

【００７５】他方、トレースバッファ４に格納されてい
るトレースデータを内部クロックに同期させてＤＭＡコ
ントローラ５から読み出す場合、内部クロックによる読
み出しを指定する読み出し要求信号が制御端子７１に印
加される。制御部３は、受信した読み出し要求信号に応
答してトレースバッファ読み出しを指示する制御信号を
セレクタ７２へ出力するとともに、内部クロックの選択
を指示するクロック選択信号をセレクタ７３へ出力す
る。セレクタ７２は、制御部３からの制御信号に応答し
てトレースバッファ４からトレースデータをバッファの
先頭から順次選択して読み出しフリップフロップ７５へ
出力する。一方、セレクタ７３は、内部クロックを選択
してフリップフロップ７５のクロック端子へ出力する。
フリップフロップ７５は、セレクタ７２から順次出力さ
れたトレースデータを保持するとともに、内部クロック
に同期して保持しているトレースデータをトレースデー
タ出力端子７６へ出力する。

【００７６】以上のように、この実施の形態４によれ
ば、外部クロックまたは内部クロックに同期してトレー
スデータをＤＭＡコントローラ５から読み出すことがで
きるので、トレースバッファ４のオーバーフローによる
トレースの停止を防止でき、外部にリアルタイムにトレ
ースデータを出力できユーザに提示できる。これにより
デバッグ効率を向上することができる。

【００７７】実施の形態５．図１９はこの発明の実施の
形態５によるＤＭＡコントローラおよび該ＤＭＡコント
ローラを備えた半導体集積回路の構成を示すブロック図
である。この実施の形態５によるＤＭＡコントローラ５
は、図１に示す上記実施の形態１による構成に加えて、
デバッグインタフェース回路５３を介してＤＭＡコント
ローラ５のトレースバッファ４からトレースデータを読
み出す機能を備えている。

【００７８】図１９において、図１および図１８と同一
の符号は上記実施の形態１，４によるＤＭＡコントロー
ラ５のものと同一の構成要素を示しており、以下ではそ
の説明を省略する。また、７７はデバッグインタフェー
ス回路５３から印加されるトレースデータの読み出しを
要求する読み出し要求信号を受け取るための制御端子で
あり、７８はフリップフロップ７５から出力されたトレ
ースデータをデバッグインタフェース回路５３へ送出す
るためのトレースデータ出力端子であり、７９はデバッ
グインタフェース回路５３から印加される外部クロック
を受け取るための外部クロック入力端子である。なお、
図１９において、複数のチャネル２は図示されていな
い。また、ＤＭＡコントローラ５の読み出し手段は、セ
レクタ７２，７３、フリップフロップ７５、制御端子７
７、トレースデータ出力端子７８、および外部クロック
入力端子７９により実現される。

【００７９】次に動作について説明する。上記実施の形
態１と同様に、ＤＭＡ転送のたびにＤＭＡコントローラ
５の制御部３はトレースデータ１１をトレースバッファ
４に書き込むことができる。

【００８０】既に述べたように、デバッグインタフェー
ス回路５３は、ＳＤＩ（スケーラブル・デバッグ・イン
タフェース）のような、ＪＴＡＧ端子５７に接続される
オンチップデバッグ機能モジュールである。デバッグイ
ンタフェース回路５３は、ＪＴＡＧ端子５７（ＴＣＫ，
ＴＭＳ，ＴＤＩ，ＴＤＯ，ＴＲＳＴ）に印加される信号
によって制御され、シリアルに入力されるコマンドにし
たがい機能モジュール７やＤＭＡコントローラ５へのア
クセス機能や、デバッグ機能（ブレーク、トレースな
ど）を有している。

【００８１】この実施の形態５によるデバッグインタフ
ェース回路５３は、さらに、トレースバッファ４からト
レースデータを読み出すコマンドを有している。このコ
マンドをＪＴＡＧ端子５７およびＪＴＡＧコントローラ
５８を介して受信すると、デバッグインタフェース回路
５３は機能モジュール７を介さず、トレースデータの読
み出しを要求する読み出し要求信号をＤＭＡコントロー
ラ５の制御端子７７へ出力する。

【００８２】ＤＭＡコントローラ５のトレースバッファ
４に格納されているトレースデータを外部クロックに同
期させてＤＭＡコントローラ５から読み出す場合、デバ
ッグインタフェース回路５３は外部クロックによる読み
出しを指定する読み出し要求信号を制御端子７７へ印加
するとともに外部クロックを外部クロック入力端子７９
に印加する。その後、制御部３は、上記実施の形態４と
同様に、外部クロックに同期してトレースバッファ４か
らトレースデータを順次読み出しトレースデータ出力端
子７８へ出力する。そして、デバッグインタフェース回
路５３は、トレースデータ出力端子７８を介して受け取
ったトレースデータを順次ＪＴＡＧ端子５７を介して外
部に出力する。

【００８３】他方、トレースバッファ４に格納されてい
るトレースデータを内部クロックに同期させてＤＭＡコ
ントローラ５から読み出す場合、デバッグインタフェー
ス回路５３は内部クロックによる読み出しを指定する読
み出し要求信号が制御端子７７へ印加する。その後、制
御部３は、上記実施の形態４と同様に、内部クロックに
同期してトレースバッファ４からトレースデータを順次
読み出しトレースデータ出力端子７８へ出力する。そし
て、デバッグインタフェース回路５３は、トレースデー
タ出力端子７８を介して受け取ったトレースデータを順
次ＪＴＡＧ端子５７を介して外部に出力する。

【００８４】以上のように、この発明の実施の形態５に
よれば、外部クロックまたは内部クロックに同期してト
レースデータをデバッグインタフェース回路５３を介し
てＤＭＡコントローラ５から読み出すことができるの
で、トレースバッファ４のオーバーフローによるトレー
スの停止を防止でき、外部にリアルタイムにトレースデ
ータを出力できユーザに提示できる。これによりデバッ
グ効率を向上することができる。

【００８５】

【発明の効果】以上のように、この発明によれば、ＤＭ
Ａコントローラは、複数のチャネルに予め割り当てられ
た優先順位にしたがい複数のチャネルを介して受け付け
た複数のＤＭＡ要求の中から調停手段により選択された
ＤＭＡ要求に関するトレースデータを格納するためのト
レースバッファ手段を備えているので、意図しないＤＭ
Ａ転送が起動されていないか、複数のチャネルへの優先
順位の割り当ては妥当か、間違ったアドレッシングをし
ていないか、ＤＭＡ転送に間違いはないかといった確認
を容易に行うことができ、プログラムのデバッグを容易
にできる効果がある。

【００８６】この発明によれば、調停手段により選択さ
れたＤＭＡ要求に関するトレースデータのトレースバッ
ファ手段への書き込みを許可するかまたは禁止する書き
込み制御手段を備えているので、ＤＭＡコントローラの
動作中にトレースバッファ手段への書き込みの許可、禁
止を切り替えでき、ある決まった期間中のＤＭＡ転送に
関するトレースデータを取り出すことが可能になり、よ
りテバック効率を向上することができる効果がある。

【００８７】この発明によれば、書き込み制御手段が、
トレースバッファ手段への書き込みを制御するためのレ
ジスタの内容にしたがいトレースバッファ手段への書き
込みを許可するかまたは禁止するように構成されている
ので、ソフトウェアを介したレジスタの内容の制御によ
りＤＭＡコントローラの動作中にトレースバッファ手段
への書き込みの許可、禁止を切り替えることができる効
果がある。

【００８８】この発明によれば、書き込み制御手段が外
部に設けられたデバッグインタフェース回路からの制御
信号にしたがい調停手段により選択されたＤＭＡ要求に
関するトレースデータのトレースバッファ手段への書き
込みを許可するかまたは禁止するように構成されている
ので、デバッグインタフェース回路を介した制御により
ＤＭＡコントローラの動作中にトレースバッファ手段へ
の書き込みの許可、禁止を切り替えることができる効果
がある。

【００８９】この発明によれば、調停手段により選択さ
れたＤＭＡ要求に関するトレースデータのトレースバッ
ファ手段への書き込みを所定のトリガ条件が成立した際
にトリガするトリガ手段を備えているので、トリガ条件
に応じたトレースデータを容易に抽出することができる
効果がある。

【００９０】この発明によれば、トリガ手段が、複数の
トリガ条件のなかからいずれか一つを選択し、選択した
トリガ条件が成立した際にトレースバッファ手段への書
き込みをトリガするように構成されているので、トレー
スデータをトリガ条件に応じて分類することが可能とな
り、したがって、デバッグのために必要なトレースデー
タを容易に抽出することができデバッグ効率をより向上
することができる効果がある。

【００９１】この発明によれば、トレースバッファ手段
が満杯である場合に、調停手段により選択されたＤＭＡ
要求に関するトレースデータのトレースバッファ手段へ
の書き込みを停止するように構成されているので、上書
きによって既に書き込まれたトレースデータが消去され
るということを防止できる効果がある。

【００９２】この発明によれば、トレースバッファ手段
は外部に設けられたＣＰＵなどの機能モジュールのアド
レス空間の一部にマッピングされているように構成され
ているので、この場合、機能モジュールはトレースバッ
ファ手段に格納されている任意のトレースデータを読み
出すことができるので、特別な装置を設けることなくソ
フトウェアを介したトレースデータの解析を可能にする
効果がある。

【００９３】この発明によれば、制御端子を介して外部
から印加される読み出し要求信号にしたがいトレースバ
ッファ手段からトレースデータを読み出して外部へ出力
するように構成されているので、トレースバッファ手段
のオーバーフローによるトレースの停止を防止でき、リ
アルタイムに外部にトレースデータを出力しユーザに提
示できる効果がある。

【００９４】この発明によれば、外部に設けられたデバ
ッグインタフェース回路からの読み出し要求信号にした
がいトレースバッファ手段からトレースデータを読み出
してデバッグインタフェース回路へ出力するように構成
されているので、トレースバッファ手段のオーバーフロ
ーによるトレースの停止を防止でき、リアルタイムにデ
バッグインタフェース回路を介して外部へトレースデー
タを出力しユーザに提示できる効果がある。

【００９５】この発明によれば、半導体集積回路が、複
数のチャネルに予め割り当てられた優先順位にしたがい
複数のチャネルを介して受け付けた複数のＤＭＡ要求の
中から調停手段により選択されたＤＭＡ要求に関するト
レースデータを格納するためのトレースバッファ手段を
含むＤＭＡコントローラと、バスの使用の権利について
ＣＰＵなどの機能モジュールとＤＭＡコントローラとの
間の調停を行うバス制御手段と、入力されるコマンドに
したがい機能モジュールまたはＤＭＡコントローラにア
クセスするアクセス機能およびデバッグ機能を有してい
るデバッグインタフェース回路とを備えているので、意
図しないＤＭＡ転送が起動されていないか、複数のチャ
ネルへの優先順位の割り当ては妥当か、間違ったアドレ
ッシングをしていないか、ＤＭＡ転送に間違いはないか
といった確認を容易に行うことができ、プログラムのデ
バッグを容易にできる効果がある。

【００９６】この発明によれば、ＤＭＡコントローラの
書き込み制御手段が外部端子を介して印加される制御信
号にしたがいトレースバッファ手段への書き込みを許可
するかまたは禁止するように構成されているので、半導
体集積回路の外部からの制御によりＤＭＡコントローラ
の動作中にトレースバッファ手段への書き込みの許可、
禁止を切り替えることができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＤＭＡコント
ローラおよび該ＤＭＡコントローラを含む半導体集積回
路の構成を示すブロック図である。

【図２】 図１に示すＤＭＡコントローラの各チャネル
および制御部の構成を示すブロック図である。

【図３】 図２に示す各チャネルのＤＭＡ制御レジスタ
の構成を示す図である。

【図４】 この発明の実施の形態１によるＤＭＡコント
ローラのＤＭＡ転送におけるトレースバッファへのトレ
ースデータ格納を示す図である。

【図５】 この発明の実施の形態１によるＤＭＡコント
ローラのトレースバッファの一例の構成を示すブロック
図であり、

【図６】 図５のトレースバッファがオーバーフローし
た以降にトレースバッファへトレースデータを書き込み
続ける場合の処理を示すタイミングチャートである。

【図７】 図５のトレースバッファがオーバーフローし
た時にトレースバッファへのトレースデータの書き込み
を停止した場合の処理を示すタイミングチャートであ
る。

【図８】 この発明の実施の形態１によるＤＭＡコント
ローラのトレースバッファの他の例の構成を示すブロッ
ク図である。

【図９】 この発明の実施の形態１によるＤＭＡコント
ローラが搭載される半導体集積回路の機能モジュールの
論理アドレス空間を示す図である。

【図１０】 この発明の実施の形態２によるＤＭＡコン
トローラおよび該ＤＭＡコントローラを含む半導体集積
回路の構成を示すブロック図である。

【図１１】 この発明の実施の形態３によるＤＭＡコン
トローラおよび該ＤＭＡコントローラを含む半導体集積
回路の構成を示すブロック図である。

【図１２】 この発明の実施の形態３によるＤＭＡコン
トローラにおいてトレースバッファヘの書き込みをトリ
ガするトリガ条件が１オペランド転送である場合のＤＭ
Ａ転送の一例における、アービトレーショシステータス
フラグおよび書き込み要求信号を示すタイミングチャー
トである。

【図１３】 図１２の場合におけるトレースバッファの
状態を示しているタイミングチャートである。

【図１４】 この発明の実施の形態３によるＤＭＡコン
トローラにおいてトリガ条件がチャネル遷移である場合
のＤＭＡ転送の一例における、アービトレーショシステ
ータスフラグおよび書き込み要求信号を示すタイミング
チャートである。

【図１５】 図１４の場合におけるトレースバッファの
状態を示しているタイミングチャートである。

【図１６】 この発明の実施の形態３によるＤＭＡコン
トローラにおいてトリガ条件が転送終了検出である場合
のＤＭＡ転送の一例における、転送終了検出フラグおよ
び書き込み要求信号を示すタイミングチャートである。

【図１７】 図１６の場合におけるトレースバッファの
状態を示しているタイミングチャートである。

【図１８】 この発明の実施の形態４によるＤＭＡコン
トローラおよび該ＤＭＡコントローラを含む半導体集積
回路の構成を示すブロック図である。

【図１９】 この発明の実施の形態５によるＤＭＡコン
トローラおよび該ＤＭＡコントローラを含む半導体集積
回路の構成を示すブロック図である。

【図２０】 従来のトレース方法の一例を実現する端末
装置およびデータ収集装置の構成を示すブロック図であ
る。

【符号の説明】

１ ＤＭＡ要求信号、２ チャネル、３ 制御部、４
トレースバッファ（トレースバッファ手段）、５ ＤＭ
Ａコントローラ、６ バス制御部、７ 機能モジュール
（ＣＰＵ）、８ バス、９ 制御信号、１０ 書き込み
要求信号、１１，１２ トレースデータ、１３ インタ
フェース信号、１４ 許可信号、２１入力センス部、２
２ セレクタ、２３ フリップフロップ、２４ アドレ
スレジスタ、２５ バイトカウントレジスタ、２６ Ｄ
ＭＡ制御レジスタ、２７ ＤＭＡ転送許可レジスタ、３
１ 調停回路（調停手段）、３２ チャネル番号、３３
アドレスセレクタ、３４ アドレスデータ、３５ バイ
トカウントセレクタ、３６ 転送データ数データ、３７
ＤＭＡ要求要因セレクタ、３８ ＤＭＡ要求要因デー
タ、３９ ＤＭＡ要求信号値セレクタ、４０ ＤＭＡ要
求信号値セット、４１ ポインタ、４２，４６ オーバ
ーフローフラグ、４３−１〜４３−ｎ，４５−１〜４５
−ｎ レジスタ、４４ デコーダ、４７ レジスタ（書
き込み制御手段）、４８ 第１のトレース制御信号、４
９ 第１の制御端子（書き込み制御手段）、５０ 第２
のトレース制御信号、５１ 外部端子、５２ 第２の制
御端子（書き込み制御手段）、５３ デバッグインタフ
ェース回路、５４ 第３のトレース制御信号、５５ Ｏ
Ｒゲート（書き込み制御手段）、５６ ＡＮＤゲート
（書き込み制御手段）、５７ ＪＴＡＧ端子、５８ Ｊ
ＴＡＧコントローラ、６０ トリガ条件選択レジスタ
（トリガ手段）、６１ 第１のトリガ条件信号、６２
第２のトリガ条件信号、６３ 第３のトリガ条件信号、
６４ セレクタ（トリガ手段）、６５，６７，６９ レ
ジスタ（トリガ手段）、６６，７０ ＯＲゲート（トリ
ガ手段）、６８ チャネル遷移検出器（トリガ手段）、
７１，７７制御端子（読み出し手段）、７２，７３ セ
レクタ（読み出し手段）、７４，７９ 外部クロック入
力端子（読み出し手段）、７５ フリップフロップ（読
み出し手段）、７６，７８ トレースデータ出力端子
（読み出し手段）、２６１ＤＭＡ要求入力センスモード
選択フィールド、２６２ ＤＭＡ要求要因選択フィール
ド。

Claims (20)

【特許請求の範囲】
1. 【請求項１】 複数のチャネルに予め割り当てられた優
   先順位にしたがって上記複数のチャネルを介して受け付
   けた複数のＤＭＡ要求の中からいずれか一つのＤＭＡ要
   求を選択して上記複数のチャネル間の調停を行う調停手
   段と、 該調停手段により選択されたＤＭＡ要求に関するトレー
   スデータを格納するためのトレースバッファ手段とを備
   えたＤＭＡコントローラ。
2. 【請求項２】 調停手段により選択されたＤＭＡ要求に
   関するトレースデータのトレースバッファ手段への書き
   込みを許可するかまたは禁止する書き込み制御手段を備
   えたことを特徴とする請求項１記載のＤＭＡコントロー
   ラ。
3. 【請求項３】 書き込み制御手段は、トレースバッファ
   手段への書き込みを制御するためのレジスタを備えてお
   り、該レジスタの内容にしたがい上記トレースバッファ
   手段への書き込みを許可するかまたは禁止することを特
   徴とする請求項２記載のＤＭＡコントローラ。
4. 【請求項４】 外部に設けられるデバッグインタフェー
   ス回路からトレースバッファ手段への書き込みを許可す
   るかまたは禁止する制御信号を受け取る制御端子を備え
   ており、書き込み制御手段は上記制御信号にしたがい調
   停手段により選択されたＤＭＡ要求に関するトレースデ
   ータの上記トレースバッファ手段への書き込みを許可す
   るかまたは禁止することを特徴とする請求項２記載のＤ
   ＭＡコントローラ。
5. 【請求項５】 調停手段により選択されたＤＭＡ要求に
   関するトレースデータのトレースバッファ手段への書き
   込みを所定のトリガ条件が成立した際にトリガするトリ
   ガ手段を備えたことを特徴とする請求項１から請求項４
   のうちのいずれか１項記載のＤＭＡコントローラ。
6. 【請求項６】 トリガ手段は、複数のトリガ条件のなか
   からいずれか一つを選択し、選択したトリガ条件が成立
   した際にトレースバッファ手段への書き込みをトリガす
   ることを特徴とする請求項５記載のＤＭＡコントロー
   ラ。
7. 【請求項７】 トレースバッファ手段が満杯である場合
   に、調停手段により選択されたＤＭＡ要求に関するトレ
   ースデータのトレースバッファ手段への書き込みを停止
   する書き込み停止手段を備えたことを特徴とする請求項
   １から請求項６のうちのいずれか１項記載のＤＭＡコン
   トローラ。
8. 【請求項８】 トレースバッファ手段は外部に設けられ
   たＣＰＵなどの機能モジュールのアドレス空間の一部に
   マッピングされていることを特徴とする請求項１から請
   求項７のうちのいずれか１項記載のＤＭＡコントロー
   ラ。
9. 【請求項９】 外部から印加されるトレースデータの読
   み出しを要求する読み出し要求信号を受け取る制御端子
   と、上記読み出し要求信号にしたがいトレースバッファ
   手段からトレースデータを読み出して外部へ出力する読
   み出し手段とを備えたことを特徴とする請求項１から請
   求項８のうちのいずれか１項記載のＤＭＡコントロー
   ラ。
10. 【請求項１０】 外部に設けられるデバッグインタフェ
    ース回路からトレースデータの読み出しを要求する読み
    出し要求信号を受け取る制御端子と、上記読み出し要求
    信号にしたがいトレースバッファ手段からトレースデー
    タを読み出して上記デバッグインタフェース回路へ出力
    する読み出し手段とを備えたことを特徴とする請求項１
    から請求項８のうちのいずれか１項記載のＤＭＡコント
    ローラ。
11. 【請求項１１】 複数のチャネルに予め割り当てられた
    優先順位にしたがって上記複数のチャネルを介して受け
    付けた複数のＤＭＡ要求の中からいずれか一つのＤＭＡ
    要求を選択して上記複数のチャネル間の調停を行う調停
    手段と、該調停手段により選択されたＤＭＡ要求に関す
    るトレースデータを格納するためのトレースバッファ手
    段とを含むＤＭＡコントローラと、 バスを介して上記ＤＭＡコントローラに接続されたＣＰ
    Ｕなどの機能モジュールと、 上記バスの使用の権利について上記機能モジュールと上
    記ＤＭＡコントローラとの間の調停を行うバス制御手段
    と、 入力されるコマンドにしたがい上記機能モジュールまた
    は上記ＤＭＡコントローラにアクセスするアクセス機能
    およびデバッグ機能を有しているデバッグインタフェー
    ス回路とを備えた半導体集積回路。
12. 【請求項１２】 ＤＭＡコントローラは、調停手段によ
    り選択されたＤＭＡ要求に関するトレースデータのトレ
    ースバッファ手段への書き込みを許可するかまたは禁止
    する書き込み制御手段を備えたことを特徴とする請求項
    １１記載の半導体集積回路。
13. 【請求項１３】 書き込み制御手段は、機能モジュール
    により内容が変更可能であってトレースバッファ手段へ
    の書き込みを制御するためのレジスタを備えており、該
    レジスタの内容にしたがい上記トレースバッファ手段へ
    の書き込みを許可するかまたは禁止することを特徴とす
    る請求項１２記載の半導体集積回路。
14. 【請求項１４】 トレースバッファ手段への書き込みを
    制御するための制御信号を受け取るための外部端子を備
    えており、書き込み制御手段は上記外部端子を介して印
    加される上記制御信号にしたがいトレースバッファ手段
    への書き込みを許可するかまたは禁止することを特徴と
    する請求項１２記載の半導体集積回路。
15. 【請求項１５】 デバッグインタフェース回路は入力さ
    れた所定のコマンドにしたがいトレースバッファ手段へ
    の書き込みを制御する制御信号をＤＭＡコントローラへ
    出力し、該ＤＭＡコントローラは上記制御信号を受け取
    る制御端子を備えており、書き込み制御手段は上記制御
    信号にしたがい調停手段により選択されたＤＭＡ要求に
    関するトレースデータの上記トレースバッファ手段への
    書き込みを許可するかまたは禁止することを特徴とする
    請求項１２記載の半導体集積回路。
16. 【請求項１６】 ＤＭＡコントローラは、調停手段によ
    り選択されたＤＭＡ要求に関するトレースデータのトレ
    ースバッファ手段への書き込みを所定のトリガ条件が成
    立した際にトリガするトリガ手段を備えたことを特徴と
    する請求項１１から請求項１５のうちのいずれか１項記
    載の半導体集積回路。
17. 【請求項１７】 トリガ手段は、複数のトリガ条件のな
    かからいずれか一つを選択し、選択したトリガ条件が成
    立した際にトレースバッファ手段への書き込みをトリガ
    することを特徴とする請求項１６記載の半導体集積回
    路。
18. 【請求項１８】 ＤＭＡコントローラのトレースバッフ
    ァ手段が満杯である場合に、調停手段により選択された
    ＤＭＡ要求に関するトレースデータのトレースバッファ
    手段への書き込みを停止する書き込み停止手段を備えた
    ことを特徴とする請求項１１から請求項１７のうちのい
    ずれか１項記載の半導体集積回路。
19. 【請求項１９】 ＤＭＡコントローラのトレースバッフ
    ァ手段は機能モジュールのアドレス空間の一部にマッピ
    ングされていることを特徴とする請求項１１から請求項
    １８のうちのいずれか１項記載の半導体集積回路。
20. 【請求項２０】 ＤＭＡコントローラは、デバッグイン
    タフェース回路からトレースデータの読み出しを要求す
    る読み出し要求信号を受け取る制御端子と、上記読み出
    し要求信号にしたがいトレースバッファ手段からトレー
    スデータを読み出して上記デバッグインタフェース回路
    へ出力する読み出し手段とを備えたことを特徴とする請
    求項１１から請求項１９のうちのいずれか１項記載の半
    導体集積回路。