JPH0757031B2 - 多段同期式ネットワーク - Google Patents
多段同期式ネットワークInfo
- Publication number
- JPH0757031B2 JPH0757031B2 JP2292970A JP29297090A JPH0757031B2 JP H0757031 B2 JPH0757031 B2 JP H0757031B2 JP 2292970 A JP2292970 A JP 2292970A JP 29297090 A JP29297090 A JP 29297090A JP H0757031 B2 JPH0757031 B2 JP H0757031B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- delay amount
- circuit
- signal delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル伝送交換システムの多段同期式ネ
ットワークに利用する。特に、基幹伝送系、公衆網およ
び加入者系などの伝送系のディジタル伝送交換システム
の多段式同期ネットワークの位相制御装置に関するもの
である。
ットワークに利用する。特に、基幹伝送系、公衆網およ
び加入者系などの伝送系のディジタル伝送交換システム
の多段式同期ネットワークの位相制御装置に関するもの
である。
本発明は多段同期式ネットワークにおいて、 入力線のグループアドレスおよび出力線の位置情報に基
づき出力信号に所定の信号遅延量を付加することによ
り、 簡単な回路構成で出力信号のフレーム同期およびワード
同期を保持したままで信号処理ができるようにしたもの
である。
づき出力信号に所定の信号遅延量を付加することによ
り、 簡単な回路構成で出力信号のフレーム同期およびワード
同期を保持したままで信号処理ができるようにしたもの
である。
第２図は従来例の多段同期式ネットワークのブロック構
成図である。
成図である。
複雑なディジタル信号処理を行う同期システムを構成す
る方式として、機能を分割し小規模な同期式回路を多段
に接続した多段同期式ネットワークを構成する方式があ
る。たとえば、正方格子を用いた多段同期式スイッチネ
ットワークおよびニューロネットワークがある。
る方式として、機能を分割し小規模な同期式回路を多段
に接続した多段同期式ネットワークを構成する方式があ
る。たとえば、正方格子を用いた多段同期式スイッチネ
ットワークおよびニューロネットワークがある。
従来、多段同期式ネットワークは、第２図に示すような
構成であった。第２図において、111〜113は同期式ネッ
トワークの入力線、121〜123は同期式ネットワークの出
力線、131〜139は各々２×２のスイッチ手段を有する同
期式回路であり、14は制御回路である。第２図では９個
の同期式回路131〜139を用いて信号処理が行われ、各同
期式回路131〜139の信号遅延量はそれぞれαビットであ
る。たとえば、入力線111からの入力信号は同期式回路1
31、132、135、138で信号処理された後に、出力線122か
ら出力されるときには信号遅延量は４αビットである。
各入力信号の信号処理経路は制御回路14で制御される。
構成であった。第２図において、111〜113は同期式ネッ
トワークの入力線、121〜123は同期式ネットワークの出
力線、131〜139は各々２×２のスイッチ手段を有する同
期式回路であり、14は制御回路である。第２図では９個
の同期式回路131〜139を用いて信号処理が行われ、各同
期式回路131〜139の信号遅延量はそれぞれαビットであ
る。たとえば、入力線111からの入力信号は同期式回路1
31、132、135、138で信号処理された後に、出力線122か
ら出力されるときには信号遅延量は４αビットである。
各入力信号の信号処理経路は制御回路14で制御される。
しかし、このような従来例の多段同期式ネットワークに
おいては、信号処理経路により信号遅延量が異なる問題
点があった。すなわち、出力線121〜123に出力される信
号のビット位相同期は常に保持されるが、入力線111〜1
13の入力信号間のフレーム位相およびワード位相が出力
線121〜123で異なるためで、出力線121〜123間に跨がる
信号処理が行えない問題点があった。
おいては、信号処理経路により信号遅延量が異なる問題
点があった。すなわち、出力線121〜123に出力される信
号のビット位相同期は常に保持されるが、入力線111〜1
13の入力信号間のフレーム位相およびワード位相が出力
線121〜123で異なるためで、出力線121〜123間に跨がる
信号処理が行えない問題点があった。
本発明は上記の問題点を解決するもので、簡単な回路構
成で出力信号のフレーム同期およびワード同期を保持し
たままで信号処理ができ多段同期式ネットワークを提供
することを目的とする。
成で出力信号のフレーム同期およびワード同期を保持し
たままで信号処理ができ多段同期式ネットワークを提供
することを目的とする。
本発明は、Ｎ×Ｍ個のスイッチ手段を有する同期式回路
が格子型に接続された多段ディジタル式同期回路に複数
Ｎ本のディジタル信号入力線および複数Ｍ本のディジタ
ル信号出力線が接続され、上記同期式回路にその制御出
力線が接続され該回路から出力されるディジタル信号の
出力経路を切り換える制御回路を備えた多段同期式ネッ
トワークにおいて、上記出力線と上記多段同期式ネット
ワークの最終出力段となる上記同期式回路の信号出力端
との間にそれぞれ挿入された可変遅延回路を備え、上記
多段ディジタル式同期回路には上記Ｎ本の入力線毎に対
応してグループアドレスが設定され、上記Ｍ本の出力線
毎に対応して位置情報が設定され、上記制御回路は上記
グループアドレスおよび上記位置情報に基づき上記各出
力線の出力信号の遅延量を等しくするために付加すべき
所定の信号遅延量を示す制御信号を上記可変遅延回路に
与える手段を含むことを特徴とする。
が格子型に接続された多段ディジタル式同期回路に複数
Ｎ本のディジタル信号入力線および複数Ｍ本のディジタ
ル信号出力線が接続され、上記同期式回路にその制御出
力線が接続され該回路から出力されるディジタル信号の
出力経路を切り換える制御回路を備えた多段同期式ネッ
トワークにおいて、上記出力線と上記多段同期式ネット
ワークの最終出力段となる上記同期式回路の信号出力端
との間にそれぞれ挿入された可変遅延回路を備え、上記
多段ディジタル式同期回路には上記Ｎ本の入力線毎に対
応してグループアドレスが設定され、上記Ｍ本の出力線
毎に対応して位置情報が設定され、上記制御回路は上記
グループアドレスおよび上記位置情報に基づき上記各出
力線の出力信号の遅延量を等しくするために付加すべき
所定の信号遅延量を示す制御信号を上記可変遅延回路に
与える手段を含むことを特徴とする。
また、上記所定の信号遅延量は、各出力線の信号遅延量
が信号経路により決まる最大信号遅延量と等しくなるよ
うに各出力線に付加する信号遅延量であり、該信号遅延
量の付加手段は、上記各入力線のグループアドレスと出
力線の位置情報により決まる信号遅延量を示す信号遅延
テーブルを備え、該信号遅延量テーブルの内容に基づき
上記付加すべき所定の信号遅延量を示す制御信号を与え
る手段を含むことができる。
が信号経路により決まる最大信号遅延量と等しくなるよ
うに各出力線に付加する信号遅延量であり、該信号遅延
量の付加手段は、上記各入力線のグループアドレスと出
力線の位置情報により決まる信号遅延量を示す信号遅延
テーブルを備え、該信号遅延量テーブルの内容に基づき
上記付加すべき所定の信号遅延量を示す制御信号を与え
る手段を含むことができる。
各ディジタル式同期回路は上記Ｎ本の入力線に対応して
グループアドレスが設定さる。制御回路は各出力線の位
置情報および対応する入力線のグループアドレスに基づ
き各出力線の出力信号に付加すべき所定の信号遅延量を
示す制御信号を出力する。可変遅延回路はＭ本の出力線
の出力信号に上記制御信号に基づきそれぞれ信号遅延量
を選択し付加して出力する。
グループアドレスが設定さる。制御回路は各出力線の位
置情報および対応する入力線のグループアドレスに基づ
き各出力線の出力信号に付加すべき所定の信号遅延量を
示す制御信号を出力する。可変遅延回路はＭ本の出力線
の出力信号に上記制御信号に基づきそれぞれ信号遅延量
を選択し付加して出力する。
また、各入力線のグループアドレスに対して各出力線の
出力信号に付加すべき所定の信号遅延量を示す信号遅延
量テーブルを設け、制御手段は信号遅延量テーブルの内
容に基づき上記付加すべき所定の信号遅延量を示す制御
信号を与えることが望ましい。
出力信号に付加すべき所定の信号遅延量を示す信号遅延
量テーブルを設け、制御手段は信号遅延量テーブルの内
容に基づき上記付加すべき所定の信号遅延量を示す制御
信号を与えることが望ましい。
以上により簡単な回路構成で出力信号のフレーム同期お
よびワード同期を保持したままで信号処理ができる。
よびワード同期を保持したままで信号処理ができる。
本発明の実施例について図面を参照して説明する。第１
図は本発明の一実施例多段同期式ネットワークのブロッ
ク構成図である。第１図において、多段同期式ネットワ
ークは、３本の入力線111〜113および３本の出力線121
〜123に接続され９個が多段に接続されたディジタル式
同期回路として同期式回路131〜139と、各入力線11に入
力する入力信号の信号処理経路を制御する制御回路14A
とを備える。
図は本発明の一実施例多段同期式ネットワークのブロッ
ク構成図である。第１図において、多段同期式ネットワ
ークは、３本の入力線111〜113および３本の出力線121
〜123に接続され９個が多段に接続されたディジタル式
同期回路として同期式回路131〜139と、各入力線11に入
力する入力信号の信号処理経路を制御する制御回路14A
とを備える。
ここで本発明の特徴とするところは、出力線121〜123の
通路にそれぞれ挿入された可変遅延回路151〜153を備
え、各同期式回路13は３本の入力線11に対応してグルー
プアドレスが設定され、制御回路14Aは各出力線12の位
置情報および対応する入力線のグループアドレスに基づ
き各出力線12の出力信号に付加すべき所定の信号遅延量
を示す制御信号を可変遅延回路151〜153に与える制御手
段を含む。また、各入力線11のグループアドレスに対し
て各出力線12の出力信号に付加すべき所定の信号遅延量
を示す信号遅延量テーブル16を備え、制御回路14Aは信
号遅延量テーブルの内容に基づき上記付加すべき所定の
信号遅延量を示す制御信号を与える手段を含む。
通路にそれぞれ挿入された可変遅延回路151〜153を備
え、各同期式回路13は３本の入力線11に対応してグルー
プアドレスが設定され、制御回路14Aは各出力線12の位
置情報および対応する入力線のグループアドレスに基づ
き各出力線12の出力信号に付加すべき所定の信号遅延量
を示す制御信号を可変遅延回路151〜153に与える制御手
段を含む。また、各入力線11のグループアドレスに対し
て各出力線12の出力信号に付加すべき所定の信号遅延量
を示す信号遅延量テーブル16を備え、制御回路14Aは信
号遅延量テーブルの内容に基づき上記付加すべき所定の
信号遅延量を示す制御信号を与える手段を含む。
このような構成の多段同期式ネットワークの動作につい
て説明する。第１表は本発明の多段同期式ネットワーク
のグループ管理アドレスを示す表である。第２表は本発
明の多段同期式ネットワークの信号遅延量テーブルを示
す表である。
て説明する。第１表は本発明の多段同期式ネットワーク
のグループ管理アドレスを示す表である。第２表は本発
明の多段同期式ネットワークの信号遅延量テーブルを示
す表である。
第１図において、同期式回路131〜133の外部入力端子は
各々１本であるが、同期式回路131〜133の外部の入力線
が複数である場合には、各同期式回路131〜133の入力線
ごとにグループアドレスが設定され制御回路14Aでグル
ープ管理される。
各々１本であるが、同期式回路131〜133の外部の入力線
が複数である場合には、各同期式回路131〜133の入力線
ごとにグループアドレスが設定され制御回路14Aでグル
ープ管理される。
第１表において、入力線111はアドレス１、入力線112は
アドレス２および入力線133はアドレス３が割当てられ
ている。
アドレス２および入力線133はアドレス３が割当てられ
ている。
可変遅延回路151〜153は制御回路14Aからの制御信号に
基づいて出力信号に付加する信号遅延量を選択する。第
２表に示すように可変遅延回路151の信号遅延量は２
α、３α、４α、可変遅延回路152の遅延量はα、２
α、３α、および可変遅延回路153の信号遅延量は０、
α、２αであり、可変遅延回路151〜153で選択可能な信
号遅延量は、多段同期式ネットワークの出力となる同期
式回路137〜139の接続関係で定まる。制御回路14Aは出
力線121〜123の出力信号の信号遅延量が均一になる。す
なわち総遅延量が５αになるように第１表および第２表
に示すグループ管理アドレスと信号遅延量テーブル16と
に基づき制御する。たとえば、出力線121に入力信号111
の信号が出力される場合には、可変遅延回路151で３α
の信号遅延量が付加され出力される。この制御は各可変
遅延回路151〜153に入力される入力信号のグループ管理
アドレスおよび信号遅延量テーブル16を参照することで
容易に達成される。
基づいて出力信号に付加する信号遅延量を選択する。第
２表に示すように可変遅延回路151の信号遅延量は２
α、３α、４α、可変遅延回路152の遅延量はα、２
α、３α、および可変遅延回路153の信号遅延量は０、
α、２αであり、可変遅延回路151〜153で選択可能な信
号遅延量は、多段同期式ネットワークの出力となる同期
式回路137〜139の接続関係で定まる。制御回路14Aは出
力線121〜123の出力信号の信号遅延量が均一になる。す
なわち総遅延量が５αになるように第１表および第２表
に示すグループ管理アドレスと信号遅延量テーブル16と
に基づき制御する。たとえば、出力線121に入力信号111
の信号が出力される場合には、可変遅延回路151で３α
の信号遅延量が付加され出力される。この制御は各可変
遅延回路151〜153に入力される入力信号のグループ管理
アドレスおよび信号遅延量テーブル16を参照することで
容易に達成される。
以上のようにして、多段同期ネットワークでフレーム同
期およびワード同期を保持したままの信号処理が可能と
なり、多段同期ネットワークの複数の出力線に跨がる信
号処理が可能となる。
期およびワード同期を保持したままの信号処理が可能と
なり、多段同期ネットワークの複数の出力線に跨がる信
号処理が可能となる。
〔発明の効果〕 以上説明したように、本発明は、簡単な回路構成で出力
信号のフレーム同期およびワード同期を保持したままで
信号処理ができる優れた効果がある。
信号のフレーム同期およびワード同期を保持したままで
信号処理ができる優れた効果がある。
第１図は本発明一実施例多段同期式ネットワークのブロ
ック構成図。 第２図は従来例の多段同期式ネットワークのブロック構
成図。 １〜３……アドレス、111〜113……入力線、121〜123…
…出力線、131〜139……同期式回路、14、14A……制御
回路、15……可変遅延回路、16……信号遅延量テーブ
ル。
ック構成図。 第２図は従来例の多段同期式ネットワークのブロック構
成図。 １〜３……アドレス、111〜113……入力線、121〜123…
…出力線、131〜139……同期式回路、14、14A……制御
回路、15……可変遅延回路、16……信号遅延量テーブ
ル。
Claims (2)
- 【請求項１】Ｎ×Ｍ個のスイッチ手段を有する同期式回
路（13）が格子型に接続された多段ディジタル式同期回
路に複数Ｎ本のディジタル信号入力線（11）および複数
Ｍ本のディジタル信号出力線（12）が接続され、上記同
期式回路（13）にその制御出力線が接続され該回路から
出力されるディジタル信号の出力経路を切り換える制御
回路（14A）を備えた多段同期式ネットワークにおい
て、 上記出力線（12）と上記多段同期式ネットワークの最終
出力段となる上記同期式回路（13）の信号出力端との間
にそれぞれ挿入された可変遅延回路（15）を備え、 上記多段ディジタル式同期回路には上記Ｎ本の入力線毎
に対応してグループアドレスが設定され、上記Ｍ本の出
力線毎に対応して位置情報が設定され、 上記制御回路（14A）は上記グループアドレスおよび上
記位置情報に基づき上記各出力線の出力信号の遅延量を
等しくするために付加すべき所定の信号遅延量を示す制
御信号を上記可変遅延回路（15）に与える手段を含む ことを特徴とする多段同期式ネットワーク。 - 【請求項２】上記所定の信号遅延量は、各出力線（12）
の信号遅延量が信号経路により決まる最大信号遅延量と
等しくなるように各出力線（12）に付加する信号遅延量
であり、該信号遅延量の付加手段は、上記各入力線のグ
ループアドレスと出力線の位置情報により決まる信号遅
延量を示す信号遅延テーブルを備え、該信号遅延量テー
ブルの内容に基づき上記付加すべき所定の信号遅延量を
示す制御信号を与える手段を含む請求項１記載の多段同
期式ネットワーク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292970A JPH0757031B2 (ja) | 1990-10-30 | 1990-10-30 | 多段同期式ネットワーク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292970A JPH0757031B2 (ja) | 1990-10-30 | 1990-10-30 | 多段同期式ネットワーク |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04165891A JPH04165891A (ja) | 1992-06-11 |
| JPH0757031B2 true JPH0757031B2 (ja) | 1995-06-14 |
Family
ID=17788785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292970A Expired - Lifetime JPH0757031B2 (ja) | 1990-10-30 | 1990-10-30 | 多段同期式ネットワーク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0757031B2 (ja) |
-
1990
- 1990-10-30 JP JP2292970A patent/JPH0757031B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04165891A (ja) | 1992-06-11 |
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