JPH04165891A - 多段同期式ネットワーク - Google Patents
多段同期式ネットワークInfo
- Publication number
- JPH04165891A JPH04165891A JP2292970A JP29297090A JPH04165891A JP H04165891 A JPH04165891 A JP H04165891A JP 2292970 A JP2292970 A JP 2292970A JP 29297090 A JP29297090 A JP 29297090A JP H04165891 A JPH04165891 A JP H04165891A
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- Japan
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- signal
- output
- input
- lines
- circuit
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- Granted
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 45
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル伝送交換システムの多段同期式ネ
ットワークに利用する。特に、基幹伝送系、公衆網およ
び加入者系などの伝送系のディジタル伝送交換システム
の多段式同期ネットワークの位相制御装置に関するもの
である。
ットワークに利用する。特に、基幹伝送系、公衆網およ
び加入者系などの伝送系のディジタル伝送交換システム
の多段式同期ネットワークの位相制御装置に関するもの
である。
本発明は多段同期式ネットワークにおいて、入力線のグ
ループアドレスおよび出力線の位置情報に基づき出力信
号に所定の信号遅延量を付加することにより、 簡単な回路構成で出力信号のフレーム同期およびワード
同期を保持したままで信号処理ができるようにしたもの
である。
ループアドレスおよび出力線の位置情報に基づき出力信
号に所定の信号遅延量を付加することにより、 簡単な回路構成で出力信号のフレーム同期およびワード
同期を保持したままで信号処理ができるようにしたもの
である。
第２図は従来例の多段同期式ネットワークのブロック構
成図である。
成図である。
複雑なディジタル信号処理を行う同期システムを構成す
る方式として、機能を分割し小規模な同期式回路を多段
に接続した多段同期式ネットワークを構成する方式があ
る。たとえば、正方格子を用いた多段同期式スイッチネ
ットワークおよびニューロネットワークがある。
る方式として、機能を分割し小規模な同期式回路を多段
に接続した多段同期式ネットワークを構成する方式があ
る。たとえば、正方格子を用いた多段同期式スイッチネ
ットワークおよびニューロネットワークがある。
従来、多段同期式ネットワークは、第２図に示すような
構成であった。第２図において、１１．〜１１３は同期
式ネットワークの入力線、１２１〜１２゜は同期式ネッ
トワークの出力線、１３１〜１３ｓは各々２Ｘ２のスイ
ッチ手段を有する同期式回路であり、１４は制御回路で
ある。第２図では９個の同期式回路１３１〜１３．を用
いて信号処理が行われ、各同期式回路１３．〜１３．の
信号遅延量はそれぞれαビットである。たとえば、入力
線１１．からの入力信号は同期式回路１３．．１３２．
１３ｓ 、１３ｓで信号処理された後に、出力線１２゜
から出力されるときには信号遅延量は４αビツトである
。各入力信号の信号処理経路は制御回路１４で制御され
る。
構成であった。第２図において、１１．〜１１３は同期
式ネットワークの入力線、１２１〜１２゜は同期式ネッ
トワークの出力線、１３１〜１３ｓは各々２Ｘ２のスイ
ッチ手段を有する同期式回路であり、１４は制御回路で
ある。第２図では９個の同期式回路１３１〜１３．を用
いて信号処理が行われ、各同期式回路１３．〜１３．の
信号遅延量はそれぞれαビットである。たとえば、入力
線１１．からの入力信号は同期式回路１３．．１３２．
１３ｓ 、１３ｓで信号処理された後に、出力線１２゜
から出力されるときには信号遅延量は４αビツトである
。各入力信号の信号処理経路は制御回路１４で制御され
る。
しかし、このような従来例の多段同期式ネットワークに
おいては、信号処理経路により信号遅延量が異なる問題
点があった。すなわち、出力線１２゜〜１２．に出力さ
れる信号のビット位相同期は常に保持されるが、入力線
１１１〜ｌ１３の入力信号間のフレーム位相およびワー
ド位相が出力線１２．〜１２゜で異なるためで、出力線
１２．〜１２．間に跨がる信号処理が行えない問題点が
あった。
おいては、信号処理経路により信号遅延量が異なる問題
点があった。すなわち、出力線１２゜〜１２．に出力さ
れる信号のビット位相同期は常に保持されるが、入力線
１１１〜ｌ１３の入力信号間のフレーム位相およびワー
ド位相が出力線１２．〜１２゜で異なるためで、出力線
１２．〜１２．間に跨がる信号処理が行えない問題点が
あった。
本発明は上記の問題点を解決するもので、簡単な回路構
成で出力信号のフレーム同期およびワード同期を保持し
たままで信号処理ができ多段同期式ネットワークを提供
することを目的とする。
成で出力信号のフレーム同期およびワード同期を保持し
たままで信号処理ができ多段同期式ネットワークを提供
することを目的とする。
本発明は、複数８本の入力線および複数Ｍ本の出力線に
接続されＮ×Ｍ個が多段に接続されたディジタル式同期
回路と、上記各入力線に入力する入力信号の信号処理経
路を制御する制御回路とを備えた多段同期式ネットワー
クにおいて、上記Ｍ本の出力線の通路にそれぞれ挿入さ
れた可変遅延回路を備え、上記各ディジタル式同期回路
は上記Ｎ本の入力線に対応してグループアドレスが設定
され、上記制御回路は上記各出力線の位置情報および対
応する入力線のグループアドレスに基づき上記各出力線
の出力信号に付加すべき所定の信号遅延量を示す制御信
号を上記可変遅延回路に与える制御手段を含むことを特
徴とする。
接続されＮ×Ｍ個が多段に接続されたディジタル式同期
回路と、上記各入力線に入力する入力信号の信号処理経
路を制御する制御回路とを備えた多段同期式ネットワー
クにおいて、上記Ｍ本の出力線の通路にそれぞれ挿入さ
れた可変遅延回路を備え、上記各ディジタル式同期回路
は上記Ｎ本の入力線に対応してグループアドレスが設定
され、上記制御回路は上記各出力線の位置情報および対
応する入力線のグループアドレスに基づき上記各出力線
の出力信号に付加すべき所定の信号遅延量を示す制御信
号を上記可変遅延回路に与える制御手段を含むことを特
徴とする。
また、本発明は、上記各入力線のグループアドレスに対
して上記各出力線の出力信号に付加すべき所定の信号遅
延量を示す信号遅延量テーブルを備え、上記制御手段は
上記信号遅延量テーブルの内容に基づき上記付加すべき
所定の信号遅延量を示す制御信号を与える手段を含むこ
とができる。
して上記各出力線の出力信号に付加すべき所定の信号遅
延量を示す信号遅延量テーブルを備え、上記制御手段は
上記信号遅延量テーブルの内容に基づき上記付加すべき
所定の信号遅延量を示す制御信号を与える手段を含むこ
とができる。
各ディジタル式同期回路は上記Ｎ本の入力線に対応して
グループアドレスが設定さる。制御回路は各出力線の位
置情報および対応する入力線のグループアドレスに基づ
き各出力線の出力信号に付加すべき所定の信号遅延量を
示す制御信号を出力する。可変遅延回路はＭ本の出力線
の出力信号に上記制御信号に基づきそれぞれ信号遅延量
を選択し付加して出力する。
グループアドレスが設定さる。制御回路は各出力線の位
置情報および対応する入力線のグループアドレスに基づ
き各出力線の出力信号に付加すべき所定の信号遅延量を
示す制御信号を出力する。可変遅延回路はＭ本の出力線
の出力信号に上記制御信号に基づきそれぞれ信号遅延量
を選択し付加して出力する。
また、各入力線のグループアドレスに対して各出力線の
出力信号に付加すべき所定の信号遅延量を示す信号遅延
量テーブルを設け、制御手段は信号遅延量テーブルの内
容に基づき上記付加すべき所定の信号遅延量を示す制御
信号を与えるこきが望ましい。
出力信号に付加すべき所定の信号遅延量を示す信号遅延
量テーブルを設け、制御手段は信号遅延量テーブルの内
容に基づき上記付加すべき所定の信号遅延量を示す制御
信号を与えるこきが望ましい。
以上により簡単な回路構成で出力信号のフレーム同期お
よびワード同期を保持したままで信号処理ができる。
よびワード同期を保持したままで信号処理ができる。
本発明の実施例について図面を参照して説明する。第１
図は本発明の一実施例多段同期式ネットワークのブロッ
ク構成図である。第１図において、多段同期式ネットワ
ークは、３本の入力線１１．〜１１３および３本の出力
線１２．〜１２．に接続され９個が多段に接続されたデ
ィジタル式同期回路として同期式回路１３．〜１３．と
、各入力線１１に人力する入力信号の信号処理経路を制
御する制御回路１４Ａとを備える。
図は本発明の一実施例多段同期式ネットワークのブロッ
ク構成図である。第１図において、多段同期式ネットワ
ークは、３本の入力線１１．〜１１３および３本の出力
線１２．〜１２．に接続され９個が多段に接続されたデ
ィジタル式同期回路として同期式回路１３．〜１３．と
、各入力線１１に人力する入力信号の信号処理経路を制
御する制御回路１４Ａとを備える。
ここで本発明の特徴とするところは、出力線１２゜〜１
２３の通路にそれぞれ挿入された可変遅延回路１５１〜
１５．を備え、各同期式回路１３は３本の入力線１１に
対応してグループアドレスが設定され、制御回路１４Ａ
は各出力線１２の位置情報および対応する入力線のグル
ープアドレスに基づき各出力線１２の出力信号に付加す
べき所定の信号遅延量を示す制御信号を可変遅延口１８
１５．〜１５．に与える制御手段を含む。また、各入力
線１１のグループアドレスに対して各出力線１２の出力
信号に付加すべき所定の信号遅延量を示す信号遅延量テ
ーブル１６を備え、制御回路１４Ａは信号遅延量テーブ
ルの内容に基づき上記付加すべき所定の信号遅延量を示
す制御信号を与える手段を含む。
２３の通路にそれぞれ挿入された可変遅延回路１５１〜
１５．を備え、各同期式回路１３は３本の入力線１１に
対応してグループアドレスが設定され、制御回路１４Ａ
は各出力線１２の位置情報および対応する入力線のグル
ープアドレスに基づき各出力線１２の出力信号に付加す
べき所定の信号遅延量を示す制御信号を可変遅延口１８
１５．〜１５．に与える制御手段を含む。また、各入力
線１１のグループアドレスに対して各出力線１２の出力
信号に付加すべき所定の信号遅延量を示す信号遅延量テ
ーブル１６を備え、制御回路１４Ａは信号遅延量テーブ
ルの内容に基づき上記付加すべき所定の信号遅延量を示
す制御信号を与える手段を含む。
このような構成の多段同期式ネットワークの動作につい
て説明する。第１表は本発明の多段同期式ネットワーク
のグループ管理アドレスを示す表である。第２表は本発
明の多段同期式ネットワークの信号遅延量テーブルを示
す表である。
て説明する。第１表は本発明の多段同期式ネットワーク
のグループ管理アドレスを示す表である。第２表は本発
明の多段同期式ネットワークの信号遅延量テーブルを示
す表である。
第１図において、同期式回路１３．〜１３．の外部入力
端子は各々１本であるが、同期式回路１３１〜１３３の
外部の入力線が複数である場合には、各同期式回路１３
．〜１３３の入力線ごとにグループアドレスが設定され
制御回路１４Ａでグループ管理される。
端子は各々１本であるが、同期式回路１３１〜１３３の
外部の入力線が複数である場合には、各同期式回路１３
．〜１３３の入力線ごとにグループアドレスが設定され
制御回路１４Ａでグループ管理される。
第１表において、入力線１１１ はアドレス１、入力線
１１２はアドレス２および入力線１３３はアドレス３が
割当てられている。
１１２はアドレス２および入力線１３３はアドレス３が
割当てられている。
可変遅延回路１５．〜１５３は制御回路１４Ａからの制
御信号に基づいて出力信号に付加する信号遅延量を選択
する。第２表に示すように可変遅延回路１５、の信号遅
延量は２α、３α、４α、可変遅延回路１５．の遅延量
はα、２α、３α、および可変遅延回路１５３の信号遅
延量は０、α、２αであり、可変遅延回路１５１〜１５
．で選択可能な信号遅延量は、多段式同期ネットワーク
の出力となる同期式回路１３７〜１３．の接続関係で定
まる。制御回路１４Ａは出力線１２．〜１２．の出力信
号の信号遅延量が均一になる、すなわち総遅延量が５α
になるように第１表および第２表に示すグループ管理ア
ドレスと信号遅延量テーブル１６とに基づき制御する。
御信号に基づいて出力信号に付加する信号遅延量を選択
する。第２表に示すように可変遅延回路１５、の信号遅
延量は２α、３α、４α、可変遅延回路１５．の遅延量
はα、２α、３α、および可変遅延回路１５３の信号遅
延量は０、α、２αであり、可変遅延回路１５１〜１５
．で選択可能な信号遅延量は、多段式同期ネットワーク
の出力となる同期式回路１３７〜１３．の接続関係で定
まる。制御回路１４Ａは出力線１２．〜１２．の出力信
号の信号遅延量が均一になる、すなわち総遅延量が５α
になるように第１表および第２表に示すグループ管理ア
ドレスと信号遅延量テーブル１６とに基づき制御する。
たとえば、出力線１２．に入力信号１１．の信号が出力
される場合には、可変遅延回路１５１で３αの信号遅延
量が付加され出力される。この制御は各可変遅延回路１
５１〜１５．に入力される入力信号のグループ管理アド
レスおよび信号遅延量テーブル１６を参照することで容
易に達成される。
される場合には、可変遅延回路１５１で３αの信号遅延
量が付加され出力される。この制御は各可変遅延回路１
５１〜１５．に入力される入力信号のグループ管理アド
レスおよび信号遅延量テーブル１６を参照することで容
易に達成される。
以上のようにして、多段同期ネットワークでフレーム同
期およびワード同期を保持したままの信号処理が可能と
なり、多段同期ネットワークの複数の出力線に跨がる信
号処理が可能となる。
期およびワード同期を保持したままの信号処理が可能と
なり、多段同期ネットワークの複数の出力線に跨がる信
号処理が可能となる。
（以下本頁余白）
第１表
グループ管理アドレス
第２表
信号遅延量テーブル
〔発明の効果〕
以上説明したように、本発明は、簡単な回路構成で出力
信号のフレーム同期およびワード同期を保持したままで
信号処理ができる優れた効果がある。
信号のフレーム同期およびワード同期を保持したままで
信号処理ができる優れた効果がある。
第１図は本発明一実施例多段同期式ネットワークのブロ
ック構成図。 第２図は従来例の多段同期式ネットワークのブロック構
成図。 １〜３・・・アドレス、１１．〜１１３・・・入力線、
１２１〜１２３・・・出力線、１３．〜１３．・・・同
期式回路、１４．１４Ａ・・・制御回路、１５・・・可
変遅延回路、１６・・・信号遅延量テーブル。
ック構成図。 第２図は従来例の多段同期式ネットワークのブロック構
成図。 １〜３・・・アドレス、１１．〜１１３・・・入力線、
１２１〜１２３・・・出力線、１３．〜１３．・・・同
期式回路、１４．１４Ａ・・・制御回路、１５・・・可
変遅延回路、１６・・・信号遅延量テーブル。
Claims (1)
- 【特許請求の範囲】 １、複数Ｎ本の入力線および複数Ｍ本の出力線に接続さ
れＮ×Ｍ個が多段に接続されたディジタル式同期回路と
、上記各入力線に入力する入力信号の信号処理経路を制
御する制御回路とを備えた多段同期式ネットワークにお
いて、 上記Ｍ本の出力線の通路にそれぞれ挿入された可変遅延
回路を備え、 上記各ディジタル式同期回路は上記Ｎ本の入力線に対応
してグループアドレスが設定され、上記制御回路は上記
各出力線の位置情報および対応する入力線のグループア
ドレスに基づき上記各出力線の出力信号に付加すべき所
定の信号遅延量を示す制御信号を上記可変遅延回路に与
える制御手段を含む ことを特徴とする多段同期式ネットワーク。 ２、上記各入力線のグループアドレスに対して上記各出
力線の出力信号に付加すべき所定の信号遅延量を示す信
号遅延量テーブルを備え、上記制御手段は上記信号遅延
量テーブルの内容に基づき上記付加すべき所定の信号遅
延量を示す制御信号を与える手段を含む請求項１記載の
多段同期式ネットワーク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292970A JPH0757031B2 (ja) | 1990-10-30 | 1990-10-30 | 多段同期式ネットワーク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292970A JPH0757031B2 (ja) | 1990-10-30 | 1990-10-30 | 多段同期式ネットワーク |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04165891A true JPH04165891A (ja) | 1992-06-11 |
| JPH0757031B2 JPH0757031B2 (ja) | 1995-06-14 |
Family
ID=17788785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292970A Expired - Lifetime JPH0757031B2 (ja) | 1990-10-30 | 1990-10-30 | 多段同期式ネットワーク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0757031B2 (ja) |
-
1990
- 1990-10-30 JP JP2292970A patent/JPH0757031B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0757031B2 (ja) | 1995-06-14 |
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