JPH0756762A - データ伝送装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、データ伝送装置の故障の際に、制
御装置の切換を無くして制御の連続性の確保を図る。 【構成】 制御装置（１５ａ）又は伝送路（１３ａ〜
ｂ）から受けたデータの伝送処理を実行する現用系及び
待機系のデータ伝送処理手段（１８Ａ〜Ｂ、１９Ａ〜
Ｂ、２０Ａ〜Ｂ、２１Ａ〜Ｂ、２２Ａ〜Ｂ、２３Ａ〜
Ｂ）と、現用系のデータ伝送処理手段におけるプログラ
ム及びデータに基づいて、現用系のデータ伝送処理手段
における伝送処理異常の有無を検出する伝送異常検出手
段（１９Ａ，２４Ａ）と、現用系のデータ伝送処理手段
のみを制御装置及び伝送路に接続し、異常検出手段によ
り伝送処理の異常が検出されたとき、現用系のデータ伝
送処理手段を制御装置及び伝送路から開放すると共に、
待機系のデータ伝送処理手段を制御装置及び伝送路に接
続する伝送系切換手段（１７，２６）とを備えたデータ
伝送装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、制御装置と伝送路の間
でデータを送受信するデータ伝送装置に係わり、特に故
障時のバックアップ切換時間を短縮化し得るデータ伝送
装置に関する。

【０００２】

【従来の技術】一般に、産業プラントでは、各制御対象
に対応して複数の制御装置及び操作卓装置が伝送路で接
続された分散型制御システム（ＤＣＳ）が広く用いられ
ている。

【０００３】図４はこの分散型制御システムの基本構成
を示すブロック図である。この分散型制御システムは、
操作者が監視操作する複数の操作卓装置１₁ 〜１₃ が二
重化された伝送路２₁ ，２₂ を介してプラントを制御す
る複数の制御装置３₁ 〜３₄ に接続されている。

【０００４】また、この種の分散型制御システムは信頼
性を確保するため、通常、図５に示すように制御装置１
を二重化して構成されている。この分散型制御システム
は、二重化された各制御装置３ａ，３ｂが各々データ伝
送装置４ａ，４ｂを介して二重化された伝送路２₁ ，２
₂ に接続されている。

【０００５】また、各制御装置３ａ，３ｂは互いに二重
化制御線群５で接続され、例えば現用系が制御装置３ａ
及びデータ伝送装置４ａであり、待機系が制御装置３ｂ
及びデータ伝送装置４ｂとなる。

【０００６】ここで、現用系の制御装置３ａが故障する
と、二重化制御線群５を通して待機系の制御装置３ｂに
通知される。これにより、待機系の制御装置３ｂは現用
系の制御装置として機能し、システムの運転を継続す
る。なお、故障した元現用系の制御装置３ａは、修理後
に待機系の制御装置として機能し、現用系の故障に備え
て待機する。

【０００７】

【発明が解決しようとする課題】しかしながら、以上の
ような分散型制御システムでは、制御装置３ａがデータ
伝送装置４ａを介して伝送路２₁ ，２₂ に接続されてい
るので、制御装置３ａが正常であってもデータ伝送装置
４ａが故障した場合、現用系の制御装置３ａを待機系の
制御装置３ｂに切換えなければならないという問題があ
る。

【０００８】すなわち、制御装置３ａの切換えの際に
は、一旦制御装置３ａを停止させるために制御の滞りが
発生するが、この制御の滞りがデータ伝送装置４ａの故
障の際にも発生するので、制御の連続性を低下させる問
題がある。

【０００９】本発明は上記実情を考慮してなされたもの
で、データ伝送装置の故障の際に、制御装置の切換を無
くして制御の連続性を確保し得るデータ伝送装置を提供
することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に本発明は、複数の制御装置とその伝送路との間に各々
介在され、前記制御装置と前記伝送路との間でデータを
送受信するデータ伝送装置において、前記制御装置又は
前記伝送路からデータを受けたとき、所定のプログラム
に基づいて、当該データの伝送処理を実行する現用系及
び待機系のデータ伝送処理手段と、この現用系のデータ
伝送処理手段における前記プログラム及び前記データに
基づいて、前記現用系のデータ伝送処理手段における伝
送処理の異常の有無を検出する伝送異常検出手段と、前
記現用系のデータ伝送処理手段のみを前記制御装置及び
前記伝送路に接続し、前記異常検出手段により伝送処理
の異常が検出されたとき、前記現用系のデータ伝送処理
手段を前記制御装置及び前記伝送路から開放すると共
に、前記待機系のデータ伝送処理手段を前記制御装置及
び前記伝送路に接続する伝送系切換手段とを備えたデー
タ伝送装置である。

【００１１】

【作用】従って、本発明は以上のような手段を講じたこ
とにより、制御装置又は伝送路からデータを受けたと
き、所定のプログラムに基づいて、当該データの伝送処
理を実行する現用系及び待機系のデータ伝送処理手段を
設け、伝送異常検出手段が、この現用系のデータ伝送処
理手段におけるプログラム及びデータに基づいて、現用
系のデータ伝送処理手段における伝送処理の異常の有無
を検出し、伝送系切換手段が、現用系のデータ伝送処理
手段のみを制御装置及び伝送路に接続し、異常検出手段
により伝送処理の異常が検出されたとき、現用系のデー
タ伝送処理手段を制御装置及び伝送路から開放すると共
に、待機系のデータ伝送処理手段を制御装置及び伝送路
に接続するので、データ伝送装置の故障の際に、伝送装
置内で現用系及び待機系の伝送処理手段の切換えを行
い、制御装置の切換を無くして制御の連続性を確保する
ことができる。

【００１２】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例に係るデータ伝送
装置の構成及び接続される周辺装置を示すブロック図で
ある。このデータ伝送装置１１ａ，１１ｂは、操作卓装
置１２に接続された複数の伝送路１３ａ，１３ｂ及び二
重化されて互いに二重化制御線群１４で接続された複数
の制御装置１５ａ，１５ｂの間に夫々介在されている。
なお、これらデータ伝送装置１１ａ，１１ｂは夫々対応
する制御装置１５ａ，１５ｂに接続されているが、互い
に同一構成なので、データ伝送装置１１ａを例に上げて
説明する。

【００１３】このデータ伝送装置１１ａは、制御装置１
５ａに接続されたバスインタフェイス（ＢＩＦ）１６が
ＭＰＵ系冗長化制御回路（ＭＲＣ）１７に接続されてい
る。なお、バスインタフェイス１６は、例えばＩＥＥＥ
１２９６規格の標準バスが使用可能である。

【００１４】ＭＰＵ系冗長化制御回路１７は、Ａの添字
を付して示す現用系のＭＰＵバス１８Ａを介してＭＰＵ
１９Ａ、ＰＲＯＭ２０Ａ、ＲＡＭ２１Ａ、データバッフ
ァメモリ（ＤＢＭ）２２Ａ及びトークンバスコントロー
ラ（ＴＢＣ）２３Ａに接続され、同様にＢの添字を付し
て示す待機系のＭＰＵバス１８Ｂを介してＭＰＵ１９
Ｂ、ＰＲＯＭ２０Ｂ、ＲＡＭ２１Ｂ、データバッファメ
モリ２２Ｂ及びトークンバスコントローラ２３Ｂに接続
されている。ここで、これらＭＰＵバス１８Ａ，１８
Ｂ、ＭＰＵ１９Ａ，１９Ｂ、ＰＲＯＭ２０Ａ，２０Ｂ、
ＲＡＭ２１Ａ，２１Ｂ、データバッファメモリ２２Ａ，
２２Ｂ及びトークンバスコントローラ２３Ａ，２３Ｂは
データ伝送手段を構成している。なお、ＭＰＵ系冗長化
制御回路１７の具体的な構成は後述する。

【００１５】また、各ＭＰＵバス１８Ａ，１８Ｂは、例
えばＩＥＥＥ １２９６規格の３２ビット幅の標準バス
が使用可能であり、各ＭＰＵ１９Ａ，１９Ｂは、ハード
ウエアの異常をＰＲＯＭ２０Ａ、ＲＡＭ２１Ａ及びデー
タバッファメモリ２２Ａのパリティチェックエラー及び
内部バスストール（無応答エラー）によって検出する機
能を有し、ハードウエア異常を検出したとき、故障信号
をＭＰＵ系冗長化制御回路１７及びＴＢＣ冗長化制御回
路２６に送出している。

【００１６】また、各ＭＰＵ１９Ａ，１９Ｂはバス使用
許可信号をＭＰＵ系冗長化制御回路１７及びＴＢＣ冗長
化制御回路２６に送出する機能をもっている。さらに、
各ＭＰＵ１９Ａ，１９Ｂは、ＭＰＵ１９Ａ，１９Ｂ自体
の暴走及び渋滞を検出するウオッチドッグタイマ２４
Ａ，２４Ｂ（ＷＤＴ）を有し、各ウオッチドッグタイマ
２４Ａ，２４Ｂは前述したプログラム処理の渋滞等を検
出したとき、渋滞信号をＭＰＵ系冗長化制御回路１７及
びＴＢＣ冗長化制御回路２６に送出する機能をもってい
る。なお、各ＭＰＵ１９Ａ，１９Ｂ及び各ウオッチドッ
グタイマ２４Ａ，２４Ｂは伝送異常検出手段を構成して
いる。

【００１７】各トークンバスコントローラ２３Ａ，２３
Ｂは伝送のメディアアクセスを行う機能を有し、例えば
ＩＳＯ ８８０２／４規格のものが使用可能であって、
夫々ＴＲＣバス２５Ａ，２５Ｂを介してＴＢＣ冗長化制
御回路（ＴＲＣ）２６に接続されている。ＴＲＣバス２
５Ａ，２５Ｂは、例えば１６ビットのバス幅をもってい
る。

【００１８】ＴＢＣ冗長化制御回路２６は物理層冗長化
制御回路（ＰＲＣ）２７に接続され、物理層冗長化制御
回路２７は個別にキャリアバンドモデム（ＣＢＭ）２８
Ａ，２８Ｂを介して各伝送路１３ａ，１３ｂに接続され
ている。なお、ＴＢＣ冗長化制御回路２６の具体的な構
成は後述する。

【００１９】また、物理層冗長化制御回路２７は該キャ
リアバンドモデム２８Ａ，２８Ｂの冗長化制御回路であ
り、キャリアバンドモデム２８Ａ，２８Ｂは送受信回路
であって、例えばＩＳＯ ８８０２／４規格のものが使
用可能である。

【００２０】続いて、前述したＭＰＵ冗長化制御回路１
７及びＴＢＣ冗長化制御回路２６の具体的な構成を説明
する。ＭＰＵ系冗長化制御回路１７は、ＭＰＵ１９Ａ，
１９Ｂからバス使用許可信号を受けたとき、対応するＭ
ＰＵバス１８Ａ，１８Ｂとバスインタフェイス１６とを
接続し、且つＭＰＵ１９Ａ，１９Ｂからの故障信号又は
ＷＤＴ２４Ａ，２４Ｂからの渋滞信号を受けたとき、対
応するＭＰＵバス１８Ａ，１８Ｂとバスインタフェイス
１６との接続を開放する機能をもっている。

【００２１】具体的には、図２に示すように、ＭＰＵ１
９Ａからの故障信号“１”又はＷＤＴ２４Ａからの渋滞
信号“１”が現用系ＮＯＲ回路３１Ａを通って故障検出
信号“０”として現用系ＡＮＤ回路３２Ａの一方の入力
端子及び現用系ＮＯＴ回路３３Ａに送出可能となってい
る。

【００２２】現用系ＡＮＤ回路３２Ａは現用系ＮＯＲ回
路３１Ａからの故障検出信号が無い“１”のときで且つ
ＭＰＵ１９Ａからのバス使用許可信号“１”を受けたと
き、バス使用信号“１”を双方向バスゲート３４Ａに送
出するものであり、双方向バスゲート３４Ａは現用系Ａ
ＮＤ回路３２Ａからバス使用信号“１”を受けたとき、
ＭＰＵバス１８Ａとバスインタフェイス１６とを接続す
る機能をもっている。現用系ＮＯＴ回路３３Ａは現用系
ＮＯＲ回路３１Ａから故障検出信号“０”を受けたと
き、相手側故障信号“１”を待機系のＭＰＵ１９Ｂに送
出するものである。

【００２３】また同様に、ＭＰＵ系冗長化制御回路１７
は、ＭＰＵ１９Ｂからの故障信号“１”又はＷＤＴ２４
Ｂからの渋滞信号“１”が待機系ＮＯＲ回路３１Ｂを通
って故障検出信号“０”として待機系ＡＮＤ回路３２Ｂ
の一方の入力端子及び待機系ＮＯＴ回路３３Ｂに送出可
能となっている。

【００２４】待機系ＡＮＤ回路３２Ｂは待機系ＮＯＲ回
路３１Ｂからの故障検出信号が無い“１”のときで且つ
ＭＰＵ１９Ｂからのバス使用許可信号“１”を受けたと
き、バス使用信号“１”を双方向バスゲート３４Ｂに送
出するものであり、双方向バスゲート３４Ｂは待機系Ａ
ＮＤ回路３２Ｂからバス使用信号“１”を受けたとき、
ＭＰＵバス１８Ｂとバスインタフェイス１６とを接続す
る機能をもっている。待機系ＮＯＴ回路３３Ｂは待機系
ＮＯＲ回路３１Ｂから故障検出信号“０”を受けたと
き、相手側故障信号“１”を現用系のＭＰＵ１９Ａに送
出するものである。

【００２５】一方、ＴＢＣ冗長化制御回路２６は、ＭＰ
Ｕ１９Ａ，１９Ｂからバス使用許可信号を受けたとき、
対応するＴＲＣバス２５Ａ，２５Ｂと物理層冗長化制御
回路２７とを接続し、且つＭＰＵ１９Ａ，１９Ｂからの
故障信号又はＷＤＴ２４Ａ，２４Ｂからの渋滞信号を受
けたとき、対応するＴＲＣバス２５Ａ，２５Ｂと物理層
冗長化制御回路２７との接続を開放する機能をもってい
る。

【００２６】具体的には、図３に示すように、ＭＰＵ１
９Ａからの故障信号“１”又はＷＤＴ２４Ａからの渋滞
信号“１”が現用系ＮＯＲ回路４１Ａを通って故障検出
信号“０”として現用系ＡＮＤ回路４２Ａの一方の入力
端子及び現用系ＮＯＴ回路４３Ａに送出可能となってい
る。

【００２７】現用系ＡＮＤ回路４２Ａは現用系ＮＯＲ回
路４１Ａからの故障検出信号が無い“１”のときで且つ
ＭＰＵ１９Ａからのバス使用許可信号“１”を受けたと
き、バス使用信号“１”を双方向バスゲート４４Ａに送
出するものであり、双方向バスゲート４４Ａは現用系Ａ
ＮＤ回路４２Ａからバス使用信号“１”を受けたとき、
ＴＲＣバス２５Ａと物理層冗長化制御回路２７とを接続
する機能をもっている。現用系ＮＯＴ回路４３Ａは現用
系ＮＯＲ回路４１Ａから故障検出信号“０”を受けたと
き、相手側故障信号“１”を待機系のＭＰＵ１９Ｂに送
出するものである。

【００２８】また同様に、ＭＰＵ系冗長化制御回路１７
は、ＭＰＵ１９Ｂからの故障信号“１”又はＷＤＴ２４
Ｂからの渋滞信号“１”が待機系ＮＯＲ回路４１Ｂを通
って故障検出信号“０”として待機系ＡＮＤ回路４２Ｂ
の一方の入力端子及び待機系ＮＯＴ回路４３Ｂに送出可
能となっている。

【００２９】待機系ＡＮＤ回路４２Ｂは待機系ＮＯＲ回
路４１Ｂからの故障検出信号が無い“１”のときで、且
つＭＰＵ１９Ｂからのバス使用許可信号“１”を受けた
とき、バス使用信号“１”を双方向バスゲート４４Ｂに
送出するものであり、双方向バスゲート４４Ｂは待機系
ＡＮＤ回路４２Ｂからバス使用信号“１”を受けたと
き、ＴＲＣバス２５Ｂと物理層冗長化制御回路２７とを
接続する機能をもっている。待機系ＮＯＴ回路４３Ｂは
待機系ＮＯＲ回路４１Ｂから故障検出信号“０”を受け
たとき、相手側故障信号“１”を現用系のＭＰＵ１９Ａ
に送出するものである。

【００３０】なお、ＭＰＵ系冗長化制御回路１７及びＴ
ＢＣ冗長化制御回路２６は伝送系切換手段を構成してい
る。次に、このように構成されたデータ伝送装置の動作
を説明する。

【００３１】データ伝送装置１１ａの初期化時に、予め
設定された一方のＭＰＵ系がＡの添字で示す現用系とな
り、他方がＢの添字で示す待機系となる。すなわち、現
用系のＭＰＵ１９Ａはバス使用許可信号“１”をＭＰＵ
系冗長化制御回路１７の現用系ＡＮＤ回路３２Ａ及びＴ
ＢＣ冗長化制御回路２６の現用系ＡＮＤ回路４２Ａに与
える。一方、待機系のＭＰＵ１９Ｂはバス使用許可信号
を待機系ＡＮＤ回路３２Ｂ，４２Ｂに送出しない。

【００３２】また、現時点で異常がないことから、現用
系のＭＰＵ１９Ａからの故障信号及びウオッチドッグタ
イマ２４Ａからの渋滞信号は現用系ＮＯＲ回路３１Ａ，
４１Ａに送出されないため、現用系ＮＯＲ回路３１Ａは
現用系ＡＮＤ回路３２Ａに信号レベル“１”を与える。
同様に現用系ＮＯＲ回路４１Ａは現用系ＡＮＤ回路４２
Ａに信号レベル“１”を与える。

【００３３】これにより、ＭＰＵ系冗長化制御回路１７
の現用系ＡＮＤ回路３２Ａはバス使用信号“１”を双方
向バスゲート３４Ａに与えて該双方向バスゲートを使用
許可とし、現用系のＭＰＵバス１８Ａとバスインタフェ
イス１６とを接続する。なお、待機系の双方向バスゲー
ト３４Ｂは、前述した通り、待機系ＡＮＤ回路４２Ｂに
バス使用許可信号が与えられないことから使用禁止とな
る。

【００３４】同様に、ＴＢＣ冗長化制御回路２６は現用
系ＡＮＤ回路４２Ａはバス使用信号“１”を双方向バス
ゲート４４Ａに与えて現用系のＴＲＣバス２５Ａと物理
層冗長化制御回路２７とを接続する。また、待機系の双
方向バスゲート４４Ｂは、前述した通り、待機系ＡＮＤ
回路４２Ｂにバス使用許可信号が与えられないことから
使用禁止となる。

【００３５】よって、現用系のＭＰＵバス１８Ａはバス
インタフェイス１６を介して制御装置１５ａに接続され
ると共に、物理層冗長化制御装置２７等を介して伝送路
に接続され、データ伝送装置１１ａは現用系により制御
装置１５ａと伝送路１３ａ，１３ｂとの間でデータ伝送
を実行する。

【００３６】この状態において、現用系のＭＰＵ１９Ａ
が、例えばパリティチェックにより、自系の故障を検出
したとする。このとき、ＭＰＵ１９Ａは故障信号をＭＰ
Ｕ系冗長化制御回路１７の現用系ＮＯＲ回路３１Ａ及び
ＴＢＣ冗長化制御回路２６の現用系ＮＯＲ回路４１Ａに
送出する。

【００３７】なお、このとき、ウオッチドッグタイマ２
４Ａが現用系のＭＰＵ１９Ａ自体のプログラム処理の渋
滞を検出して渋滞信号を現用系ＮＯＲ回路３１Ａ，４１
Ａに送出したとしても、後の動作は同様である。

【００３８】ＭＰＵ系冗長化制御回路１７の現用系ＮＯ
Ｒ回路３１Ａは、故障信号又は渋滞信号のいずれかを受
けると、現用系ＡＮＤ回路３２Ａから出力されるバス使
用信号を使用禁止状態“０”に変えて現用系のＭＰＵバ
ス１８Ａとバスインタフェイス１６との接続を開放する
と共に、現用系ＮＯＴ回路３３Ａを介して相手側故障信
号を待機系のＭＰＵ１９Ｂに送出する。

【００３９】一方、ＴＢＣ冗長化制御回路２６の現用系
ＮＯＲ回路４１Ａは、故障信号又は渋滞信号のいずれか
を受けると、現用系ＡＮＤ回路４２Ａから出力されるバ
ス使用信号を使用禁止状態“０”に変えて現用系のＴＲ
Ｃバス２５Ａと物理層冗長化制御回路２７との接続を開
放すると共に、現用系ＮＯＴ回路４３Ａを介して相手側
故障信号を待機系のＭＰＵ１９Ｂに送出する。

【００４０】待機系のＭＰＵ１９Ｂは、相手側故障信号
を受けると、バス使用許可信号“１”をＴＢＣ冗長化制
御回路２６の待機系ＡＮＤ回路４２Ｂに印加して待機系
ＡＮＤ回路４２Ｂから出力されるバス使用信号を使用状
態“１”に変えて待機系のＴＲＣバス２５Ｂと物理層冗
長化制御回路２７とを接続する。

【００４１】これにより、現用系のＭＰＵバス１８Ａか
ら制御装置１５ａと伝送路１３ａ，１３ｂとを開放し、
且つ待機系のＭＰＵバス１８Ｂを制御装置１５ａと伝送
路１３ａ，１３ｂとに接続して新たな現用系とする。

【００４２】以後、新たな現用系により、データ伝送を
実行する。上述したように本実施例によれば、制御装置
１５ａ又は伝送路１３ａ，１３ｂからデータを受けたと
き、所定のプログラムに基づいて、当該データの伝送処
理を実行する現用系及び待機系のＭＰＵ１９Ａ，１９
Ｂ、ＰＲＯＭ２０Ａ，２０Ｂ、ＲＡＭ２１Ａ，２１Ｂ、
ＤＢＭ２２Ａ，２２Ｂ及びＴＢＣ２３Ａ，２３Ｂを設
け、ＭＰＵ１９Ａ及びウオッチドッグタイマ２４Ａが、
現用系における伝送処理の異常の有無を検出し、ＭＰＵ
系冗長化制御回路１７及びＴＢＣ冗長化制御回路２６
が、現用系のみを制御装置１５ａ及び伝送路１３ａ，１
３ｂに接続し、ＭＰＵ１９Ａ又はウオッチドッグタイマ
２４Ａにより伝送処理の異常が検出されたとき、現用系
を制御装置１５ａ及び伝送路１３ａ，１３ｂから開放す
ると共に、待機系を制御装置１５ａ及び伝送路１３ａ，
１３ｂに接続するようにしたので、データ伝送装置の故
障の際に、伝送装置内で現用系及び待機系の切換えを行
い、制御装置の切換を無くして制御の連続性を確保する
ことができる。

【００４３】また、伝送装置本体を複数台設けずに伝送
装置本体内部を冗長化して自己診断機能を設けたので、
制御装置に切換制御及び異常検出のための負荷を与え
ず、制御性の向上を図り得ると共に、伝送装置を２台設
けるよりも低廉な費用で実現することができる。その
他、本発明はその要旨を逸脱しない範囲で種々変形して
実施できる。

【００４４】

【発明の効果】以上説明したように本発明によれば、制
御装置又は伝送路からデータを受けたとき、所定のプロ
グラムに基づいて、当該データの伝送処理を実行する現
用系及び待機系のデータ伝送処理手段を設け、伝送異常
検出手段が、この現用系のデータ伝送処理手段における
プログラム及びデータに基づいて、現用系のデータ伝送
処理手段における伝送処理の異常の有無を検出し、伝送
系切換手段が、現用系のデータ伝送処理手段のみを制御
装置及び伝送路に接続し、異常検出手段により伝送処理
の異常が検出されたとき、現用系のデータ伝送処理手段
を制御装置及び伝送路から開放すると共に、待機系のデ
ータ伝送処理手段を制御装置及び伝送路に接続するよう
にしたので、データ伝送装置の故障の際に、伝送装置内
で現用系及び待機系の伝送処理手段の切換えを行い、制
御装置の切換を無くして制御の連続性を確保できるデー
タ伝送装置を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデータ伝送装置の構成
及び接続される周辺装置を示すブロック図。

【図２】同実施例におけるＭＰＵ系冗長化制御回路の構
成を示す図。

【図３】同実施例におけるＴＢＣ冗長化制御回路の構成
を示す図。

【図４】従来の分散型制御システムの基本構成を示すブ
ロック図。

【図５】従来の分散型制御システムの基本構成を示すブ
ロック図。

【符号の説明】

１１ａ，１１ｂ…データ伝送装置、１２…操作卓装置、
１３ａ，１３ｂ…伝送路、１４…二重化制御線群、１５
ａ，１５ｂ…制御装置、１６…バスインタフェイス、１
７…ＭＰＵ系冗長化制御回路、１８Ａ，１８Ｂ…ＭＰＵ
バス、１９Ａ，１９Ｂ…ＭＰＵ、２０Ａ，２０Ｂ…ＰＲ
ＯＭ、２１Ａ，２１Ｂ…ＲＡＭ、２２Ａ，２２Ｂ…デー
タバッファメモリ、２３Ａ，２３Ｂ…トークンバスコン
トローラ、２４Ａ，２４Ｂ…ウオッチドッグタイマ、２
５Ａ，２５Ｂ…ＴＲＣバス、２６…ＴＢＣ冗長化制御回
路、２７…物理層冗長化制御回路、２８Ａ，２８Ｂ…キ
ャリアバンドモデム。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の制御装置とその伝送路との間に各
   々介在され、前記制御装置と前記伝送路との間でデータ
   を送受信するデータ伝送装置において、 前記制御装置又は前記伝送路からデータを受けたとき、
   所定のプログラムに基づいて、当該データの伝送処理を
   実行する現用系及び待機系のデータ伝送処理手段と、 この現用系のデータ伝送処理手段における前記プログラ
   ム及び前記データに基づいて、前記現用系のデータ伝送
   処理手段における伝送処理の異常の有無を検出する伝送
   異常検出手段と、 前記現用系のデータ伝送処理手段のみを前記制御装置及
   び前記伝送路に接続し、前記異常検出手段により伝送処
   理の異常が検出されたとき、前記現用系のデータ伝送処
   理手段を前記制御装置及び前記伝送路から開放すると共
   に、前記待機系のデータ伝送処理手段を前記制御装置及
   び前記伝送路に接続する伝送系切換手段とを備えたこと
   を特徴とするデータ伝送装置。