JP2778691B2

JP2778691B2 - バス監視回路

Info

Publication number: JP2778691B2
Application number: JP63007618A
Authority: JP
Inventors: 義夫山本
Original assignee: Toshiba Engineering Corp
Current assignee: Toshiba Engineering Corp
Priority date: 1988-01-19
Filing date: 1988-01-19
Publication date: 1998-07-23
Anticipated expiration: 2013-07-23
Also published as: JPH01184564A

Description

【発明の詳細な説明】［発明の目的］（産業上の技術分野）この発明は計算機システムの入出力チャンネルと入出
力装置との間の入出力インターフェースにおけるバスラ
インでの異常の有無を監視するバス監視回路に関する。

（従来の技術）計算機システムの主要部には、入出力装置としてCRT
表示装置やタイプライタなどが接続されるが、具体的に
は第２図に示すように中央処理装置（CPU）１に入出力
インターフェース（バスライン）２を介して入出力イン
ターフェース回路３、４が接続され、これらインターフ
ェース回路３、４にCRT表示装置５およびタイプライタ
６が各別に接続され、中央処理装置１からの指令に応じ
て、各入出力インターフェース回路３、４によりCRT表
示装置５およびタイプライタ６が動作されるようになっ
ている。この場合、中央処理装置１と入出力インターフ
ェース回路３、４の間に介在される入出力インターフェ
ース（バスライン）２は、第３図に示すように中央処理
装置１から入出力インターフェース回路３（４）相互間
のデータを転送するためのバスラインDATA、バサライン
上に転送されるデータの種別を認識するための複数のバ
スラインADRS、CMD、入出力インターフェース３（４）
からの割り込み処理動作を実行するための複数のバスラ
インATN、RACK、SYCから構成されている。

しかして、このような計算機システムにおいて、CRT
表示装置５およびタイプライタ６の入出力装置からの要
求により入出力インターフェース回路３（４）から中央
処理装置１にデータの転送を行なう場合には、第４図に
示すように、入出力インターフェース回路３（４）は、
まず所定の信号、例えばATNを「ON」（）にすること
によって中央処理装置１にデータ転送要求があることを
通知する。中央処理装置１は、ATNを受取ると、入出力
インターフェース回路３（４）に対して要求を受取った
ことを承認するRACKを「ON」にする（）。入出力イン
ターフェース回路３（４）がRACKを受取ると、中央処理
装置１に対して自分が要求したことを示す機器アドレス
をデータラインDATAを介して中央処理装置１に転送する
（）。中央処理装置１はデータ転送要求があった機
器が確認できると、その機器のアドレスを付加し、入出
力インターフェース回路３（４）に転送することで、入
出力インターフェース回路３（４）でのデータ転送を可
能にさせる（）。

中央処理装置１は所定の信号、例えばCMDを「ON」に
する（）ことによってアクセスを受けた入出力インタ
ーフェース回路３（４）はデータラインDATAを介して転
送するデータがステータスであることを識別するととも
にステータスをデータラインDATAを介して中央処理装置
１に転送する（）。正常なステータスを中央処理装
置１が受取ると、所定の信号、例えばCMDを「ON」にす
る（）ことによって、入出力インターフェース回路３
（４）はデータラインDATAを介して転送するデータがデ
ータであることを識別するとともに、データをデータラ
インDATAを介して中央処理装置１へ転送する（）。

以下、同様にして入出力インターフェース回路３
（４）に対するデータ転送が行なわれることになる。

ところで、このような計算機システムによりデータ転
送を行なう場合、入出力インターフェース回路３（４）
が正常状態にあるかの情報、または異常状態に陥った際
の、その種別を含めた情報を、ステータス情報として中
央処理装置１に転送する必要がある。

そこで、従来、第５図に示すように中央処理装置１と
入出力インターフェース回路３（４）の間の入出力イン
ターフェース２に誤り検出回路７を接続し、入出力イン
ターフェース回路３（４）より中央処理装置１に転送さ
れる情報にパリティビットを付加するとともに、入出力
インターフェース回路３（４）から中央処理装置１に送
出されるSYCが「ON」になっている間のDATA情報に対し
てパリティチェックによる誤り検出を行なうことが考え
られている。

ところが、このものはDATA情報に対してパリティチェ
ックによる誤り検出を行なうものであるため、装置の故
障などによって、入出力インターフェース回路からのデ
ータ転送要求ATNが出たままになったような場合、中央
処理装置は入出力インターフェース回路に対するデータ
転送処理に追われて、他の動作ができなくなることがあ
り、さらに入出力インターフェース回路が、複数実装さ
れる場合は、どの入出力インターフェース回路からATN
を送出しているかを判断するのが難し、修復までに時間
がかかる欠点があった。また、中央処理装置は入出力イ
ンターフェース回路が誤った機器アドレス（デバイス）
を送出すると、情報の転送が速やかにできず、この場合
も入力インターフェース回路が複数あると修復するまで
に長時間を費やす欠点があった。

（発明が解決しようとする課題）このように従来のものは、情報転送時に異常が発生す
ると中央処理装置に不必要な負担がかかり他の動作がで
きなくなるとともに、異常に陥った入出力インターフェ
ース回路の識別に手間がかかり修復までに長時間を必要
とする欠点があった。

そこで、この発明の目的とするところは、情報転送時
の異常にも中央処理装置に対する不必要な負担を防止で
きるとともに、異常が陥った入出力インターフェース回
路の識別を簡単にでき、修復時間の短縮を図ることがで
きるバス監視回路を提供するにある。

［発明の構成］（課題を解決するための手段）この発明は、中央処理装置と入出力インターフェース
回路間に設けられたバス監視回路であって、前記中央処
理装置と前記入出力インターフェース回路の間のバスラ
インを前記入出力インターフェース回路から前記中央処
理装置に送られる情報または前記中央処理装置から前記
入出力インターフェース回路に送られる情報の内、当該
入出力デバイスのアドレス部分と、前記入出力インター
フェース回路に記憶している実装入出力デバイスのアド
レスとを比較しデバイス異常を検出するデバイス異常検
出手段と、前記入出力インターフェース回路からの情報
の内、割り込み信号の送出状態を監視し、前記中央処理
装置が割り込み処理終了の信号を送出した後も、前記入
出力インターフェース回路からの割り込み信号が解除さ
れない場合に、割り込み異常を検出する割り込み検出手
段と、これら検出手段による異常検出の際に、前記中央
処理装置に警報信号を与える警報手段および異常検出を
表示する表示手段と、前記デバイス異常検出手段での異
常検出により前記入出力インターフェース回路を切り離
すとともに割り込み検出手段での異常検出により前記中
央処理装置への割り込み信号を禁止する制御手段とによ
り構成している。

（作用）デバイス異常検出手段によるアドレス比較によるデバ
イス異常検出と、割り込み検出手段による中央処理装置
が割り込み処理を終了した後も割り込み信号が解除され
ない場合の割り込み異常検出の２つのチェック機能によ
り異常を検出し、これらの異常検出により自動的に異常
デバイスを切り離すとともに、中央処理装置に対する割
り込み信号を禁止する制御を行うようにしたもので、こ
れにより、本願によれば、正確なバス監視と異常デバイ
スの排除を迅速に行うことができ、特に、割り込み処理
を終了した後も割り込み信号が解除されない場合は、直
ちに中央処理装置に対する割り込み信号を禁止する制御
を行うようにできるので、中央処理装置は、これらの異
常に惑わされることなく、他の処理に取り掛かることが
できるようになり、システムの運転効率の飛躍的な向上
を実現できる。また、異常検出により異常デバイスの排
除、その旨の表示だけでなく、中央処理装置に警報信号
を与えるようにできるので、この時の表示と警報により
短時間のうちに故障箇所を特定することができ、さら
に、この故障箇所の速やかな特定により、直ちに目的箇
所の修理に取りかかることができるから、迅速な復旧を
実現することができる。

（実施例）以下、この発明の一実施例を図面にしたがい説明す
る。

第１図は同実施例の回路構成を示すものである。図に
おいて、11は中央処理装置（CPU）で、この中央処理装
置11からの入出力制御信号12が入出力インターフェース
回路13、誤り検出回路14、割込み監視回路15およびデバ
イス比較器16に与えられる。この場合、中央処理装置11
から入出力インターフェース回路に対し、割り込みが終
了したことを通知するのには、この入出力制御信号12を
用いて行う。すなわち、入出力インターフェース回路13
から中央処理装置11が割り込み要求信号（ATN）を受け
取ると、中央処理装置11は、割り込み承認信号としてRA
CKを入出力インターフェース回路13に送出することで割
り込み要求が終わった（ATN信号の初期化（リセッ
ト））ことを通知する。

中央処理装置11には、双方向バスライン17を介して下
りゲート18、上りゲート19、異常検出制御回路20および
デバイス比較器16が接続される。

入出力インターフェース回路13には、双方向バスライ
ン21を介して下りゲート18、上りゲート19およびデバイ
ス比較器16が接続される。また、入出力インターフェー
ス回路13には、割込み信号ライン22を介して割込みゲー
ト23および異常検出制御回路20が接続される。割込みゲ
ート23には、割込み信号ライン24を介して中央処理装置
11および異常検出制御回路20が接続される。

ここで、デバイス比較器16は機器アドレス（デバイ
ス）を比較するもので、入出力インターフェース回路13
から中央処理装置11に転送されるバスライン上の情報の
内の入出力デバイスにかかるアドレスと、入出力インタ
ーフェース回路に記憶している実装入出力デバイスのア
ドレスとを比較し、その比較結果を出力するようにして
いる。割込み監視回路15は、入出力インターフェース回
路13からの割り込み信号の送出状態を監視するものであ
り、具体的には、中央処理装置11がRACK信号を送出し、
入出力インターフェース回路13からのATN信号が初期化
されたか否かの監視を行い、初期化されていれば、「正
常」と判断し、初期化されていない場合に「割り込み異
常」と検出し、出力を発生する。異常検出制御回路20
は、誤り検出回路14、割込み監視回路15およびデバイス
比較器16より出力が与えられると、その旨の信号を中央
処理装置11に与えるとともに表示部25に表示指令を与
え、さらにデバイス比較器16の比較結果によるデバイス
異常では下りゲート18または上りゲート19にゲート閉じ
指令を与え、割込み監視回路15による割込み異常では割
込みゲート23に閉じ指令を与えるようになっている。

このような構成において、入出力インターフェース回
路13から中央処理装置11にデータの転送を実行する場
合、上述と同様な動作に関する説明は省略するが、この
ような動作において、入出力インターフェース回路13か
ら中央処理装置11に転送されるバスライン上の情報の内
の入出力デバイスにかかるアドレスと、入出力インター
フェース回路に記憶している実装入出力デバイスのアド
レスがデバイス比較回路16で、比較される。この場合の
デバイス比較器16での比較は上り、下りのデバイスにつ
いて実行される。そして、ここでの比較で、デバイスの
不一致が判断されると、この判断結果は異常検出制御回
路20に送られる。すると、異常検出制御回路20より、中
央制御装置11に対してデバイス異常の旨の信号が与えら
れるとともに、表示器25にも表示指令が与えられ、これ
を点灯させる。また、下りゲート18または上りゲート19
に対してもゲート閉じ指令が与えられ、デバイス異常に
対応するゲートが閉じられるようになる。一方、入出力
インターフェース回路13からの割込み信号の送出状態は
割込み監視回路15により監視される。この場合、中央処
理装置11が割込み処理を終了したにもかかわらず、一旦
オフにならないと出力が発生する。この出力は異常検出
制御回路20に送られる。すると、異常検出制御回路20よ
り、中央制御装置11に対して割込み異常の旨の信号が与
えられるとともに、表示器25にも表示指令が与えられ、
これを点灯させる。また、割込みゲート23に対してもゲ
ート閉じ指令が与えられ、割込み異常に対応するゲート
も閉じられるようになる。

［発明の効果］この発明によれば、正確なバス監視と異常デバイスの
排除を迅速に行うことができ、特に、割り込み処理を終
了した後も割り込み信号が解除されない場合は、直ちに
中央処理装置に対する割り込み信号を禁止する制御を行
うようにできるので、中央処理装置は、これらの異常に
惑わされることなく、他の処理に取り掛かることができ
るようになり、システムの運転効率の飛躍的な向上を実
現できる。また、異常検出により異常デバイスの排除、
その旨の表示だけでなく、中央処理装置に警報信号を与
えるようにできるので、この時の表示と警報により短時
間のうちに故障箇所を特定することができ、さらに、こ
の故障箇所の速やかな特定により、直ちに目的箇所の修
理に取りかかることができることから、迅速な復旧を実
現することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の回路構成を示すブロック
図、第２図は従来の計算機システムを示すブロック図、
第３図は同システムに用いられる入出力インターフェー
スを示す構成図、第４図は同入出力インターフェースを
説明するためのタイムチャート、第５図は従来のバス監
視回路の一例を示す構成図である。 11……中央処理装置、13……入出力インターフェース回
路、14……誤り検出回路、15……割込み監視回路、16…
…デバイス比較器、18……下りゲート、19……上りゲー
ト、20……以上検出制御回路、23……割込みゲート、25
……表示部。

Claims

(57)【特許請求の範囲】

【請求項１】中央処理装置と入出力インターフェース回
路間に設けられたバス監視回路であって、前記中央処理
装置と前記入出力インターフェース回路の間のバスライ
ンを前記入出力インターフェース回路から前記中央処理
装置に送られる情報または前記中央処理装置から前記入
出力インターフェース回路に送られる情報の内、当該入
出力デバイスのアドレス部分と、前記入出力インターフェース回路に記憶している実装入
出力デバイスのアドレスとを比較しデバイス異常を検出
するデバイス異常検出手段と、前記入出力インターフェース回路からの情報の内、割り
込み信号の送出状態を監視し、前記中央処理装置が割り
込み処理終了の信号を送出した後も、前記入出力インタ
ーフェース回路からの割り込み信号が解除されない場合
に、割り込み異常を検出する割り込み検出手段と、これら検出手段による異常検出の際に、前記中央処理装
置に警報信号を与える警報手段および異常検出を表示す
る表示手段と、前記デバイス異常検出手段での異常検出により前記入出
力インターフェース回路を切り離すとともに割り込み検
出手段での異常検出により前記中央処理装置への割り込
み信号を禁止する制御手段とを具備したことを特徴とするバス監視装置。