JPH03203895A - 冗長構造を持つ半導体メモリ装置 - Google Patents
冗長構造を持つ半導体メモリ装置Info
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- JPH03203895A JPH03203895A JP2096600A JP9660090A JPH03203895A JP H03203895 A JPH03203895 A JP H03203895A JP 2096600 A JP2096600 A JP 2096600A JP 9660090 A JP9660090 A JP 9660090A JP H03203895 A JPH03203895 A JP H03203895A
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- 238000010276 construction Methods 0.000 title 1
- 230000002950 deficient Effects 0.000 claims abstract description 10
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- 238000006467 substitution reaction Methods 0.000 abstract 1
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- 238000000034 method Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- 238000003491 array Methods 0.000 description 1
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は冗長構造を持つ半導体メモリ装置に係るもので
、特に分割されたワードライン構造を持つスタティック
ＲＡＭの冗長構造に係るものである。
、特に分割されたワードライン構造を持つスタティック
ＲＡＭの冗長構造に係るものである。
［従来の技術］
半導体メモリ装置において、不良メモリセルの代替のた
めのスペアセルを持つ冗長メモリの採用は一般的なもの
になっているが、メモリ集積度の向上により前記スペア
セルアレイ（または冗長セルアレイ）の占める面積の割
合が大きくなる。
めのスペアセルを持つ冗長メモリの採用は一般的なもの
になっているが、メモリ集積度の向上により前記スペア
セルアレイ（または冗長セルアレイ）の占める面積の割
合が大きくなる。
従って、高集積化にしたがってより効率的な冗長動作が
必要となる。
必要となる。
第１図は従来の冗長構造を採用したスタテイ１ンクＲＡ
Ｍ （ＳＲＡＭ）のチップ構成図であり、メモリセルア
レイ１０にノーマルセルブロック（Ｎ Ｂ 、〜ＮＢｋ
）と冗長ブロック（ＲＢ、〜ＲＢ、）及びブロックセレ
クタ（Ｂ Ｓ Ｉ−Ｂ Ｓ ｋ）が配列されている。そ
して、前記メモリセルアレイ１０の右側には、外部アド
レス信号（ＸＡＯ〜Ｘ Ａ ？ ）を受けるアドレスバ
ッファ２０と入力された外部アドレス信号なデコーディ
ングする行デコーダ３０とが構成されており、左側には
ブロック選択デコーダ６０があり、上部及び下部には各
々列デコーダ５ｏと冗長デコーディング回路４ｏとで構
成されている。
Ｍ （ＳＲＡＭ）のチップ構成図であり、メモリセルア
レイ１０にノーマルセルブロック（Ｎ Ｂ 、〜ＮＢｋ
）と冗長ブロック（ＲＢ、〜ＲＢ、）及びブロックセレ
クタ（Ｂ Ｓ Ｉ−Ｂ Ｓ ｋ）が配列されている。そ
して、前記メモリセルアレイ１０の右側には、外部アド
レス信号（ＸＡＯ〜Ｘ Ａ ？ ）を受けるアドレスバ
ッファ２０と入力された外部アドレス信号なデコーディ
ングする行デコーダ３０とが構成されており、左側には
ブロック選択デコーダ６０があり、上部及び下部には各
々列デコーダ５ｏと冗長デコーディング回路４ｏとで構
成されている。
前記第１図において、前記冗長ブロック（ＲＢＩ〜ＲＢ
ｋ）内の同一行にある冗長セル（またはスペアセル）は
１つの同一なワードラインに連結されており、行デコー
ダ３０のライン（ＭＷＬＩ〜ＭＷＬ、）は外部アドレス
信号（Ｘ Ａ ｏ〜ＸＡｍ）によってｍ個のメモリセル
アレイの行中において１つを選択するための主ワードラ
インである。前記主ワードライン（’Ｍ Ｗ Ｌ 、〜
Ｍ Ｗ Ｌ ＋−）は、第２図に図示されたようにブロ
ック選択デコーダ６０から反転されて入ってくるブロッ
ク選択信号（ＢＳＷＬＩ〜ＢＳＷＬｋ）と−緒にＮＯＲ
ゲートにおいて各々論理結合されて、１つのブロックの
ブロックワードライン（Ｂ Ｗ Ｌ ｒ ｓ〜Ｂ Ｗ
Ｌ ｋ−）のみが各々選択される。このようにワードラ
インを選択する方式を分割ワードライン（Ｄｉｖｉｄｅ
Ｗｏｒｄ Ｌｉｎｅ：ＤＷＬ）技術と言われるが、こ
れに対する内容は１９８７年ｌＯ月５日刊行されたＩＥ
ＥＥ雑誌にすでに発表されている。
ｋ）内の同一行にある冗長セル（またはスペアセル）は
１つの同一なワードラインに連結されており、行デコー
ダ３０のライン（ＭＷＬＩ〜ＭＷＬ、）は外部アドレス
信号（Ｘ Ａ ｏ〜ＸＡｍ）によってｍ個のメモリセル
アレイの行中において１つを選択するための主ワードラ
インである。前記主ワードライン（’Ｍ Ｗ Ｌ 、〜
Ｍ Ｗ Ｌ ＋−）は、第２図に図示されたようにブロ
ック選択デコーダ６０から反転されて入ってくるブロッ
ク選択信号（ＢＳＷＬＩ〜ＢＳＷＬｋ）と−緒にＮＯＲ
ゲートにおいて各々論理結合されて、１つのブロックの
ブロックワードライン（Ｂ Ｗ Ｌ ｒ ｓ〜Ｂ Ｗ
Ｌ ｋ−）のみが各々選択される。このようにワードラ
インを選択する方式を分割ワードライン（Ｄｉｖｉｄｅ
Ｗｏｒｄ Ｌｉｎｅ：ＤＷＬ）技術と言われるが、こ
れに対する内容は１９８７年ｌＯ月５日刊行されたＩＥ
ＥＥ雑誌にすでに発表されている。
前記第１図及び第２図の従来の冗長方法によると、前記
主ワードライン（Ｍ Ｗ Ｌ ｌ−Ｍ Ｗ Ｌ 、）に
よって制御されるノーマルセル中のある１つに欠陥が発
生したときには、前記欠陥のあるセルに該当する行番地
に包含されたすべてのノーマルセルな冗長セル（または
スペアセル）と交換する。例えば、ノーマルブロック（
ＮＢｚ）の第１番目のブロックワードライン（ＢＷＬ２
１）に連結されているノーマルセルに欠陥が発生したと
きは、前記ブロックワードライン（Ｂ Ｗ Ｌ ｚ ｌ
）の行に該当されるブロックワードライン（Ｂ Ｗ Ｌ
ｒ Ｉ。
主ワードライン（Ｍ Ｗ Ｌ ｌ−Ｍ Ｗ Ｌ 、）に
よって制御されるノーマルセル中のある１つに欠陥が発
生したときには、前記欠陥のあるセルに該当する行番地
に包含されたすべてのノーマルセルな冗長セル（または
スペアセル）と交換する。例えば、ノーマルブロック（
ＮＢｚ）の第１番目のブロックワードライン（ＢＷＬ２
１）に連結されているノーマルセルに欠陥が発生したと
きは、前記ブロックワードライン（Ｂ Ｗ Ｌ ｚ ｌ
）の行に該当されるブロックワードライン（Ｂ Ｗ Ｌ
ｒ Ｉ。
Ｂ Ｗ Ｌ ｚ□・・・ＢＷＬｍ＋）に連結されたノー
マルセルが、冗長ブロック（ＲＢＩ −ＲＢｔ、）内に
おいて１行のワードラインに連結されている冗長セル（
またはスペアセル）にすべて代替されるものである。
マルセルが、冗長ブロック（ＲＢＩ −ＲＢｔ、）内に
おいて１行のワードラインに連結されている冗長セル（
またはスペアセル）にすべて代替されるものである。
［発明が解決しようとしている課題］
したがって、前記のような従来の冗長構造及び方法の下
においては、１つの欠陥があるノーマルセルを代替させ
るために１つの行番地のノーマルセル全体を代替させる
ので、冗長の効率が低下して結局１行の冗長セル（一般
的に、２５６セル）に１つの欠陥があるノーマルセルの
みが修理されるだけである。
においては、１つの欠陥があるノーマルセルを代替させ
るために１つの行番地のノーマルセル全体を代替させる
ので、冗長の効率が低下して結局１行の冗長セル（一般
的に、２５６セル）に１つの欠陥があるノーマルセルの
みが修理されるだけである。
本発明の目的は、特にＳＲＡＭの冗長構造において、冗
長効率を高めつる冗長構造及び方法を持つ半導体メモリ
装置を提供することにある。
長効率を高めつる冗長構造及び方法を持つ半導体メモリ
装置を提供することにある。
［課題を解決するための手段及び作用］前記本発明の目
的を達成するために、本発明のノーマルブロックと冗長
ブロックとを具備する半導体メモリ装置は、 前記ノーマルブロックを選択する複数のブロック選択手
段と、外部アドレスの整形及びブリデコーディングされ
た信号を入力して、不良のノーマルセルがある行のアド
レス信号が入ってきたときに、冗長モードを感知する信
号を出力する冗長デコード手段と、外部アドレスの整形
された信号を入力して、ブロック選択信号を出力するブ
ロック選択デコード手段と、前記ブロック選択デコード
手段から前記ノーマルブロックを選択するための反転さ
れた出力と前記冗長デコード手段の出力とを入力して、
前記冗長ブロック選択信号を出力する複数の論理ゲート
により構成される冗長組合手段とを備え、 前記欠陥ノーマルブロックを冗長ブロックに代替するこ
とを特徴する。
的を達成するために、本発明のノーマルブロックと冗長
ブロックとを具備する半導体メモリ装置は、 前記ノーマルブロックを選択する複数のブロック選択手
段と、外部アドレスの整形及びブリデコーディングされ
た信号を入力して、不良のノーマルセルがある行のアド
レス信号が入ってきたときに、冗長モードを感知する信
号を出力する冗長デコード手段と、外部アドレスの整形
された信号を入力して、ブロック選択信号を出力するブ
ロック選択デコード手段と、前記ブロック選択デコード
手段から前記ノーマルブロックを選択するための反転さ
れた出力と前記冗長デコード手段の出力とを入力して、
前記冗長ブロック選択信号を出力する複数の論理ゲート
により構成される冗長組合手段とを備え、 前記欠陥ノーマルブロックを冗長ブロックに代替するこ
とを特徴する。
［実施例］
以下、本発明を添付図面を参照して詳細に説明する。
第３図は本発明による冗長構造を採用したＳＲＡＭの構
成図である。
成図である。
前記第３図のＳＲＡＭは、ノーマルセルブロック（ＮＢ
Ｉ−ＮＢｋ）と、冗長ブロック（ＲＢ、〜ＲＢｉ＝）と
、前記ブロック間のブロックセレクタ（Ｂ Ｓ ｌ−Ｂ
Ｓ ｋ）とを制御するために外部アドレスをブリデコ
ーディングして出力するアドレスバッファ２００と、前
記アドレスバッファ２００の出力によって主ワードライ
ン（Ｍ Ｗ Ｌ ｓ〜ＭＷＬ、）を選択する行デコーダ
３００と、列アドレス信号をデコードする列デコーダ５
００と、前記アドレスバッファ２００の出力を受けるブ
ロック選択デコーダ６００と、冗長デコーディング回路
４１０，４２０．４３０とから構成されている。
Ｉ−ＮＢｋ）と、冗長ブロック（ＲＢ、〜ＲＢｉ＝）と
、前記ブロック間のブロックセレクタ（Ｂ Ｓ ｌ−Ｂ
Ｓ ｋ）とを制御するために外部アドレスをブリデコ
ーディングして出力するアドレスバッファ２００と、前
記アドレスバッファ２００の出力によって主ワードライ
ン（Ｍ Ｗ Ｌ ｓ〜ＭＷＬ、）を選択する行デコーダ
３００と、列アドレス信号をデコードする列デコーダ５
００と、前記アドレスバッファ２００の出力を受けるブ
ロック選択デコーダ６００と、冗長デコーディング回路
４１０，４２０．４３０とから構成されている。
前記冗長デコーディング回路４１０，４２０゜４３０は
、第５図に図示したようにヒユーズＲＦ ｌと抵抗Ｒ３
とで構成されたヒユーズプログラミング回路を使用して
、ドレインでヒユーズ（Ｆｌ〜Ｆｉｋ）を通過したヒユ
ーズプログラム信号を受け、前記アドレスバッファ２０
０のブリデコーディングされた出力（ＲＡ ｏ／ ＲＡ
ｏ・・・ＲＡ ｍ−＋／ ＲＡ ｋ−ｓ ）をゲート
に入力するＮ型ＩＧＦＥＴによるＮＡＮＤ論理化によっ
て、出力端のインバータを通じて冗長出力信号ＲＤ ＋
（ｉ ＝ １〜ｋ）を出力する回路である。
、第５図に図示したようにヒユーズＲＦ ｌと抵抗Ｒ３
とで構成されたヒユーズプログラミング回路を使用して
、ドレインでヒユーズ（Ｆｌ〜Ｆｉｋ）を通過したヒユ
ーズプログラム信号を受け、前記アドレスバッファ２０
０のブリデコーディングされた出力（ＲＡ ｏ／ ＲＡ
ｏ・・・ＲＡ ｍ−＋／ ＲＡ ｋ−ｓ ）をゲート
に入力するＮ型ＩＧＦＥＴによるＮＡＮＤ論理化によっ
て、出力端のインバータを通じて冗長出力信号ＲＤ ＋
（ｉ ＝ １〜ｋ）を出力する回路である。
前記ブロック選択デコーダ６００は、第６図に図示した
ように前記アドレスバッファ２００の出力（Ａ＋ 、Ａ
Ｊ 、ＡＪをＮＡＮＤゲート７００に入力して、インバ
ータ８００を通じてブロックセレクテイング信号（φＢ
Ｓ、（ｉ＝１〜ｋ ））＠出力する回路である。
ように前記アドレスバッファ２００の出力（Ａ＋ 、Ａ
Ｊ 、ＡＪをＮＡＮＤゲート７００に入力して、インバ
ータ８００を通じてブロックセレクテイング信号（φＢ
Ｓ、（ｉ＝１〜ｋ ））＠出力する回路である。
第４図は本実施例による冗長動作を示した回路図である
。
。
図示したように、前記第３図のブロックセレクタ（Ｂ
Ｓ ｌ〜ＢＳｋ）の内部ゲート回路と、冗長デコーディ
ング回路４１０，４２０，４３０及びブロック選択デコ
ーダ６００と、前記冗長デコーディング回路４１０，４
２０，４３０及びブロック選択デコーダ６００の出力信
号を組合せて、ノーマルブロックワードライン（ＢＷＬ
ｓ＋〜Ｂ Ｗ Ｌ ｋ−）及び冗長ブロックワードライ
ン（ＲＢＷＬＩ −ＲＢＷＬｋ）を選択する冗長組合手
段１００とで構成されている。
Ｓ ｌ〜ＢＳｋ）の内部ゲート回路と、冗長デコーディ
ング回路４１０，４２０，４３０及びブロック選択デコ
ーダ６００と、前記冗長デコーディング回路４１０，４
２０，４３０及びブロック選択デコーダ６００の出力信
号を組合せて、ノーマルブロックワードライン（ＢＷＬ
ｓ＋〜Ｂ Ｗ Ｌ ｋ−）及び冗長ブロックワードライ
ン（ＲＢＷＬＩ −ＲＢＷＬｋ）を選択する冗長組合手
段１００とで構成されている。
前記冗長組合手段１００は、前記冗長デコーディング回
路４１０，４２０，４３０の出力信号（ＲＤ、、ＲＤ２
・・・ＲＤ ｋ）と前記ブロック選択デコーダ６００の
出力信号（φＢＳ、、 φＢＳ２・・・φＢＳｋ）とを
入力して、ノーマルブロック選択信号（Ｂ Ｓ Ｗ Ｌ
＋ 、 Ｂ Ｓ Ｗ Ｌ ｚ・・・Ｂ Ｓ Ｗ Ｌ
ｍ）を出力するＮＡＮＤゲート３１，３２．３３と、前
記出力信号（Ｒ３＋ 、ＲＤ２・・・ＲＳｋ）とインバ
ータ３７〜３９によって反転された前記出力信号（φＢ
Ｓ ｒ 、 φＢ Ｓ ２・・・φＢＳ、）を入力
して、冗長ブロック選択信号（ＲＢＷＬ。
路４１０，４２０，４３０の出力信号（ＲＤ、、ＲＤ２
・・・ＲＤ ｋ）と前記ブロック選択デコーダ６００の
出力信号（φＢＳ、、 φＢＳ２・・・φＢＳｋ）とを
入力して、ノーマルブロック選択信号（Ｂ Ｓ Ｗ Ｌ
＋ 、 Ｂ Ｓ Ｗ Ｌ ｚ・・・Ｂ Ｓ Ｗ Ｌ
ｍ）を出力するＮＡＮＤゲート３１，３２．３３と、前
記出力信号（Ｒ３＋ 、ＲＤ２・・・ＲＳｋ）とインバ
ータ３７〜３９によって反転された前記出力信号（φＢ
Ｓ ｒ 、 φＢ Ｓ ２・・・φＢＳ、）を入力
して、冗長ブロック選択信号（ＲＢＷＬ。
ＲＢＷＬ２・・・ＲＢＷＬｉ＝）を出力するＮＯＲゲー
ト３４〜３６とから構成されている。
ト３４〜３６とから構成されている。
以下、前記第３図、第５図及び第６図と共に、前記第４
図によって本実施例の冗長動作を説明する。
図によって本実施例の冗長動作を説明する。
先ず、図示したようにアドレスバッファ２００に入力さ
れた外部アドレス（Ｘ Ａ ｏ・・・ＸＡｋ−＋）はバ
ッファリング後、各々ノーマル及び冗長プリデコーディ
ングされ、前記ノーマルブリデコーディングされた信号
は行デコーダ３００に入力されて、主ワードライン（Ｍ
ＷＬＩ〜Ｍ Ｗ Ｌ ｍ）中の１つを選択する。そして
、前記冗長プリデコーディングされた信号（ＲＡ ｏ
＝ ＲＡ ｍ−＋）は第５図の冗長デコーディング回路
４１０，４２０，４３０のＮ型ＩＧＦＥＴのゲートに入
力される。
れた外部アドレス（Ｘ Ａ ｏ・・・ＸＡｋ−＋）はバ
ッファリング後、各々ノーマル及び冗長プリデコーディ
ングされ、前記ノーマルブリデコーディングされた信号
は行デコーダ３００に入力されて、主ワードライン（Ｍ
ＷＬＩ〜Ｍ Ｗ Ｌ ｍ）中の１つを選択する。そして
、前記冗長プリデコーディングされた信号（ＲＡ ｏ
＝ ＲＡ ｍ−＋）は第５図の冗長デコーディング回路
４１０，４２０，４３０のＮ型ＩＧＦＥＴのゲートに入
力される。
もし、ノーマルセルに欠陥が発生しないで、修理即ち冗
長動作を必要としない場合には、前記冗長デコーディン
グ回路４１０，４２０，４３０の出力（ＲＤＩ）が恒常
的に“ｈｉｇｈ”状態を維持するようになって、ブロッ
ク選択デコーダ６００の出力により選択されたノーマル
ブロックのノーマル選択信号（Ｂ Ｓ Ｗ Ｌ ｒ （
ｉ ＝ １〜ｋ））を”βＯＷ”状態にして、主ワード
ライン（ＭＷＬ。
長動作を必要としない場合には、前記冗長デコーディン
グ回路４１０，４２０，４３０の出力（ＲＤＩ）が恒常
的に“ｈｉｇｈ”状態を維持するようになって、ブロッ
ク選択デコーダ６００の出力により選択されたノーマル
ブロックのノーマル選択信号（Ｂ Ｓ Ｗ Ｌ ｒ （
ｉ ＝ １〜ｋ））を”βＯＷ”状態にして、主ワード
ライン（ＭＷＬ。
〜ＭＷＬゆ）信号と一緒にＮＯＲゲート（Ｎ＋＋。
Ｎ２１・・・Ｎ ＩＬＩｌｌ）を通じてノーマルブロッ
クワードライン（Ｂ Ｗ Ｌ ｒ□〜Ｂ Ｗ Ｌ ｋｆ
ｆｌ）をエネイブルさせる。
クワードライン（Ｂ Ｗ Ｌ ｒ□〜Ｂ Ｗ Ｌ ｋｆ
ｆｌ）をエネイブルさせる。
そして、ブロック選択デコーダ６００の出力（φＢ Ｓ
、〜φＢＳ、）は反転され、冗長組合手段１００（７
）ＮＯＲゲート（３４〜３６）におイテ前記冗長デコー
ディング回路４１０，４２０゜４３０（７）出力（ＲＤ
Ｉ −ＲＤｋ）と共にゲーティングされて、冗長動作で
ない場合にはディスエーブル状態の冗長選択信号（ＲＢ
Ｗ Ｌ ＋〜ＲＢ Ｗ Ｌ ｋ）を出力し、冗長動作
であるときには前記冗長選択信号をエネイブルさせて欠
陥が発生したノーマルブロックを該当される行列にある
冗長ブロックに代替されるようにする。
、〜φＢＳ、）は反転され、冗長組合手段１００（７
）ＮＯＲゲート（３４〜３６）におイテ前記冗長デコー
ディング回路４１０，４２０゜４３０（７）出力（ＲＤ
Ｉ −ＲＤｋ）と共にゲーティングされて、冗長動作で
ない場合にはディスエーブル状態の冗長選択信号（ＲＢ
Ｗ Ｌ ＋〜ＲＢ Ｗ Ｌ ｋ）を出力し、冗長動作
であるときには前記冗長選択信号をエネイブルさせて欠
陥が発生したノーマルブロックを該当される行列にある
冗長ブロックに代替されるようにする。
［発明の効果］
上述したように、本発明はＳＲＡＭ冗長回路においてブ
ロック選択デコーダとデコーディング回路の出力信号を
組合して、分割されたノーマルブロック当りの対応する
冗長ブロックで代替可能にし、前記冗長デコーディング
回路をチップのセル領域を除外した空間に形成させるこ
とにより、冗長構造を持つ半導体メモリ装置の高集積化
による面積効率を増大させ冗長効率を大きくする利点が
ある。
ロック選択デコーダとデコーディング回路の出力信号を
組合して、分割されたノーマルブロック当りの対応する
冗長ブロックで代替可能にし、前記冗長デコーディング
回路をチップのセル領域を除外した空間に形成させるこ
とにより、冗長構造を持つ半導体メモリ装置の高集積化
による面積効率を増大させ冗長効率を大きくする利点が
ある。
第１図は従来の冗長セルを持つスタティックＲＡＭの構
成図、 第２図は第１図の主要内部回路図、 第３図は本発明の冗長セルを持つスタティックＲＡＭの
構成図、 第４図は第３図の主要内部回路図、 第５図は冗長デコーダの回路図、 第６図はブロック選択デコーダの回路図である。 図中、１０，１００・・・メモリセルアレイ、２０．２
００・・・アドレスバッファ、３０，３００・・・行デ
コーダ、４０，４１０，２０．４３０・・・冗長デコー
ディング回路、５０，５００・・・列デコーダ、６０，
６００・・・ブロック選択デコーダである。
成図、 第２図は第１図の主要内部回路図、 第３図は本発明の冗長セルを持つスタティックＲＡＭの
構成図、 第４図は第３図の主要内部回路図、 第５図は冗長デコーダの回路図、 第６図はブロック選択デコーダの回路図である。 図中、１０，１００・・・メモリセルアレイ、２０．２
００・・・アドレスバッファ、３０，３００・・・行デ
コーダ、４０，４１０，２０．４３０・・・冗長デコー
ディング回路、５０，５００・・・列デコーダ、６０，
６００・・・ブロック選択デコーダである。
Claims (10)
- （１）少なくとも一つのノーマルブロックと少なくとも
一つの冗長ブロックとを持つ半導体メモリ装置であつて
、 前記ノーマルブロックを選択するための複数のノーマル
ブロック選択手段と、 アドレスバッファから供給されたアドレス信号により冗
長モードを感知するための複数の冗長デコード手段と、 整形された外部アドレス信号を入力して、 ブロック選択信号を発生するブロック選択 デコード手段と、 前記ブロック選択デコード手段の出力と前記冗長デコー
ド手段の出力とを入力して、ノーマルブロック選択信号
と冗長ブロック選択信号とを発生する冗長組合手段とを
具備することを特徴とする冗長構造を持つ半導体メモリ
装置。 - （２）前記各ノーマルブロック選択手段は、主ワードラ
インからのアドレス信号と前記冗長組合手段からのノー
マルブロック選択信号とにより該当ノーマルブロックを
指定することを特徴とする請求項第１項記載の冗長構造
を持つ半導体メモリ装置。 - （３）前記ノーマルブロック選択手段は複数のＮＯＲゲ
ートを包含し、前記各ＮＯＲゲートの第１入力端子に前
記主ワードラインからのアドレス信号を入力し、前記各
ＮＯＲゲートの第２入力端子に前記ノーマルブロック選
択信号を入力することを特徴とする請求項第２項記載の
冗長構造を持つ半導体メモリ装置。 - （４）前記各冗長デコード手段は、 欠陥があるノーマルブロックを前記冗長ブロックで代替
するためのヒューズプログラミング信号を発生するヒュ
ーズプログラミング手段と、前記ヒューズプログラミン
グ信号と前記アドレスバッファから受信されたプリデコ
ーディングされた冗長信号とにより、論理ＮＡＮＤ演算
を遂行する第１論理手段と、 該第１論理手段で発生された出力を反転して、前記冗長
組合手段に供給する第１反転手段とを包含することを特
徴とする請求項第１項記載の冗長構造を持つ半導体メモ
リ装置。 - （５）前記ヒューズプログラミング手段は２つの同じタ
イプトランジスタを包含し、前記２つのトランジスタ中
の１つのトランジスタのゲートをプログラミングヒュー
ズとプログラミング抵抗間に接続することにより、前記
ヒューズプログラミング信号を発生することを特徴とす
る請求項第４項記載の冗長構造を持つ半導体メモリ装置
。 - （６）前記第１反転手段は直列に連結された２つの他の
タイプのトランジスタを包含し、前記２つのトランジス
タの各ゲートを前記第１論理手段の出力に共通に接続さ
せることにより、前記第１論理手段の出力を反転するこ
とを特徴とする請求項第４項記載の冗長構造を持つ半導
体メモリ装置。 - （７）前記ブロック選択データは、 前記外部アドレス信号を入力して論理ＮＡＮＤ演算を遂
行する第２論理手段と、 前記第２論理手段で発生された出力を反転する第２反転
手段とを包含することを特徴とする請求項第２項記載の
冗長構造を持つ半導体メモリ装置。 - （８）前記冗長組合手段は、 前記冗長デコード手段の出力と前記ブロック選択デコー
ド手段から発生されたブロック選択信号とを入力して、
前記ノーマルブロック選択信号を発生する手段と、 前記冗長デコード手段の出力と前記ブロック選択デコー
ド手段から発生されたブロック選択信号の反転された信
号とを入力して、前記冗長ブロック選択信号を発生する
手段とを包含することを特徴とする請求項第１項記載の
冗長構造を持つ半導体メモリ装置。 - （９）前記半導体メモリ装置は、前記各々のノーマルブ
ロックと前記各々の冗長ブロックとに個別の冗長デコー
ド手段を具備し、所定の欠陥があるノーマルブロックが
検出された時に、ただ１つの欠陥があるノーマルブロッ
クのみが１つの冗長ブロックによつて代替されることを
特徴とする請求項第８項記載の冗長構造を持つ半導体メ
モリ装置。 - （１０）前記半導体メモリ装置は、１つまたはそれ以上
のノーマルブロックと冗長ブロック毎に個別の冗長デコ
ード手段を具備し、所定の欠陥があるノーマルブロック
が検出されたときに、１つのまたはその以上の欠陥ノー
マルブロックが１つのまたはその以上の冗長ブロックに
よつて代替されることを特徴とする請求項第８項記載の
冗長構造を持つ半導体メモリ装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR20608/1989 | 1989-12-29 | ||
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