JPH088344A - 冗長回路 - Google Patents
冗長回路Info
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- JPH088344A JPH088344A JP6139757A JP13975794A JPH088344A JP H088344 A JPH088344 A JP H088344A JP 6139757 A JP6139757 A JP 6139757A JP 13975794 A JP13975794 A JP 13975794A JP H088344 A JPH088344 A JP H088344A
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- signal
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Abstract
(57)【要約】
【目的】少なくとも2個以上の回路要素を救済できるよ
うにして実用上十分な冗長回路を提供すること。 【構成】同一構成のN個の信号入出力部と、該N個の信
号入出力部よりもX個だけ多いM個の同一構成の回路要
素との間に、各々がX+1個の接点を有するN個のスイ
ッチ要素を設け、各スイッチ要素のX+1個の接点を介
して、隣り合うX+1個の回路要素と一つの信号入出力
部との間を選択的に接続するように構成する。
うにして実用上十分な冗長回路を提供すること。 【構成】同一構成のN個の信号入出力部と、該N個の信
号入出力部よりもX個だけ多いM個の同一構成の回路要
素との間に、各々がX+1個の接点を有するN個のスイ
ッチ要素を設け、各スイッチ要素のX+1個の接点を介
して、隣り合うX+1個の回路要素と一つの信号入出力
部との間を選択的に接続するように構成する。
Description
【0001】
【産業上の利用分野】本発明は、欠陥の発生した回路要
素を該回路要素と同一構成の冗長部で置換して欠陥を救
済する冗長回路に関する。一般に、半導体メモリのよう
な同一構成の回路要素を多数含む半導体集積回路におい
ては、あらかじめ冗長用の回路要素をいくつか作り込ん
でおき、欠陥の発生した回路要素と冗長部とを置換する
ことが行われる。
素を該回路要素と同一構成の冗長部で置換して欠陥を救
済する冗長回路に関する。一般に、半導体メモリのよう
な同一構成の回路要素を多数含む半導体集積回路におい
ては、あらかじめ冗長用の回路要素をいくつか作り込ん
でおき、欠陥の発生した回路要素と冗長部とを置換する
ことが行われる。
【0002】
「第1の従来技術」図17は冗長回路の従来例であり、
半導体メモリへの適用例である。この図において、1は
ロウ(行)アドレス信号を取り込むロウアドレスバッフ
ァ、2はロウアドレス信号をデコードしてメモリセルア
レイ3のロウを選択するロウデコーダ、4はカラム
(列)アドレス信号を取り込むカラムアドレスバッフ
ァ、5はカラムアドレス信号をデコードしてメモリセル
アレイ3のカラムを選択するカラムデコーダ、6はロウ
ドライバ、7はカラムスイッチである。ここで、8は冗
長ロウデコーダ、9は冗長カラムデコーダ、10は冗長
ロウ、11は冗長カラムであり、これらの冗長ロウデコ
ーダ8、冗長カラムデコーダ9、冗長ロウ10及び冗長
カラム11は、一体として冗長回路12を構成してい
る。
半導体メモリへの適用例である。この図において、1は
ロウ(行)アドレス信号を取り込むロウアドレスバッフ
ァ、2はロウアドレス信号をデコードしてメモリセルア
レイ3のロウを選択するロウデコーダ、4はカラム
(列)アドレス信号を取り込むカラムアドレスバッフ
ァ、5はカラムアドレス信号をデコードしてメモリセル
アレイ3のカラムを選択するカラムデコーダ、6はロウ
ドライバ、7はカラムスイッチである。ここで、8は冗
長ロウデコーダ、9は冗長カラムデコーダ、10は冗長
ロウ、11は冗長カラムであり、これらの冗長ロウデコ
ーダ8、冗長カラムデコーダ9、冗長ロウ10及び冗長
カラム11は、一体として冗長回路12を構成してい
る。
【0003】このような構成において、カラムアドレス
バッファ4の出力は、カラムデコーダ5と冗長カラムデ
コーダ9に入力されている。入力されたアドレスが冗長
カラムデコーダ9にプログラムされている欠陥カラムア
ドレスに一致すると、冗長カラム11が選択され、同時
に、所定の信号(NED)によってカラムデコーダ5が
非活性化されて欠陥カラムの置換が行われる。ロウ救済
時も同様に、冗長ロウデコーダ8に欠陥ロウのアドレス
がプログラムされる。
バッファ4の出力は、カラムデコーダ5と冗長カラムデ
コーダ9に入力されている。入力されたアドレスが冗長
カラムデコーダ9にプログラムされている欠陥カラムア
ドレスに一致すると、冗長カラム11が選択され、同時
に、所定の信号(NED)によってカラムデコーダ5が
非活性化されて欠陥カラムの置換が行われる。ロウ救済
時も同様に、冗長ロウデコーダ8に欠陥ロウのアドレス
がプログラムされる。
【0004】ところで、かかる従来技術では、冗長ロウ
デコーダ8及び冗長カラムデコーダ9内のヒューズを切
断して欠陥アドレスをプログラムしているが、大容量化
が進むにつれてヒューズの切断本数が増えるという不都
合があり、また、大容量化に伴って冗長ロウデコーダ8
や冗長カラムデコーダ9の構成が複雑化し、常用のロウ
デコーダ2やカラムデコーダ5との速度差が大きくなる
という不都合がある。 「第2の従来技術」こうした不都合を解消する従来技術
として、例えば、「大容量RAM用リダンダシー回路の
検討」(1989年電子情報通信学会秋季全国大会草稿
集C−144参照)が知られている。
デコーダ8及び冗長カラムデコーダ9内のヒューズを切
断して欠陥アドレスをプログラムしているが、大容量化
が進むにつれてヒューズの切断本数が増えるという不都
合があり、また、大容量化に伴って冗長ロウデコーダ8
や冗長カラムデコーダ9の構成が複雑化し、常用のロウ
デコーダ2やカラムデコーダ5との速度差が大きくなる
という不都合がある。 「第2の従来技術」こうした不都合を解消する従来技術
として、例えば、「大容量RAM用リダンダシー回路の
検討」(1989年電子情報通信学会秋季全国大会草稿
集C−144参照)が知られている。
【0005】この技術は、各アドレスに応じて選択され
るカラム(又はロウ;以下カラムで代表)を隣に1つシ
フトすることによって欠陥を救済しようというものであ
る。図18において、13はカラムデコーダ、14はカ
ラムスイッチであり、n個のカラムデコーダ出力D1 〜
Dn に対して、n個のスイッチ要素151 〜15nと、
n+1本のカラムC1 〜Cn+1 とが設けられている。
るカラム(又はロウ;以下カラムで代表)を隣に1つシ
フトすることによって欠陥を救済しようというものであ
る。図18において、13はカラムデコーダ、14はカ
ラムスイッチであり、n個のカラムデコーダ出力D1 〜
Dn に対して、n個のスイッチ要素151 〜15nと、
n+1本のカラムC1 〜Cn+1 とが設けられている。
【0006】欠陥がない場合には、D1 〜Dn でC1 〜
Cn を選択するように各スイッチ要素151 〜15n の
接点を左に倒しておくが、例えば、カラムC3 に欠陥が
発生した場合には、D3 〜Dn でC4 〜Cn+1 を選択す
るようにスイッチ要素153〜15n の接点を反対側に
切換える。図19は、具体的な構成図であり、ヒューズ
161 〜164 とインバータゲート171 〜174 及び
トランスミッションゲート181a、181b〜184a、1
8 4bでスイッチ要素を構成した例である。
Cn を選択するように各スイッチ要素151 〜15n の
接点を左に倒しておくが、例えば、カラムC3 に欠陥が
発生した場合には、D3 〜Dn でC4 〜Cn+1 を選択す
るようにスイッチ要素153〜15n の接点を反対側に
切換える。図19は、具体的な構成図であり、ヒューズ
161 〜164 とインバータゲート171 〜174 及び
トランスミッションゲート181a、181b〜184a、1
8 4bでスイッチ要素を構成した例である。
【0007】直列につなげられたヒューズ161 〜16
4 は、その左端が接地電位VSSに、また、その右端が抵
抗19を介して+電源VCCに接続されており、ヒューズ
未切断のときのインバータゲート171 〜174 の入力
には、接地電位VSSが与えられている。したがって、こ
の構成では、全部のヒューズ161 〜164 が未切断で
ある限り、すべてのインバータゲート171 〜174 の
出力がハイレベルとなるから、a側のトランスミッショ
ンゲート181a、182a、183a、184aをオンにして
D1 〜Dn でC1 〜Cn を選択できる。一方、例えば、
カラムC3 に欠陥が発生した場合には、ヒューズ163
を切断する。こうすると、インバータゲート17 3 、1
74 の出力がローレベルになり、その結果、トランスミ
ッションゲート183b及び184bがオンになって、D3
〜Dn でC4 〜Cn+1 を選択できる。すなわち、欠陥カ
ラムC3 を冗長カラムCn+1 で救済できる。
4 は、その左端が接地電位VSSに、また、その右端が抵
抗19を介して+電源VCCに接続されており、ヒューズ
未切断のときのインバータゲート171 〜174 の入力
には、接地電位VSSが与えられている。したがって、こ
の構成では、全部のヒューズ161 〜164 が未切断で
ある限り、すべてのインバータゲート171 〜174 の
出力がハイレベルとなるから、a側のトランスミッショ
ンゲート181a、182a、183a、184aをオンにして
D1 〜Dn でC1 〜Cn を選択できる。一方、例えば、
カラムC3 に欠陥が発生した場合には、ヒューズ163
を切断する。こうすると、インバータゲート17 3 、1
74 の出力がローレベルになり、その結果、トランスミ
ッションゲート183b及び184bがオンになって、D3
〜Dn でC4 〜Cn+1 を選択できる。すなわち、欠陥カ
ラムC3 を冗長カラムCn+1 で救済できる。
【0008】
【発明が解決しようとする課題】しかしながら、第2の
従来回路にあっては、ヒューズの切断本数を少なくで
き、且つ、常用のロウデコーダやカラムデコーダとの速
度差を小さくできるという点では有効なものの、各スイ
ッチ要素の接点が2個しかないため、回路要素の救済数
が“1”(図18及び図19では1カラム又は1ロウ)
と極めて少なく、実用上の観点で改善すべき余地があっ
た。
従来回路にあっては、ヒューズの切断本数を少なくで
き、且つ、常用のロウデコーダやカラムデコーダとの速
度差を小さくできるという点では有効なものの、各スイ
ッチ要素の接点が2個しかないため、回路要素の救済数
が“1”(図18及び図19では1カラム又は1ロウ)
と極めて少なく、実用上の観点で改善すべき余地があっ
た。
【0009】
【目的】そこで、本発明は、少なくとも2個以上の回路
要素を救済できるようにして実用上十分な冗長回路を提
供することを目的とする。
要素を救済できるようにして実用上十分な冗長回路を提
供することを目的とする。
【0010】
【課題を解決するための手段】図1は本発明の原理図で
ある。この図において、D1 〜DN は信号入出力部(信
号の入出力に限らず入力又は出力の何れか一方であって
もよい)、C1 〜CMは回路要素、SW1 〜SWN はス
イッチ要素、CNT1 〜CNTN は制御手段である。
ある。この図において、D1 〜DN は信号入出力部(信
号の入出力に限らず入力又は出力の何れか一方であって
もよい)、C1 〜CMは回路要素、SW1 〜SWN はス
イッチ要素、CNT1 〜CNTN は制御手段である。
【0011】信号入出力部D1 〜DN と回路要素C1 〜
CM は、それぞれ同一の構成を有しているが、回路要素
C1 〜CM の数は、信号入出力部D1 〜DN の数よりも
X個(Xは2以上の数)だけ多い。図1の例はXの数を
最低要求数の“2”としたものであり、したがって、こ
の例では、回路要素C1 〜CM は、CM-1 とCM の2個
の冗長部を含むことになる。
CM は、それぞれ同一の構成を有しているが、回路要素
C1 〜CM の数は、信号入出力部D1 〜DN の数よりも
X個(Xは2以上の数)だけ多い。図1の例はXの数を
最低要求数の“2”としたものであり、したがって、こ
の例では、回路要素C1 〜CM は、CM-1 とCM の2個
の冗長部を含むことになる。
【0012】各スイッチ要素SW1 〜SWN は、少なく
ともX+1個の接点(図1の例はX=2であるから3個
の接点F1 〜F3 )を備えており、接点を切換えること
によって、隣り合うX+1個の回路要素(Ci 、……、
Ci+X-1 、Ci+X ;iは1、2、……N)と、一つの信
号入出力部(Di )との間を選択的に接続するようにな
っている。
ともX+1個の接点(図1の例はX=2であるから3個
の接点F1 〜F3 )を備えており、接点を切換えること
によって、隣り合うX+1個の回路要素(Ci 、……、
Ci+X-1 、Ci+X ;iは1、2、……N)と、一つの信
号入出力部(Di )との間を選択的に接続するようにな
っている。
【0013】各制御手段CNT1 〜CNTN は、自己の
担当するスイッチ要素(SWi )の接点の切換数を決定
するものであるが、この決定は、所定の順番で並ぶ1番
目の回路要素(C1 )からi番目の回路要素(Ci )ま
でのトータルの欠陥発生数に基づいて行うのが望まし
い。
担当するスイッチ要素(SWi )の接点の切換数を決定
するものであるが、この決定は、所定の順番で並ぶ1番
目の回路要素(C1 )からi番目の回路要素(Ci )ま
でのトータルの欠陥発生数に基づいて行うのが望まし
い。
【0014】
(1)欠陥なし 図2は何れの回路要素にも欠陥がない場合の状態図であ
る。この場合、すべてのスイッチ要素SWi-1 〜SW
i+3 の接点F1 が閉じており、図中太線で示すように、
添え字の一致する回路要素と信号入出力部の間が接続さ
れている。すなわち、Ci-1 とDi-1 の間、Ci とDi
の間、Ci+1 とDi+1 の間、Ci+2 とDi+ 2 の間、C
i+3 とDi+3 の間及びCi+4 とDi+4 の間がそれぞれ接
続されている。 (2)単一欠陥 図3は1つの回路要素(例えばCi+1 )に欠陥が発生し
た場合の状態図である。この場合、スイッチ要素SW
i-1 及びSWi の接点F1 が閉じているが、欠陥の発生
した回路要素Ci+1 と添え字の一致するスイッチ要素S
Wi+1 及びその右側のすべてのスイッチ要素SWi+2 、
SWi+3 、……の接点F2 が閉じている。したがって、
この場合には、図中太線で示すように、欠陥発生の回路
要素Ci+1から右側の回路要素Ci+2 、Ci+3 、
Ci+4 、……がそれぞれ接点F2 を介して、信号入出力
部Di+1 、Di+2 、Di+3 、……に接続されることとな
り、結局、回路要素を欠陥の数だけ1つ右にシフトして
救済することができる。 (3)連続欠陥 図4は2つの回路要素(例えばCi+1 とCi+2 )に連続
欠陥が発生した場合の図である。この場合、スイッチ要
素SWi-1 及びSWi の接点F1 が閉じているが、欠陥
の発生した先頭の回路要素Ci+1 と添え字の一致するス
イッチ要素SW i+1 及びその右側のすべてのスイッチ要
素SWi+2 、SWi+3 、……の接点F3が閉じている。
したがって、この場合には、図中太線で示すように、欠
陥発生の回路要素Ci+1 及びCi+2 から右側の回路要素
Ci+3 、Ci+4 、……がそれぞれ接点F3 を介して、信
号入出力部Di+1 、Di+2 、Di+3 、……に接続される
こととなり、結局、回路要素を欠陥の数だけ2つ右にシ
フトして救済することができる。
る。この場合、すべてのスイッチ要素SWi-1 〜SW
i+3 の接点F1 が閉じており、図中太線で示すように、
添え字の一致する回路要素と信号入出力部の間が接続さ
れている。すなわち、Ci-1 とDi-1 の間、Ci とDi
の間、Ci+1 とDi+1 の間、Ci+2 とDi+ 2 の間、C
i+3 とDi+3 の間及びCi+4 とDi+4 の間がそれぞれ接
続されている。 (2)単一欠陥 図3は1つの回路要素(例えばCi+1 )に欠陥が発生し
た場合の状態図である。この場合、スイッチ要素SW
i-1 及びSWi の接点F1 が閉じているが、欠陥の発生
した回路要素Ci+1 と添え字の一致するスイッチ要素S
Wi+1 及びその右側のすべてのスイッチ要素SWi+2 、
SWi+3 、……の接点F2 が閉じている。したがって、
この場合には、図中太線で示すように、欠陥発生の回路
要素Ci+1から右側の回路要素Ci+2 、Ci+3 、
Ci+4 、……がそれぞれ接点F2 を介して、信号入出力
部Di+1 、Di+2 、Di+3 、……に接続されることとな
り、結局、回路要素を欠陥の数だけ1つ右にシフトして
救済することができる。 (3)連続欠陥 図4は2つの回路要素(例えばCi+1 とCi+2 )に連続
欠陥が発生した場合の図である。この場合、スイッチ要
素SWi-1 及びSWi の接点F1 が閉じているが、欠陥
の発生した先頭の回路要素Ci+1 と添え字の一致するス
イッチ要素SW i+1 及びその右側のすべてのスイッチ要
素SWi+2 、SWi+3 、……の接点F3が閉じている。
したがって、この場合には、図中太線で示すように、欠
陥発生の回路要素Ci+1 及びCi+2 から右側の回路要素
Ci+3 、Ci+4 、……がそれぞれ接点F3 を介して、信
号入出力部Di+1 、Di+2 、Di+3 、……に接続される
こととなり、結局、回路要素を欠陥の数だけ2つ右にシ
フトして救済することができる。
【0015】また、各スイッチ要素の接点コントロール
は、各スイッチ要素毎に個別に行ってもよいが、図3及
び図4からも理解されるように、所定の配列順の1番目
の回路要素からのトータルの欠陥数で接点の位置が決ま
るから、欠陥の数を各制御手段に対して順次に伝達する
のが好ましい。欠陥の救済数は、各スイッチ要素の接点
数(及び冗長部の数)に依存する。例えば、図1〜図4
のように接点数を“3”(冗長部も同数)にすれば、救
済可能数はそれよりも1つ少ない“2”になる。したが
って、“3”又はそれ以上の救済数を実現するには、接
点数及び冗長部の数を要求救済数よりも1つ多くすれば
よい。
は、各スイッチ要素毎に個別に行ってもよいが、図3及
び図4からも理解されるように、所定の配列順の1番目
の回路要素からのトータルの欠陥数で接点の位置が決ま
るから、欠陥の数を各制御手段に対して順次に伝達する
のが好ましい。欠陥の救済数は、各スイッチ要素の接点
数(及び冗長部の数)に依存する。例えば、図1〜図4
のように接点数を“3”(冗長部も同数)にすれば、救
済可能数はそれよりも1つ少ない“2”になる。したが
って、“3”又はそれ以上の救済数を実現するには、接
点数及び冗長部の数を要求救済数よりも1つ多くすれば
よい。
【0016】ちなみに、図6〜図9は救済数を“3”に
した場合の原理図である。各スイッチ要素SWi-1 〜S
Wi+3 にはそれぞれ4つの接点F1 〜F4 が設けられて
おり、右端の接点F4 を2つ右隣の回路要素に接続して
いる(破線参照)。欠陥なしの場合には、図7に示すよ
うに、すべてのスイッチ要素SWi-1 〜SWi+3 の接点
F1 が閉じ、連続欠陥(例えば連続数3)の場合には、
図8に示すように、欠陥の先頭の回路要素Ci+1 と添え
字が一致するスイッチ要素SWi+1及びその右側のすべ
てのスイッチ要素SWi+2 、SWi+3 ……の接点F4 が
閉じる。また、間欠欠陥(例えばCi+1 、Ci+3 及びC
i+4 )の場合には、図9に示すように、欠陥の先頭の回
路要素Ci+1 と添え字が一致するスイッチ要素SWi+ 1
の接点F2 が閉じるとともに、その右側のすべてのスイ
ッチ要素SWi+2 、SWi+3 ……の接点F4 が閉じる。
した場合の原理図である。各スイッチ要素SWi-1 〜S
Wi+3 にはそれぞれ4つの接点F1 〜F4 が設けられて
おり、右端の接点F4 を2つ右隣の回路要素に接続して
いる(破線参照)。欠陥なしの場合には、図7に示すよ
うに、すべてのスイッチ要素SWi-1 〜SWi+3 の接点
F1 が閉じ、連続欠陥(例えば連続数3)の場合には、
図8に示すように、欠陥の先頭の回路要素Ci+1 と添え
字が一致するスイッチ要素SWi+1及びその右側のすべ
てのスイッチ要素SWi+2 、SWi+3 ……の接点F4 が
閉じる。また、間欠欠陥(例えばCi+1 、Ci+3 及びC
i+4 )の場合には、図9に示すように、欠陥の先頭の回
路要素Ci+1 と添え字が一致するスイッチ要素SWi+ 1
の接点F2 が閉じるとともに、その右側のすべてのスイ
ッチ要素SWi+2 、SWi+3 ……の接点F4 が閉じる。
【0017】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図10〜図15は本発明に係る冗長回路の一実施
例を示す図であり、冒頭の第2の従来技術と同様に、大
容量の半導体メモリに適用した例である。まず、構成を
説明する。図10において、30はカラムデコーダ(図
18の符号13参照)、31はカラムスイッチ(図18
の符号14参照)である。
する。図10〜図15は本発明に係る冗長回路の一実施
例を示す図であり、冒頭の第2の従来技術と同様に、大
容量の半導体メモリに適用した例である。まず、構成を
説明する。図10において、30はカラムデコーダ(図
18の符号13参照)、31はカラムスイッチ(図18
の符号14参照)である。
【0018】カラムデコーダ30は、同一構成のN個の
部分からなっているが、図ではそのうちの4つの部分
(Di-1 、Di 、Di+1 、Di+2 )を代表的に示してあ
る。これらの各部分(Di-1 、Di 、Di+1 、Di+2 )
は、カラムスイッチ31に信号(図ではデコード信号)
を出力したり、カラムスイッチ31からの信号を図示を
略したバスに読み出したりするもので、本願の要旨に記
載の信号入出力部に相当するものである。以下、カラム
デコーダ30の4つの部分(Di-1 、Di 、Di+ 1 、D
i+2 )をそれぞれ信号入出力部と言う。
部分からなっているが、図ではそのうちの4つの部分
(Di-1 、Di 、Di+1 、Di+2 )を代表的に示してあ
る。これらの各部分(Di-1 、Di 、Di+1 、Di+2 )
は、カラムスイッチ31に信号(図ではデコード信号)
を出力したり、カラムスイッチ31からの信号を図示を
略したバスに読み出したりするもので、本願の要旨に記
載の信号入出力部に相当するものである。以下、カラム
デコーダ30の4つの部分(Di-1 、Di 、Di+ 1 、D
i+2 )をそれぞれ信号入出力部と言う。
【0019】また、カラムスイッチ31は、上記N個よ
りもX個(但しXは2以上の数、ここでは便宜的にX=
2とする)だけ多いN+X個の同一構成の部分からなっ
ているが、カラムデコーダ30と同様に、図ではそのう
ちの4つの部分(Ci 、Ci+ 1 、Ci+2 、Ci+3 )を代
表的に示してある。これらの各部分(Ci 、Ci+1 、C
i+2 、Ci+3 )は、カラムデコーダ30によって信号が
入出力されるものであり、本願の要旨に記載の回路要素
に相当するものである。以下、カラムスイッチ31の4
つの部分(Ci 、Ci+1 、Ci+2 、Ci+3 )をそれぞれ
回路要素と言う。
りもX個(但しXは2以上の数、ここでは便宜的にX=
2とする)だけ多いN+X個の同一構成の部分からなっ
ているが、カラムデコーダ30と同様に、図ではそのう
ちの4つの部分(Ci 、Ci+ 1 、Ci+2 、Ci+3 )を代
表的に示してある。これらの各部分(Ci 、Ci+1 、C
i+2 、Ci+3 )は、カラムデコーダ30によって信号が
入出力されるものであり、本願の要旨に記載の回路要素
に相当するものである。以下、カラムスイッチ31の4
つの部分(Ci 、Ci+1 、Ci+2 、Ci+3 )をそれぞれ
回路要素と言う。
【0020】図示を略してあるが、カラムスイッチ31
のX個分の回路要素は、N個の回路要素の何れかに欠陥
が発生したときに、その欠陥回路と置換される冗長部
(図1の符号CM-1 、CM 参照)である。N+X個の回
路要素(Ci 、Ci+1 、Ci+2 、Ci+3 )とN個の信号
入出力部(Di-1 、Di 、Di+1 、Di+2 )の間には、
スイッチ群33が設けられており、このスイッチ群33
は、信号入出力部と同数のN個のスイッチ要素(代表し
てSWi-1 、SWi 、SWi+1 、SWi+2 )で構成され
ている。
のX個分の回路要素は、N個の回路要素の何れかに欠陥
が発生したときに、その欠陥回路と置換される冗長部
(図1の符号CM-1 、CM 参照)である。N+X個の回
路要素(Ci 、Ci+1 、Ci+2 、Ci+3 )とN個の信号
入出力部(Di-1 、Di 、Di+1 、Di+2 )の間には、
スイッチ群33が設けられており、このスイッチ群33
は、信号入出力部と同数のN個のスイッチ要素(代表し
てSWi-1 、SWi 、SWi+1 、SWi+2 )で構成され
ている。
【0021】各スイッチ要素は、それぞれX+1個(こ
こでは、X=2であるから3個)のトランジスタスイッ
チからなり、要するに、3個の接点F1 、F2 、F3 を
備えている。各スイッチ要素の接点F1 、F2 、F
3 は、それぞれ制御手段CNTi-1 、CNTi 、CNT
i+1 、CNTi+2 によってオンオフがコントロールされ
るが、各スイッチ要素毎にオンする接点の数は、常に1
つである。例えば、すべてのスイッチ要素の接点F1 が
オンしていれば、……回路要素Ci-1 と信号入出力部D
i- 1 の間、回路要素Ci と信号入出力部Di の間、回路
要素Ci+1 と信号入出力部Di+1 の間、回路要素Ci+2
と信号入出力部Di+2 の間……すなわち添え字の一致す
るもの同士の間が接続される。この接続状態は、何れの
回路要素にも欠陥が発生していない通常の場合の状態で
ある。
こでは、X=2であるから3個)のトランジスタスイッ
チからなり、要するに、3個の接点F1 、F2 、F3 を
備えている。各スイッチ要素の接点F1 、F2 、F
3 は、それぞれ制御手段CNTi-1 、CNTi 、CNT
i+1 、CNTi+2 によってオンオフがコントロールされ
るが、各スイッチ要素毎にオンする接点の数は、常に1
つである。例えば、すべてのスイッチ要素の接点F1 が
オンしていれば、……回路要素Ci-1 と信号入出力部D
i- 1 の間、回路要素Ci と信号入出力部Di の間、回路
要素Ci+1 と信号入出力部Di+1 の間、回路要素Ci+2
と信号入出力部Di+2 の間……すなわち添え字の一致す
るもの同士の間が接続される。この接続状態は、何れの
回路要素にも欠陥が発生していない通常の場合の状態で
ある。
【0022】今、1つの回路要素(例えばCi+1 )に欠
陥が発生した場合には、スイッチ要素SWi+1 及びその
右側のすべてのスイッチ要素SWi+2 ……の接点F2 を
閉じればよい。こうすると、回路要素Ci+2 と信号入出
力部Di+1 の間が接続され、且つ、回路要素Ci+3 と信
号入出力部Di+2 の間が接続されるとともに、これが右
側のすべてのスイッチ要素で行われる。したがって、接
続順を1つ右にシフトして欠陥の回路要素(この場合C
i+1 )を救済できる。
陥が発生した場合には、スイッチ要素SWi+1 及びその
右側のすべてのスイッチ要素SWi+2 ……の接点F2 を
閉じればよい。こうすると、回路要素Ci+2 と信号入出
力部Di+1 の間が接続され、且つ、回路要素Ci+3 と信
号入出力部Di+2 の間が接続されるとともに、これが右
側のすべてのスイッチ要素で行われる。したがって、接
続順を1つ右にシフトして欠陥の回路要素(この場合C
i+1 )を救済できる。
【0023】以上の例は、欠陥数が“1”の場合である
が“2”の場合には、スイッチ要素の接点F3 を閉じれ
ばよい。また、“3”の場合には接点を1つ増やしその
接点(図6の符号F4 参照)を閉じればよい。すなわ
ち、要求救済数に応じて接点の数(勿論、冗長部の数
も)を増減調節するだけでよいから、実用上有用な技術
を提供でき、特に、大容量の半導体メモリに用いて好適
な冗長技術を実現できる。
が“2”の場合には、スイッチ要素の接点F3 を閉じれ
ばよい。また、“3”の場合には接点を1つ増やしその
接点(図6の符号F4 参照)を閉じればよい。すなわ
ち、要求救済数に応じて接点の数(勿論、冗長部の数
も)を増減調節するだけでよいから、実用上有用な技術
を提供でき、特に、大容量の半導体メモリに用いて好適
な冗長技術を実現できる。
【0024】図11は、制御手段(代表してCNTi )
の好ましい構成図である。この図において、34はデコ
ーダであり、3ビットの入力I0 、I1 、I2 の組み合
わせに応じて、8つの出力O0 〜O7 の1つをアクティ
ブ(ハイレベル)にするものである。入力I0 、I1 、
I2 には、それぞれヒューズ回路35からの信号Si 、
前段の制御手段CNTi-1 からの信号Ai-1 及びBi-1
が入力しており、デコーダ34の入出力の真理値は、次
表1のとおりに示される。
の好ましい構成図である。この図において、34はデコ
ーダであり、3ビットの入力I0 、I1 、I2 の組み合
わせに応じて、8つの出力O0 〜O7 の1つをアクティ
ブ(ハイレベル)にするものである。入力I0 、I1 、
I2 には、それぞれヒューズ回路35からの信号Si 、
前段の制御手段CNTi-1 からの信号Ai-1 及びBi-1
が入力しており、デコーダ34の入出力の真理値は、次
表1のとおりに示される。
【0025】 デコーダ34の出力O1 とO2 及びO3 〜O7 は、それ
ぞれ2入力オアゲート36と5入力オアゲート37でオ
ア論理がとられており、2入力オアゲート36の出力
(信号Ai )は、O1 とO2 のどちらか一方がアクティ
ブになるとハイレベルになる。また、5入力オアゲート
37の出力(信号Bi )は、O3 〜O7 の一つでもアク
ティブになるとハイレベルになる。
ぞれ2入力オアゲート36と5入力オアゲート37でオ
ア論理がとられており、2入力オアゲート36の出力
(信号Ai )は、O1 とO2 のどちらか一方がアクティ
ブになるとハイレベルになる。また、5入力オアゲート
37の出力(信号Bi )は、O3 〜O7 の一つでもアク
ティブになるとハイレベルになる。
【0026】デコーダ34の出力O0 は、スイッチ要素
SWi の左側の接点F1 に与えられており、2入力オア
ゲート36の出力(信号Ai )は、同スイッチ要素SW
i の真ん中の接点F2 に与えられており、更に、5入力
オアゲート37の出力(信号Bi )は、同スイッチ要素
SWi の左側の接点F3 に与えられている。したがっ
て、この構成によれば、ヒューズ回路35からの信号S
i がローレベル(ヒューズ未切断)で、且つ、前段の制
御手段CNTi-1 からの信号Ai-1 、Bi-1 も共にロー
レベルのとき、言い換えれば、欠陥が生じていないとき
には、デコーダ34の出力O0 がハイアクティブとなる
から、スイッチ要素SWi の左側の接点F1 をオンさせ
ることができる(Ci とDi の接続)。
SWi の左側の接点F1 に与えられており、2入力オア
ゲート36の出力(信号Ai )は、同スイッチ要素SW
i の真ん中の接点F2 に与えられており、更に、5入力
オアゲート37の出力(信号Bi )は、同スイッチ要素
SWi の左側の接点F3 に与えられている。したがっ
て、この構成によれば、ヒューズ回路35からの信号S
i がローレベル(ヒューズ未切断)で、且つ、前段の制
御手段CNTi-1 からの信号Ai-1 、Bi-1 も共にロー
レベルのとき、言い換えれば、欠陥が生じていないとき
には、デコーダ34の出力O0 がハイアクティブとなる
から、スイッチ要素SWi の左側の接点F1 をオンさせ
ることができる(Ci とDi の接続)。
【0027】また、出力O1 、O2 のどちらかがアクテ
ィブとなるときは、前表1より、ヒューズ回路35のヒ
ューズが切断されたとき(信号Si =H)、又は、前段
の制御手段CNTi-1 からの信号Ai-1 がハイレベルと
なったとき、言い換えれば、欠陥数が“1”のときであ
り、このときには、2入力オアゲート36の出力(信号
Ai )がハイレベルとなるから、スイッチ要素SWi の
真ん中の接点F2 をオンさせることができる(Ci+1 と
Di の接続)。
ィブとなるときは、前表1より、ヒューズ回路35のヒ
ューズが切断されたとき(信号Si =H)、又は、前段
の制御手段CNTi-1 からの信号Ai-1 がハイレベルと
なったとき、言い換えれば、欠陥数が“1”のときであ
り、このときには、2入力オアゲート36の出力(信号
Ai )がハイレベルとなるから、スイッチ要素SWi の
真ん中の接点F2 をオンさせることができる(Ci+1 と
Di の接続)。
【0028】また、出力O3 〜O7 の何れか一つがアク
ティブとなるときは、前表1より、ヒューズ回路35の
ヒューズが切断されたとき(信号Si =H)で、且つ、
前段の制御手段CNTi-1 からの信号Ai-1 がハイレベ
ルとなったとき、又は、前段の制御手段CNTi-1 から
の信号Bi-1 がハイレベルとなったときのどちらかであ
り、言い換えれば、欠陥数が“2”のときであり、この
ときには、5入力オアゲート37の出力(信号Bi )が
ハイレベルとなるから、スイッチ要素SWi の右側の接
点F3 をオンさせることができる(Ci+2 とDi の接
続)。
ティブとなるときは、前表1より、ヒューズ回路35の
ヒューズが切断されたとき(信号Si =H)で、且つ、
前段の制御手段CNTi-1 からの信号Ai-1 がハイレベ
ルとなったとき、又は、前段の制御手段CNTi-1 から
の信号Bi-1 がハイレベルとなったときのどちらかであ
り、言い換えれば、欠陥数が“2”のときであり、この
ときには、5入力オアゲート37の出力(信号Bi )が
ハイレベルとなるから、スイッチ要素SWi の右側の接
点F3 をオンさせることができる(Ci+2 とDi の接
続)。
【0029】制御手段の構成は、以上の例に限定される
ものではない。例えば、図12に示すように構成しても
よい。図12において、制御手段CNTi は、2つのヒ
ューズ回路40、41と、2個のナンドゲート42、4
3と、3個のインバータゲート44〜46と、1個のノ
アゲート47とによって構成されている。なお、2つの
ヒューズ回路40、41は、それぞれ+電源VCCと接地
電位の間に抵抗48とヒューズ49を直列に接続すると
ともに、その接続点の電位をインバータゲート50で反
転して信号SRAi (ヒューズ回路41にあっては信号
SRBi )を取出し、且つ、抵抗48の両端につないだ
トランジスタ51のオンオフをインバータゲート50の
出力でコントロールしている。
ものではない。例えば、図12に示すように構成しても
よい。図12において、制御手段CNTi は、2つのヒ
ューズ回路40、41と、2個のナンドゲート42、4
3と、3個のインバータゲート44〜46と、1個のノ
アゲート47とによって構成されている。なお、2つの
ヒューズ回路40、41は、それぞれ+電源VCCと接地
電位の間に抵抗48とヒューズ49を直列に接続すると
ともに、その接続点の電位をインバータゲート50で反
転して信号SRAi (ヒューズ回路41にあっては信号
SRBi )を取出し、且つ、抵抗48の両端につないだ
トランジスタ51のオンオフをインバータゲート50の
出力でコントロールしている。
【0030】インバータゲート44の入出力はスイッチ
要素SWi の左端の接点F1 (図ではトランスミッショ
ンゲート)のコントロール信号に使われており、また、
インバータゲート46の入出力はスイッチ要素SWi の
真ん中の接点F2 (図ではトランスミッションゲート)
のコントロール信号に使われており、更に、インバータ
ゲート45の入出力はスイッチ要素SWi の右端の接点
F3 (図ではトランスミッションゲート)のコントロー
ル信号に使われている。
要素SWi の左端の接点F1 (図ではトランスミッショ
ンゲート)のコントロール信号に使われており、また、
インバータゲート46の入出力はスイッチ要素SWi の
真ん中の接点F2 (図ではトランスミッションゲート)
のコントロール信号に使われており、更に、インバータ
ゲート45の入出力はスイッチ要素SWi の右端の接点
F3 (図ではトランスミッションゲート)のコントロー
ル信号に使われている。
【0031】インバータゲート44の入力(ナンドゲー
ト42の出力)がローレベルのときに左側の接点F1 が
閉じ、また、インバータゲート46の入力(ノアゲート
47の出力)がハイレベルのときに真ん中の接点F2 が
閉じ、更に、インバータゲート45の入力(ナンドゲー
ト43の出力)がハイレベルのときに右側の接点F3が
閉じる。
ト42の出力)がローレベルのときに左側の接点F1 が
閉じ、また、インバータゲート46の入力(ノアゲート
47の出力)がハイレベルのときに真ん中の接点F2 が
閉じ、更に、インバータゲート45の入力(ナンドゲー
ト43の出力)がハイレベルのときに右側の接点F3が
閉じる。
【0032】したがって、この例によれば、インバータ
ゲート44の入力(ナンドゲート42の出力)がローレ
ベルになるときは、ヒューズ回路40のヒューズ49が
未切断のとき(信号SRAi =H)で、且つ、前段の制
御手段CNTi-1 からの信号Ai-1 がハイレベルのとき
(図11とは逆の論理であることに注意)、言い換えれ
ば、欠陥数が“0”のときであり、このときには、左側
の接点F1 が閉じるから、図11と同様の作用が得られ
る。
ゲート44の入力(ナンドゲート42の出力)がローレ
ベルになるときは、ヒューズ回路40のヒューズ49が
未切断のとき(信号SRAi =H)で、且つ、前段の制
御手段CNTi-1 からの信号Ai-1 がハイレベルのとき
(図11とは逆の論理であることに注意)、言い換えれ
ば、欠陥数が“0”のときであり、このときには、左側
の接点F1 が閉じるから、図11と同様の作用が得られ
る。
【0033】また、インバータゲート46の入力(ノア
ゲート47の出力)がハイレベルになるときは、ヒュー
ズ回路40のヒューズ49が切断されたとき(信号SR
Ai=L)、又は、前段の制御手段CNTi-1 からの信
号Ai-1 がローレベルのとき(図11とは逆の論理であ
ることに注意)で、且つ、ヒューズ回路41のヒューズ
49が未切断(信号SRBi =H)で、且つ、前段の制
御手段CNTi-1 からの信号Bi-1 がハイレベルのとき
(図11とは逆の論理であることに注意)、言い換えれ
ば、欠陥数が“1”のときであり、このときには、真ん
中の接点F2 が閉じるから、図11と同様の作用が得ら
れる。
ゲート47の出力)がハイレベルになるときは、ヒュー
ズ回路40のヒューズ49が切断されたとき(信号SR
Ai=L)、又は、前段の制御手段CNTi-1 からの信
号Ai-1 がローレベルのとき(図11とは逆の論理であ
ることに注意)で、且つ、ヒューズ回路41のヒューズ
49が未切断(信号SRBi =H)で、且つ、前段の制
御手段CNTi-1 からの信号Bi-1 がハイレベルのとき
(図11とは逆の論理であることに注意)、言い換えれ
ば、欠陥数が“1”のときであり、このときには、真ん
中の接点F2 が閉じるから、図11と同様の作用が得ら
れる。
【0034】更に、インバータゲート45の入力(ナン
ドゲート43の出力)がハイレベルになるときは、ヒュ
ーズ回路41のヒューズ49が切断されたとき(信号S
RB i =L)、又は、前段の制御手段CNTi-1 からの
信号Bi-1 がローレベルのとき(図11とは逆の論理で
あることに注意)、言い換えれば、欠陥数が“2”のと
きであり、このときには、右側の接点F3 が閉じるか
ら、図11と同様の作用が得られる。
ドゲート43の出力)がハイレベルになるときは、ヒュ
ーズ回路41のヒューズ49が切断されたとき(信号S
RB i =L)、又は、前段の制御手段CNTi-1 からの
信号Bi-1 がローレベルのとき(図11とは逆の論理で
あることに注意)、言い換えれば、欠陥数が“2”のと
きであり、このときには、右側の接点F3 が閉じるか
ら、図11と同様の作用が得られる。
【0035】あるいは、制御手段を図13のように構成
してもよい。図13において、制御手段CNTi は、所
定のコントロール信号CKA の周期で前段の制御手段C
NT i-1 からの信号Ai-1 を取り込むトランジスタ60
と、所定のコントロール信号CKB の周期で前段の制御
手段CNTi-1 からの信号Bi-1 を取り込むトランジス
タ61と、取り込まれた信号Ai-1 をラッチするレジス
タ62と、取り込まれた信号Bi-1 をラッチするレジス
タ63と、コントロール信号CKA を次段の制御手段C
NTi+1 に反転して出力するインバータゲート64と、
コントロール信号CKB を次段の制御手段CNTi+1 に
反転して出力するインバータゲート65とを備える。な
お、インバータゲート44、45、46及びノアゲート
47は、図12の同一の符号のものと同じ役目なので、
ここでの説明は割愛する。
してもよい。図13において、制御手段CNTi は、所
定のコントロール信号CKA の周期で前段の制御手段C
NT i-1 からの信号Ai-1 を取り込むトランジスタ60
と、所定のコントロール信号CKB の周期で前段の制御
手段CNTi-1 からの信号Bi-1 を取り込むトランジス
タ61と、取り込まれた信号Ai-1 をラッチするレジス
タ62と、取り込まれた信号Bi-1 をラッチするレジス
タ63と、コントロール信号CKA を次段の制御手段C
NTi+1 に反転して出力するインバータゲート64と、
コントロール信号CKB を次段の制御手段CNTi+1 に
反転して出力するインバータゲート65とを備える。な
お、インバータゲート44、45、46及びノアゲート
47は、図12の同一の符号のものと同じ役目なので、
ここでの説明は割愛する。
【0036】このような構成によれば、接点コントロー
ルのためのデータを外部から各レジスタ62、63に書
き込むことができ、ヒューズによるプログラムが不要に
なるから、冗長作業の効率化を図ることができる。な
お、図14は、本発明を適用して好ましい大容量半導体
メモリのチップフロアプランである。このフロアプラン
は、カラム・プリデコーダ回路とセンス・ライト回路と
を含むブロック70と、ロウ・プリデコーダ回路を含む
ブロック71とをチップの中央に十字状にレイアウト
し、更に、その十字を取り囲む4つの領域のそれぞれに
メモリ部72〜75をレイアウトしたものである。各メ
モリ部72〜75は、同一の構成を有しており、例え
ば、左上のメモリ部72で説明すると、1つのグローバ
ル・ワードデコーダ76と、複数のローカルメモリセル
アレイ77〜79と、各メモリセルアレイ毎のローカル
カラムデコーダ80〜82及びローカルワードデコーダ
83〜85とを備えている。
ルのためのデータを外部から各レジスタ62、63に書
き込むことができ、ヒューズによるプログラムが不要に
なるから、冗長作業の効率化を図ることができる。な
お、図14は、本発明を適用して好ましい大容量半導体
メモリのチップフロアプランである。このフロアプラン
は、カラム・プリデコーダ回路とセンス・ライト回路と
を含むブロック70と、ロウ・プリデコーダ回路を含む
ブロック71とをチップの中央に十字状にレイアウト
し、更に、その十字を取り囲む4つの領域のそれぞれに
メモリ部72〜75をレイアウトしたものである。各メ
モリ部72〜75は、同一の構成を有しており、例え
ば、左上のメモリ部72で説明すると、1つのグローバ
ル・ワードデコーダ76と、複数のローカルメモリセル
アレイ77〜79と、各メモリセルアレイ毎のローカル
カラムデコーダ80〜82及びローカルワードデコーダ
83〜85とを備えている。
【0037】図15はメモリ部72の部分拡大図であ
る。ローカルメモリセルアレイ77〜79は、それぞれ
いくつかのセルマトリクス86〜91からなり、各セル
マトリクスには、1つのセルマトリクス91で代表して
示すように、多数のローカルワード線92が敷設されて
いる。これらのローカルワード線92は、ローカルワー
ドデコーダ83〜85の各ブロックとスイッチ回路(ハ
ッチング部分参照)とを介してグローバルワード線93
に接続される。
る。ローカルメモリセルアレイ77〜79は、それぞれ
いくつかのセルマトリクス86〜91からなり、各セル
マトリクスには、1つのセルマトリクス91で代表して
示すように、多数のローカルワード線92が敷設されて
いる。これらのローカルワード線92は、ローカルワー
ドデコーダ83〜85の各ブロックとスイッチ回路(ハ
ッチング部分参照)とを介してグローバルワード線93
に接続される。
【0038】このスイッチ回路は、上記実施例のスイッ
チ要素SWi と制御手段CNTi を含むものであり、例
えば、スイッチ要素SWi にマルチプレクサ(MUX)
を用いた場合の例を示す図16の破線部分に相当するも
のである。なお、図16において、94〜96はスイッ
チ要素、97〜99は制御手段、100〜102は欠陥
情報をプログラムするROMである。
チ要素SWi と制御手段CNTi を含むものであり、例
えば、スイッチ要素SWi にマルチプレクサ(MUX)
を用いた場合の例を示す図16の破線部分に相当するも
のである。なお、図16において、94〜96はスイッ
チ要素、97〜99は制御手段、100〜102は欠陥
情報をプログラムするROMである。
【0039】
【発明の効果】本発明によれば、同一構成のN個の信号
入出力部と、該N個の信号入出力部よりもX個だけ多い
M個の同一構成の回路要素との間に、各々がX+1個の
接点を有するN個のスイッチ要素を設け、各スイッチ要
素のX+1個の接点を介して、隣り合うX+1個の回路
要素と一つの信号入出力部との間を選択的に接続するよ
うに構成したので、Xに相当する数の回路要素を救済す
ることができ、実用上十分な効果を有する冗長回路を提
供できる。
入出力部と、該N個の信号入出力部よりもX個だけ多い
M個の同一構成の回路要素との間に、各々がX+1個の
接点を有するN個のスイッチ要素を設け、各スイッチ要
素のX+1個の接点を介して、隣り合うX+1個の回路
要素と一つの信号入出力部との間を選択的に接続するよ
うに構成したので、Xに相当する数の回路要素を救済す
ることができ、実用上十分な効果を有する冗長回路を提
供できる。
【図1】本発明の原理図である。
【図2】本発明の欠陥なしの場合の状態図である。
【図3】本発明の単一欠陥の場合の状態図である。
【図4】本発明の連続欠陥の場合の状態図である。
【図5】本発明の間欠欠陥の場合の状態図である。
【図6】本発明の欠陥数3に対応した原理図である。
【図7】欠陥数3に対応した発明の欠陥なしの場合の状
態図である。
態図である。
【図8】欠陥数3に対応した発明の連続欠陥の場合の状
態図である。
態図である。
【図9】欠陥数3に対応した発明の間欠欠陥の場合の状
態図である。
態図である。
【図10】一実施例の構成図である。
【図11】一実施例の制御手段の構成図である。
【図12】一実施例の他の制御手段の構成図である。
【図13】一実施例のさらに他の制御手段の構成図であ
る。
る。
【図14】一実施例のチップフロアプランである。
【図15】図14の部分拡大図である。
【図16】図15のスイッチ回路のブロック図である。
【図17】第1の従来例の概略ブロック図である。
【図18】第2の従来例の概略ブロック図である。
【図19】第2の従来例の構成図である。
C1 〜CM :回路要素 CNT1 〜CNTN :制御手段 D1 〜DN :信号入出力部 F1 、……、FX 、FX+1 :接点 SW1 〜SWN :スイッチ要素
Claims (2)
- 【請求項1】同一構成のN個の信号入出力部(D1 〜D
N )と、 該N個の信号入出力部(D1 〜DN )よりもX個だけ多
いM個の同一構成の回路要素(C1 〜CM )との間に、 各々がX+1個の接点(F1 、……、FX 、FX+1 )を
有するN個のスイッチ要素(SW1 〜SWN )を設け、 各スイッチ要素(SW1 〜SWN )のX+1個の接点を
介して、隣り合うX+1個の回路要素(Ci 、……、C
i+X-1 、Ci+X ;iは1、2、……N)と一つの信号入
出力部(Di )との間を選択的に接続するように構成し
たことを特徴とする冗長回路。 - 【請求項2】各スイッチ要素(SW1 〜SWN )の動作
をコントロールするN個の制御手段(CNT1 〜CNT
N )を備え、 各制御手段(CNTi )は、所定の順番で並ぶ1番目の
回路要素(C1 )からi番目の回路要素(Ci )までの
トータルの欠陥発生数に基づいて、自己の担当するスイ
ッチ要素(SWi )の接点の切換数を決定することを特
徴とする請求項1記載の冗長回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6139757A JPH088344A (ja) | 1994-06-22 | 1994-06-22 | 冗長回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6139757A JPH088344A (ja) | 1994-06-22 | 1994-06-22 | 冗長回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH088344A true JPH088344A (ja) | 1996-01-12 |
Family
ID=15252685
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6139757A Withdrawn JPH088344A (ja) | 1994-06-22 | 1994-06-22 | 冗長回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH088344A (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6104648A (en) * | 1999-02-12 | 2000-08-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a large band width and allowing efficient execution of redundant repair |
US6373775B2 (en) | 2000-03-13 | 2002-04-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with restrained scale of decoding circuit used in shift redundancy |
US6584022B2 (en) * | 2000-08-21 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with simultaneous data line selection and shift redundancy selection |
WO2004075203A1 (ja) * | 2003-02-18 | 2004-09-02 | Fujitsu Limited | シフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置 |
JP2007027178A (ja) * | 2005-07-12 | 2007-02-01 | Sony Corp | 半導体集積回路とその製造方法 |
JP2007048953A (ja) * | 2005-08-10 | 2007-02-22 | Sony Corp | 半導体集積回路 |
JP2007048952A (ja) * | 2005-08-10 | 2007-02-22 | Sony Corp | 半導体集積回路 |
JP2007129144A (ja) * | 2005-11-07 | 2007-05-24 | Sony Corp | 回路装置とその製造方法 |
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