JPH088344A - 冗長回路 - Google Patents

Abstract

(57)【要約】 【目的】少なくとも２個以上の回路要素を救済できるよ
うにして実用上十分な冗長回路を提供すること。 【構成】同一構成のＮ個の信号入出力部と、該Ｎ個の信
号入出力部よりもＸ個だけ多いＭ個の同一構成の回路要
素との間に、各々がＸ＋１個の接点を有するＮ個のスイ
ッチ要素を設け、各スイッチ要素のＸ＋１個の接点を介
して、隣り合うＸ＋１個の回路要素と一つの信号入出力
部との間を選択的に接続するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、欠陥の発生した回路要
素を該回路要素と同一構成の冗長部で置換して欠陥を救
済する冗長回路に関する。一般に、半導体メモリのよう
な同一構成の回路要素を多数含む半導体集積回路におい
ては、あらかじめ冗長用の回路要素をいくつか作り込ん
でおき、欠陥の発生した回路要素と冗長部とを置換する
ことが行われる。

【０００２】

【従来の技術】

「第１の従来技術」図１７は冗長回路の従来例であり、
半導体メモリへの適用例である。この図において、１は
ロウ（行）アドレス信号を取り込むロウアドレスバッフ
ァ、２はロウアドレス信号をデコードしてメモリセルア
レイ３のロウを選択するロウデコーダ、４はカラム
（列）アドレス信号を取り込むカラムアドレスバッフ
ァ、５はカラムアドレス信号をデコードしてメモリセル
アレイ３のカラムを選択するカラムデコーダ、６はロウ
ドライバ、７はカラムスイッチである。ここで、８は冗
長ロウデコーダ、９は冗長カラムデコーダ、１０は冗長
ロウ、１１は冗長カラムであり、これらの冗長ロウデコ
ーダ８、冗長カラムデコーダ９、冗長ロウ１０及び冗長
カラム１１は、一体として冗長回路１２を構成してい
る。

【０００３】このような構成において、カラムアドレス
バッファ４の出力は、カラムデコーダ５と冗長カラムデ
コーダ９に入力されている。入力されたアドレスが冗長
カラムデコーダ９にプログラムされている欠陥カラムア
ドレスに一致すると、冗長カラム１１が選択され、同時
に、所定の信号（ＮＥＤ）によってカラムデコーダ５が
非活性化されて欠陥カラムの置換が行われる。ロウ救済
時も同様に、冗長ロウデコーダ８に欠陥ロウのアドレス
がプログラムされる。

【０００４】ところで、かかる従来技術では、冗長ロウ
デコーダ８及び冗長カラムデコーダ９内のヒューズを切
断して欠陥アドレスをプログラムしているが、大容量化
が進むにつれてヒューズの切断本数が増えるという不都
合があり、また、大容量化に伴って冗長ロウデコーダ８
や冗長カラムデコーダ９の構成が複雑化し、常用のロウ
デコーダ２やカラムデコーダ５との速度差が大きくなる
という不都合がある。 「第２の従来技術」こうした不都合を解消する従来技術
として、例えば、「大容量ＲＡＭ用リダンダシー回路の
検討」（１９８９年電子情報通信学会秋季全国大会草稿
集Ｃ−１４４参照）が知られている。

【０００５】この技術は、各アドレスに応じて選択され
るカラム（又はロウ；以下カラムで代表）を隣に１つシ
フトすることによって欠陥を救済しようというものであ
る。図１８において、１３はカラムデコーダ、１４はカ
ラムスイッチであり、ｎ個のカラムデコーダ出力Ｄ₁ 〜
Ｄ_n に対して、ｎ個のスイッチ要素１５₁ 〜１５_nと、
ｎ＋１本のカラムＣ₁ 〜Ｃ_n+1 とが設けられている。

【０００６】欠陥がない場合には、Ｄ₁ 〜Ｄ_n でＣ₁ 〜
Ｃ_n を選択するように各スイッチ要素１５₁ 〜１５_n の
接点を左に倒しておくが、例えば、カラムＣ₃ に欠陥が
発生した場合には、Ｄ₃ 〜Ｄ_n でＣ₄ 〜Ｃ_n+1 を選択す
るようにスイッチ要素１５₃〜１５_n の接点を反対側に
切換える。図１９は、具体的な構成図であり、ヒューズ
１６₁ 〜１６₄ とインバータゲート１７₁ 〜１７₄ 及び
トランスミッションゲート１８_1a、１８_1b〜１８_4a、１
８ _4bでスイッチ要素を構成した例である。

【０００７】直列につなげられたヒューズ１６₁ 〜１６
₄ は、その左端が接地電位Ｖ_SSに、また、その右端が抵
抗１９を介して＋電源Ｖ_CCに接続されており、ヒューズ
未切断のときのインバータゲート１７₁ 〜１７₄ の入力
には、接地電位Ｖ_SSが与えられている。したがって、こ
の構成では、全部のヒューズ１６₁ 〜１６₄ が未切断で
ある限り、すべてのインバータゲート１７₁ 〜１７₄ の
出力がハイレベルとなるから、ａ側のトランスミッショ
ンゲート１８_1a、１８_2a、１８_3a、１８_4aをオンにして
Ｄ₁ 〜Ｄ_n でＣ₁ 〜Ｃ_n を選択できる。一方、例えば、
カラムＣ₃ に欠陥が発生した場合には、ヒューズ１６₃
を切断する。こうすると、インバータゲート１７ ₃ 、１
７₄ の出力がローレベルになり、その結果、トランスミ
ッションゲート１８_3b及び１８_4bがオンになって、Ｄ₃
〜Ｄ_n でＣ₄ 〜Ｃ_n+1 を選択できる。すなわち、欠陥カ
ラムＣ₃ を冗長カラムＣ_n+1 で救済できる。

【０００８】

【発明が解決しようとする課題】しかしながら、第２の
従来回路にあっては、ヒューズの切断本数を少なくで
き、且つ、常用のロウデコーダやカラムデコーダとの速
度差を小さくできるという点では有効なものの、各スイ
ッチ要素の接点が２個しかないため、回路要素の救済数
が“１”（図１８及び図１９では１カラム又は１ロウ）
と極めて少なく、実用上の観点で改善すべき余地があっ
た。

【０００９】

【目的】そこで、本発明は、少なくとも２個以上の回路
要素を救済できるようにして実用上十分な冗長回路を提
供することを目的とする。

【００１０】

【課題を解決するための手段】図１は本発明の原理図で
ある。この図において、Ｄ₁ 〜Ｄ_N は信号入出力部（信
号の入出力に限らず入力又は出力の何れか一方であって
もよい）、Ｃ₁ 〜Ｃ_Mは回路要素、ＳＷ₁ 〜ＳＷ_N はス
イッチ要素、ＣＮＴ₁ 〜ＣＮＴ_N は制御手段である。

【００１１】信号入出力部Ｄ₁ 〜Ｄ_N と回路要素Ｃ₁ 〜
Ｃ_M は、それぞれ同一の構成を有しているが、回路要素
Ｃ₁ 〜Ｃ_M の数は、信号入出力部Ｄ₁ 〜Ｄ_N の数よりも
Ｘ個（Ｘは２以上の数）だけ多い。図１の例はＸの数を
最低要求数の“２”としたものであり、したがって、こ
の例では、回路要素Ｃ₁ 〜Ｃ_M は、Ｃ_M-1 とＣ_M の２個
の冗長部を含むことになる。

【００１２】各スイッチ要素ＳＷ₁ 〜ＳＷ_N は、少なく
ともＸ＋１個の接点（図１の例はＸ＝２であるから３個
の接点Ｆ₁ 〜Ｆ₃ ）を備えており、接点を切換えること
によって、隣り合うＸ＋１個の回路要素（Ｃ_i 、……、
Ｃ_i+X-1 、Ｃ_i+X ；ｉは１、２、……Ｎ）と、一つの信
号入出力部（Ｄ_i ）との間を選択的に接続するようにな
っている。

【００１３】各制御手段ＣＮＴ₁ 〜ＣＮＴ_N は、自己の
担当するスイッチ要素（ＳＷ_i ）の接点の切換数を決定
するものであるが、この決定は、所定の順番で並ぶ１番
目の回路要素（Ｃ₁ ）からｉ番目の回路要素（Ｃ_i ）ま
でのトータルの欠陥発生数に基づいて行うのが望まし
い。

【００１４】

【作用】

（１）欠陥なし 図２は何れの回路要素にも欠陥がない場合の状態図であ
る。この場合、すべてのスイッチ要素ＳＷ_i-1 〜ＳＷ
_i+3 の接点Ｆ₁ が閉じており、図中太線で示すように、
添え字の一致する回路要素と信号入出力部の間が接続さ
れている。すなわち、Ｃ_i-1 とＤ_i-1 の間、Ｃ_i とＤ_i
の間、Ｃ_i+1 とＤ_i+1 の間、Ｃ_i+2 とＤ_{i+ 2} の間、Ｃ
_i+3 とＤ_i+3 の間及びＣ_i+4 とＤ_i+4 の間がそれぞれ接
続されている。 （２）単一欠陥 図３は１つの回路要素（例えばＣ_i+1 ）に欠陥が発生し
た場合の状態図である。この場合、スイッチ要素ＳＷ
_i-1 及びＳＷ_i の接点Ｆ₁ が閉じているが、欠陥の発生
した回路要素Ｃ_i+1 と添え字の一致するスイッチ要素Ｓ
Ｗ_i+1 及びその右側のすべてのスイッチ要素ＳＷ_i+2 、
ＳＷ_i+3 、……の接点Ｆ₂ が閉じている。したがって、
この場合には、図中太線で示すように、欠陥発生の回路
要素Ｃ_i+1から右側の回路要素Ｃ_i+2 、Ｃ_i+3 、
Ｃ_i+4 、……がそれぞれ接点Ｆ₂ を介して、信号入出力
部Ｄ_i+1 、Ｄ_i+2 、Ｄ_i+3 、……に接続されることとな
り、結局、回路要素を欠陥の数だけ１つ右にシフトして
救済することができる。 （３）連続欠陥 図４は２つの回路要素（例えばＣ_i+1 とＣ_i+2 ）に連続
欠陥が発生した場合の図である。この場合、スイッチ要
素ＳＷ_i-1 及びＳＷ_i の接点Ｆ₁ が閉じているが、欠陥
の発生した先頭の回路要素Ｃ_i+1 と添え字の一致するス
イッチ要素ＳＷ _i+1 及びその右側のすべてのスイッチ要
素ＳＷ_i+2 、ＳＷ_i+3 、……の接点Ｆ₃が閉じている。
したがって、この場合には、図中太線で示すように、欠
陥発生の回路要素Ｃ_i+1 及びＣ_i+2 から右側の回路要素
Ｃ_i+3 、Ｃ_i+4 、……がそれぞれ接点Ｆ₃ を介して、信
号入出力部Ｄ_i+1 、Ｄ_i+2 、Ｄ_i+3 、……に接続される
こととなり、結局、回路要素を欠陥の数だけ２つ右にシ
フトして救済することができる。

【００１５】また、各スイッチ要素の接点コントロール
は、各スイッチ要素毎に個別に行ってもよいが、図３及
び図４からも理解されるように、所定の配列順の１番目
の回路要素からのトータルの欠陥数で接点の位置が決ま
るから、欠陥の数を各制御手段に対して順次に伝達する
のが好ましい。欠陥の救済数は、各スイッチ要素の接点
数（及び冗長部の数）に依存する。例えば、図１〜図４
のように接点数を“３”（冗長部も同数）にすれば、救
済可能数はそれよりも１つ少ない“２”になる。したが
って、“３”又はそれ以上の救済数を実現するには、接
点数及び冗長部の数を要求救済数よりも１つ多くすれば
よい。

【００１６】ちなみに、図６〜図９は救済数を“３”に
した場合の原理図である。各スイッチ要素ＳＷ_i-1 〜Ｓ
Ｗ_i+3 にはそれぞれ４つの接点Ｆ₁ 〜Ｆ₄ が設けられて
おり、右端の接点Ｆ₄ を２つ右隣の回路要素に接続して
いる（破線参照）。欠陥なしの場合には、図７に示すよ
うに、すべてのスイッチ要素ＳＷ_i-1 〜ＳＷ_i+3 の接点
Ｆ₁ が閉じ、連続欠陥（例えば連続数３）の場合には、
図８に示すように、欠陥の先頭の回路要素Ｃ_i+1 と添え
字が一致するスイッチ要素ＳＷ_i+1及びその右側のすべ
てのスイッチ要素ＳＷ_i+2 、ＳＷ_i+3 ……の接点Ｆ₄ が
閉じる。また、間欠欠陥（例えばＣ_i+1 、Ｃ_i+3 及びＣ
_i+4 ）の場合には、図９に示すように、欠陥の先頭の回
路要素Ｃ_i+1 と添え字が一致するスイッチ要素ＳＷ_{i+ 1}
の接点Ｆ₂ が閉じるとともに、その右側のすべてのスイ
ッチ要素ＳＷ_i+2 、ＳＷ_i+3 ……の接点Ｆ₄ が閉じる。

【００１７】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１０〜図１５は本発明に係る冗長回路の一実施
例を示す図であり、冒頭の第２の従来技術と同様に、大
容量の半導体メモリに適用した例である。まず、構成を
説明する。図１０において、３０はカラムデコーダ（図
１８の符号１３参照）、３１はカラムスイッチ（図１８
の符号１４参照）である。

【００１８】カラムデコーダ３０は、同一構成のＮ個の
部分からなっているが、図ではそのうちの４つの部分
（Ｄ_i-1 、Ｄ_i 、Ｄ_i+1 、Ｄ_i+2 ）を代表的に示してあ
る。これらの各部分（Ｄ_i-1 、Ｄ_i 、Ｄ_i+1 、Ｄ_i+2 ）
は、カラムスイッチ３１に信号（図ではデコード信号）
を出力したり、カラムスイッチ３１からの信号を図示を
略したバスに読み出したりするもので、本願の要旨に記
載の信号入出力部に相当するものである。以下、カラム
デコーダ３０の４つの部分（Ｄ_i-1 、Ｄ_i 、Ｄ_{i+ 1} 、Ｄ
_i+2 ）をそれぞれ信号入出力部と言う。

【００１９】また、カラムスイッチ３１は、上記Ｎ個よ
りもＸ個（但しＸは２以上の数、ここでは便宜的にＸ＝
２とする）だけ多いＮ＋Ｘ個の同一構成の部分からなっ
ているが、カラムデコーダ３０と同様に、図ではそのう
ちの４つの部分（Ｃ_i 、Ｃ_{i+ 1} 、Ｃ_i+2 、Ｃ_i+3 ）を代
表的に示してある。これらの各部分（Ｃ_i 、Ｃ_i+1 、Ｃ
_i+2 、Ｃ_i+3 ）は、カラムデコーダ３０によって信号が
入出力されるものであり、本願の要旨に記載の回路要素
に相当するものである。以下、カラムスイッチ３１の４
つの部分（Ｃ_i 、Ｃ_i+1 、Ｃ_i+2 、Ｃ_i+3 ）をそれぞれ
回路要素と言う。

【００２０】図示を略してあるが、カラムスイッチ３１
のＸ個分の回路要素は、Ｎ個の回路要素の何れかに欠陥
が発生したときに、その欠陥回路と置換される冗長部
（図１の符号Ｃ_M-1 、Ｃ_M 参照）である。Ｎ＋Ｘ個の回
路要素（Ｃ_i 、Ｃ_i+1 、Ｃ_i+2 、Ｃ_i+3 ）とＮ個の信号
入出力部（Ｄ_i-1 、Ｄ_i 、Ｄ_i+1 、Ｄ_i+2 ）の間には、
スイッチ群３３が設けられており、このスイッチ群３３
は、信号入出力部と同数のＮ個のスイッチ要素（代表し
てＳＷ_i-1 、ＳＷ_i 、ＳＷ_i+1 、ＳＷ_i+2 ）で構成され
ている。

【００２１】各スイッチ要素は、それぞれＸ＋１個（こ
こでは、Ｘ＝２であるから３個）のトランジスタスイッ
チからなり、要するに、３個の接点Ｆ₁ 、Ｆ₂ 、Ｆ₃ を
備えている。各スイッチ要素の接点Ｆ₁ 、Ｆ₂ 、Ｆ
₃ は、それぞれ制御手段ＣＮＴ_i-1 、ＣＮＴ_i 、ＣＮＴ
_i+1 、ＣＮＴ_i+2 によってオンオフがコントロールされ
るが、各スイッチ要素毎にオンする接点の数は、常に１
つである。例えば、すべてのスイッチ要素の接点Ｆ₁ が
オンしていれば、……回路要素Ｃ_i-1 と信号入出力部Ｄ
_{i- 1} の間、回路要素Ｃ_i と信号入出力部Ｄ_i の間、回路
要素Ｃ_i+1 と信号入出力部Ｄ_i+1 の間、回路要素Ｃ_i+2
と信号入出力部Ｄ_i+2 の間……すなわち添え字の一致す
るもの同士の間が接続される。この接続状態は、何れの
回路要素にも欠陥が発生していない通常の場合の状態で
ある。

【００２２】今、１つの回路要素（例えばＣ_i+1 ）に欠
陥が発生した場合には、スイッチ要素ＳＷ_i+1 及びその
右側のすべてのスイッチ要素ＳＷ_i+2 ……の接点Ｆ₂ を
閉じればよい。こうすると、回路要素Ｃ_i+2 と信号入出
力部Ｄ_i+1 の間が接続され、且つ、回路要素Ｃ_i+3 と信
号入出力部Ｄ_i+2 の間が接続されるとともに、これが右
側のすべてのスイッチ要素で行われる。したがって、接
続順を１つ右にシフトして欠陥の回路要素（この場合Ｃ
_i+1 ）を救済できる。

【００２３】以上の例は、欠陥数が“１”の場合である
が“２”の場合には、スイッチ要素の接点Ｆ₃ を閉じれ
ばよい。また、“３”の場合には接点を１つ増やしその
接点（図６の符号Ｆ₄ 参照）を閉じればよい。すなわ
ち、要求救済数に応じて接点の数（勿論、冗長部の数
も）を増減調節するだけでよいから、実用上有用な技術
を提供でき、特に、大容量の半導体メモリに用いて好適
な冗長技術を実現できる。

【００２４】図１１は、制御手段（代表してＣＮＴ_i ）
の好ましい構成図である。この図において、３４はデコ
ーダであり、３ビットの入力Ｉ₀ 、Ｉ₁ 、Ｉ₂ の組み合
わせに応じて、８つの出力Ｏ₀ 〜Ｏ₇ の１つをアクティ
ブ（ハイレベル）にするものである。入力Ｉ₀ 、Ｉ₁ 、
Ｉ₂ には、それぞれヒューズ回路３５からの信号Ｓ_i 、
前段の制御手段ＣＮＴ_i-1 からの信号Ａ_i-1 及びＢ_i-1
が入力しており、デコーダ３４の入出力の真理値は、次
表１のとおりに示される。

【００２５】 デコーダ３４の出力Ｏ₁ とＯ₂ 及びＯ₃ 〜Ｏ₇ は、それ
ぞれ２入力オアゲート３６と５入力オアゲート３７でオ
ア論理がとられており、２入力オアゲート３６の出力
（信号Ａ_i ）は、Ｏ₁ とＯ₂ のどちらか一方がアクティ
ブになるとハイレベルになる。また、５入力オアゲート
３７の出力（信号Ｂ_i ）は、Ｏ₃ 〜Ｏ₇ の一つでもアク
ティブになるとハイレベルになる。

【００２６】デコーダ３４の出力Ｏ₀ は、スイッチ要素
ＳＷ_i の左側の接点Ｆ₁ に与えられており、２入力オア
ゲート３６の出力（信号Ａ_i ）は、同スイッチ要素ＳＷ
_i の真ん中の接点Ｆ₂ に与えられており、更に、５入力
オアゲート３７の出力（信号Ｂ_i ）は、同スイッチ要素
ＳＷ_i の左側の接点Ｆ₃ に与えられている。したがっ
て、この構成によれば、ヒューズ回路３５からの信号Ｓ
_i がローレベル（ヒューズ未切断）で、且つ、前段の制
御手段ＣＮＴ_i-1 からの信号Ａ_i-1 、Ｂ_i-1 も共にロー
レベルのとき、言い換えれば、欠陥が生じていないとき
には、デコーダ３４の出力Ｏ₀ がハイアクティブとなる
から、スイッチ要素ＳＷ_i の左側の接点Ｆ₁ をオンさせ
ることができる（Ｃ_i とＤ_i の接続）。

【００２７】また、出力Ｏ₁ 、Ｏ₂ のどちらかがアクテ
ィブとなるときは、前表１より、ヒューズ回路３５のヒ
ューズが切断されたとき（信号Ｓ_i ＝Ｈ）、又は、前段
の制御手段ＣＮＴ_i-1 からの信号Ａ_i-1 がハイレベルと
なったとき、言い換えれば、欠陥数が“１”のときであ
り、このときには、２入力オアゲート３６の出力（信号
Ａ_i ）がハイレベルとなるから、スイッチ要素ＳＷ_i の
真ん中の接点Ｆ₂ をオンさせることができる（Ｃ_i+1 と
Ｄ_i の接続）。

【００２８】また、出力Ｏ₃ 〜Ｏ₇ の何れか一つがアク
ティブとなるときは、前表１より、ヒューズ回路３５の
ヒューズが切断されたとき（信号Ｓ_i ＝Ｈ）で、且つ、
前段の制御手段ＣＮＴ_i-1 からの信号Ａ_i-1 がハイレベ
ルとなったとき、又は、前段の制御手段ＣＮＴ_i-1 から
の信号Ｂ_i-1 がハイレベルとなったときのどちらかであ
り、言い換えれば、欠陥数が“２”のときであり、この
ときには、５入力オアゲート３７の出力（信号Ｂ_i ）が
ハイレベルとなるから、スイッチ要素ＳＷ_i の右側の接
点Ｆ₃ をオンさせることができる（Ｃ_i+2 とＤ_i の接
続）。

【００２９】制御手段の構成は、以上の例に限定される
ものではない。例えば、図１２に示すように構成しても
よい。図１２において、制御手段ＣＮＴ_i は、２つのヒ
ューズ回路４０、４１と、２個のナンドゲート４２、４
３と、３個のインバータゲート４４〜４６と、１個のノ
アゲート４７とによって構成されている。なお、２つの
ヒューズ回路４０、４１は、それぞれ＋電源Ｖ_CCと接地
電位の間に抵抗４８とヒューズ４９を直列に接続すると
ともに、その接続点の電位をインバータゲート５０で反
転して信号ＳＲＡ_i （ヒューズ回路４１にあっては信号
ＳＲＢ_i ）を取出し、且つ、抵抗４８の両端につないだ
トランジスタ５１のオンオフをインバータゲート５０の
出力でコントロールしている。

【００３０】インバータゲート４４の入出力はスイッチ
要素ＳＷ_i の左端の接点Ｆ₁ （図ではトランスミッショ
ンゲート）のコントロール信号に使われており、また、
インバータゲート４６の入出力はスイッチ要素ＳＷ_i の
真ん中の接点Ｆ₂ （図ではトランスミッションゲート）
のコントロール信号に使われており、更に、インバータ
ゲート４５の入出力はスイッチ要素ＳＷ_i の右端の接点
Ｆ₃ （図ではトランスミッションゲート）のコントロー
ル信号に使われている。

【００３１】インバータゲート４４の入力（ナンドゲー
ト４２の出力）がローレベルのときに左側の接点Ｆ₁ が
閉じ、また、インバータゲート４６の入力（ノアゲート
４７の出力）がハイレベルのときに真ん中の接点Ｆ₂ が
閉じ、更に、インバータゲート４５の入力（ナンドゲー
ト４３の出力）がハイレベルのときに右側の接点Ｆ₃が
閉じる。

【００３２】したがって、この例によれば、インバータ
ゲート４４の入力（ナンドゲート４２の出力）がローレ
ベルになるときは、ヒューズ回路４０のヒューズ４９が
未切断のとき（信号ＳＲＡ_i ＝Ｈ）で、且つ、前段の制
御手段ＣＮＴ_i-1 からの信号Ａ_i-1 がハイレベルのとき
（図１１とは逆の論理であることに注意）、言い換えれ
ば、欠陥数が“０”のときであり、このときには、左側
の接点Ｆ₁ が閉じるから、図１１と同様の作用が得られ
る。

【００３３】また、インバータゲート４６の入力（ノア
ゲート４７の出力）がハイレベルになるときは、ヒュー
ズ回路４０のヒューズ４９が切断されたとき（信号ＳＲ
Ａ_i＝Ｌ）、又は、前段の制御手段ＣＮＴ_i-1 からの信
号Ａ_i-1 がローレベルのとき（図１１とは逆の論理であ
ることに注意）で、且つ、ヒューズ回路４１のヒューズ
４９が未切断（信号ＳＲＢ_i ＝Ｈ）で、且つ、前段の制
御手段ＣＮＴ_i-1 からの信号Ｂ_i-1 がハイレベルのとき
（図１１とは逆の論理であることに注意）、言い換えれ
ば、欠陥数が“１”のときであり、このときには、真ん
中の接点Ｆ₂ が閉じるから、図１１と同様の作用が得ら
れる。

【００３４】更に、インバータゲート４５の入力（ナン
ドゲート４３の出力）がハイレベルになるときは、ヒュ
ーズ回路４１のヒューズ４９が切断されたとき（信号Ｓ
ＲＢ _i ＝Ｌ）、又は、前段の制御手段ＣＮＴ_i-1 からの
信号Ｂ_i-1 がローレベルのとき（図１１とは逆の論理で
あることに注意）、言い換えれば、欠陥数が“２”のと
きであり、このときには、右側の接点Ｆ₃ が閉じるか
ら、図１１と同様の作用が得られる。

【００３５】あるいは、制御手段を図１３のように構成
してもよい。図１３において、制御手段ＣＮＴ_i は、所
定のコントロール信号ＣＫ_A の周期で前段の制御手段Ｃ
ＮＴ _i-1 からの信号Ａ_i-1 を取り込むトランジスタ６０
と、所定のコントロール信号ＣＫ_B の周期で前段の制御
手段ＣＮＴ_i-1 からの信号Ｂ_i-1 を取り込むトランジス
タ６１と、取り込まれた信号Ａ_i-1 をラッチするレジス
タ６２と、取り込まれた信号Ｂ_i-1 をラッチするレジス
タ６３と、コントロール信号ＣＫ_A を次段の制御手段Ｃ
ＮＴ_i+1 に反転して出力するインバータゲート６４と、
コントロール信号ＣＫ_B を次段の制御手段ＣＮＴ_i+1 に
反転して出力するインバータゲート６５とを備える。な
お、インバータゲート４４、４５、４６及びノアゲート
４７は、図１２の同一の符号のものと同じ役目なので、
ここでの説明は割愛する。

【００３６】このような構成によれば、接点コントロー
ルのためのデータを外部から各レジスタ６２、６３に書
き込むことができ、ヒューズによるプログラムが不要に
なるから、冗長作業の効率化を図ることができる。な
お、図１４は、本発明を適用して好ましい大容量半導体
メモリのチップフロアプランである。このフロアプラン
は、カラム・プリデコーダ回路とセンス・ライト回路と
を含むブロック７０と、ロウ・プリデコーダ回路を含む
ブロック７１とをチップの中央に十字状にレイアウト
し、更に、その十字を取り囲む４つの領域のそれぞれに
メモリ部７２〜７５をレイアウトしたものである。各メ
モリ部７２〜７５は、同一の構成を有しており、例え
ば、左上のメモリ部７２で説明すると、１つのグローバ
ル・ワードデコーダ７６と、複数のローカルメモリセル
アレイ７７〜７９と、各メモリセルアレイ毎のローカル
カラムデコーダ８０〜８２及びローカルワードデコーダ
８３〜８５とを備えている。

【００３７】図１５はメモリ部７２の部分拡大図であ
る。ローカルメモリセルアレイ７７〜７９は、それぞれ
いくつかのセルマトリクス８６〜９１からなり、各セル
マトリクスには、１つのセルマトリクス９１で代表して
示すように、多数のローカルワード線９２が敷設されて
いる。これらのローカルワード線９２は、ローカルワー
ドデコーダ８３〜８５の各ブロックとスイッチ回路（ハ
ッチング部分参照）とを介してグローバルワード線９３
に接続される。

【００３８】このスイッチ回路は、上記実施例のスイッ
チ要素ＳＷ_i と制御手段ＣＮＴ_i を含むものであり、例
えば、スイッチ要素ＳＷ_i にマルチプレクサ（ＭＵＸ）
を用いた場合の例を示す図１６の破線部分に相当するも
のである。なお、図１６において、９４〜９６はスイッ
チ要素、９７〜９９は制御手段、１００〜１０２は欠陥
情報をプログラムするＲＯＭである。

【００３９】

【発明の効果】本発明によれば、同一構成のＮ個の信号
入出力部と、該Ｎ個の信号入出力部よりもＸ個だけ多い
Ｍ個の同一構成の回路要素との間に、各々がＸ＋１個の
接点を有するＮ個のスイッチ要素を設け、各スイッチ要
素のＸ＋１個の接点を介して、隣り合うＸ＋１個の回路
要素と一つの信号入出力部との間を選択的に接続するよ
うに構成したので、Ｘに相当する数の回路要素を救済す
ることができ、実用上十分な効果を有する冗長回路を提
供できる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の欠陥なしの場合の状態図である。

【図３】本発明の単一欠陥の場合の状態図である。

【図４】本発明の連続欠陥の場合の状態図である。

【図５】本発明の間欠欠陥の場合の状態図である。

【図６】本発明の欠陥数３に対応した原理図である。

【図７】欠陥数３に対応した発明の欠陥なしの場合の状
態図である。

【図８】欠陥数３に対応した発明の連続欠陥の場合の状
態図である。

【図９】欠陥数３に対応した発明の間欠欠陥の場合の状
態図である。

【図１０】一実施例の構成図である。

【図１１】一実施例の制御手段の構成図である。

【図１２】一実施例の他の制御手段の構成図である。

【図１３】一実施例のさらに他の制御手段の構成図であ
る。

【図１４】一実施例のチップフロアプランである。

【図１５】図１４の部分拡大図である。

【図１６】図１５のスイッチ回路のブロック図である。

【図１７】第１の従来例の概略ブロック図である。

【図１８】第２の従来例の概略ブロック図である。

【図１９】第２の従来例の構成図である。

【符号の説明】

Ｃ₁ 〜Ｃ_M ：回路要素 ＣＮＴ₁ 〜ＣＮＴ_N ：制御手段 Ｄ₁ 〜Ｄ_N ：信号入出力部 Ｆ₁ 、……、Ｆ_X 、Ｆ_X+1 ：接点 ＳＷ₁ 〜ＳＷ_N ：スイッチ要素

Claims (2)

【特許請求の範囲】
1. 【請求項１】同一構成のＮ個の信号入出力部（Ｄ₁ 〜Ｄ
   _N ）と、 該Ｎ個の信号入出力部（Ｄ₁ 〜Ｄ_N ）よりもＸ個だけ多
   いＭ個の同一構成の回路要素（Ｃ₁ 〜Ｃ_M ）との間に、 各々がＸ＋１個の接点（Ｆ₁ 、……、Ｆ_X 、Ｆ_X+1 ）を
   有するＮ個のスイッチ要素（ＳＷ₁ 〜ＳＷ_N ）を設け、 各スイッチ要素（ＳＷ₁ 〜ＳＷ_N ）のＸ＋１個の接点を
   介して、隣り合うＸ＋１個の回路要素（Ｃ_i 、……、Ｃ
   _i+X-1 、Ｃ_i+X ；ｉは１、２、……Ｎ）と一つの信号入
   出力部（Ｄ_i ）との間を選択的に接続するように構成し
   たことを特徴とする冗長回路。
2. 【請求項２】各スイッチ要素（ＳＷ₁ 〜ＳＷ_N ）の動作
   をコントロールするＮ個の制御手段（ＣＮＴ₁ 〜ＣＮＴ
   _N ）を備え、 各制御手段（ＣＮＴ_i ）は、所定の順番で並ぶ１番目の
   回路要素（Ｃ₁ ）からｉ番目の回路要素（Ｃ_i ）までの
   トータルの欠陥発生数に基づいて、自己の担当するスイ
   ッチ要素（ＳＷ_i ）の接点の切換数を決定することを特
   徴とする請求項１記載の冗長回路。