DE3719404A1 - Verfahren und anordnung zur korrektur von fehlern in digitalen signalen - Google Patents
Verfahren und anordnung zur korrektur von fehlern in digitalen signalenInfo
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Description
Die Erfindung geht aus von einem Verfahren nach der
Gattung des Hauptanspruchs.
Zur digitalen Aufzeichnung von Videosignalen auf
Magnetband ist von der European Broadcasting Union
(EBU) in der Druckschrift Tech 3252 und von der
Society of Motion Pictures and Television Engineers
(SMPTE) in den Druckschriften 224M bis 228M ein Vor
schlag veröffentlicht worden, der auch als D1-Stan
dard bekanntgeworden ist. Dabei wird die Videoinfor
mation auf vier Kanäle verteilt nach dem Schrägspur
verfahren aufgezeichnet. Es sind jeweils 134 8-Bit
worte zu einem Datenblock (auch Syncblock oder Syn
chronisationsblock genannt) zusammengefaßt. Die
Datenblöcke beginnen jeweils mit zwei Synchronisier
worten, auf welche vier Identifikationsworte folgen.
Daran schließen sich nacheinander zwei Codeblöcke
an, welche jeweils aus 60 Datenworten und vier Prüf
worten bestehen. Die Prüfworte werden beim Aufzeich
nen jeweils aus den vorangegangenen Datenworten nach
einem Reed-Solomon-Code gebildet.
Bei der Wiedergabe werden zur Fehlererkennung und
Fehlerkorrektur Syndrome aus den Daten- und Prüfwor
ten gebildet. Bedingt durch die recht aufwendigen
Bildungsgesetze des Reed-Solomon-Codes sowie durch
die hohe Bitrate in jedem Kanal (über 50 Mbit) erfor
dert die Syndrombildung mit bekannten Mitteln einen
recht hohen Aufwand. Die Bildung der Syndrome mit
Hilfe von Mikroprozessoren scheidet wegen der hohen
erforderlichen Rechengeschwindigkeit aus. Eine fest
verdrahtete Schaltung mit Addierern und Multiplizie
rern ist sehr aufwendig. Als weiteres Problem bei
der Fehlererkennung und -korrektur sind die durch
Zeitfehler bedingten Phasenschwankungen der vom Mag
netband wiedergegebenen Signale anzusehen. Da diese
von Kanal zu Kanal verschieden sind, spätestens je
doch bei der Zusammenfassung der Kanäle ein einheit
licher (quarzstabiler) Takt erforderlich ist, ist
eine Taktwandlung der digitalen Signale in den ein
zelnen Kanälen erforderlich.
Das erfindungsgemäße Verfahren mit den kennzeichnen
den Merkmalen des Hauptanspruchs hat den Vorteil,
daß eine Fehlererkennung und -korrektur in einfacher
Weise möglich werden, die eine Taktwandlung ohne
zusätzlichen Aufwand einschließen.
Durch die in den Unteransprüchen aufgeführten Maßnah
men sind vorteilhafte Weiterbildungen und Verbesse
rungen der im Hauptanspruch angegebenen Erfindung
und vorteilhafte Anordnungen zur Durchführung des
erfindungsgemäßen Verfahrens möglich.
Ausführungsbeispiele der Erfindung sind in der Zeich
nung an Hand mehrerer Figuren dargestellt und in der
nachfolgenden Beschreibung näher erläutert. Es
zeigt
Fig. 1 ein Blockschaltbild einer erfindungsgemäßen
Anordnung,
Fig. 2 eine schematische Darstellung eines Daten
blocks gemäß EBU Tech 3252 und verschiedener
bei der Anordnung nach Fig. 1 auftretender
Signale,
Fig. 3 ein Blockschaltbild, welches in detaillier
terer Form die Fehlererkennungsschaltung
darstellt,
Fig. 4 eine Additionsschaltung für Reed Solomon
Codes im Galois-Feld (256),
Fig. 5 eine Multiplikationsschaltung mit Faktor
alpha im Galois-Feld (256),
Fig. 6 bis Fig. 9 die Programmierung von program
mierbaren Logikbausteinen, die innerhalb der
Fehlererkennungsschaltung als Syndrombildner
dienen,
Fig. 10 eine Schaltungsanordnung zur asynchronen
Kopplung und
Fig. 11 eine Fehlerkorrekturschaltung.
Gleiche Teile sind in den Figuren mit gleichen
Bezugszeichen versehen.
Die Anordnung nach Fig. 1 ist in einem Videorecorder
nach dem D1-Standard vierfach vorhanden. Mit Hilfe
eines Wiedergabekopfes 1 werden die auf dem Magnet
band 2 aufgezeichneten Signale gelesen und in einem
Wiedergabeverstärker 3 verstärkt, der in an sich
bekannter Weise auch Mittel zur Entzerrung des Fre
quenzgangs enthält. Die somit aufbereiteten Signale
gelangen zu einer Schaltung 4, in welcher eine Paral
lel-Serien-Wandlung erfolgt, die Synchronworte er
kannt und ausgewertet werden und der Bittakt regene
riert wird. Von vier Idenitifikationsworten, die nach
den Synchronworten zu Beginn jedes Datenblocks aufge
zeichnet sind, verbleiben nur zwei, da die Identifi
kationsworte mit 50% Redundanz aufgezeichnet sind.
Die verbleibenden 130 Worte (Bytes) jeweils eines
Datenblocks werden in einen FIFO-Speicher 5 einge
schrieben, wobei jeweils ein Wort parallel einge
schrieben und gespeichert wird. Mit Hilfe einer Und-
Schaltung 21 wird aus dem Bittakt C 1, welcher von
den digitalen Signalen abgeleitet wurde, und aus dem
Synchronwort S ein Taktsignal C 1′ abgeleitet, wel
ches pro Byte des Datenblocks jeweils einen Taktim
puls aufweist. Hiermit wird das Einschreiben der
digitalen Signale in den FIFO-Speicher 5 gesteuert.
Gleichzeitig mit dem Einschreiben werden die digita
len Signale einer Fehlererkennungsschaltung 7 zuge
führt, in der über jeweils einen Codeblock (Fig. 2,
Zeile a) Syndrome gebildet werden und daraus im
Falle des Vorliegens eines Fehlers ein Korrekturwort
gebildet wird.
Der verwendete Fehlerschutzcode nach Reed-Solomon
ist ein symbolorientierter Code; d. h. es werden
jeweils Korrekturworte für ein Byte gebildet. Bei
Auftreten eines fehlerhaften Datenwortes gibt die
Fehlererkennungsschaltung 7 ein Signal ab, welches
bewirkt, daß der Inhalt eines Zählers 8 in ein Regi
ster 9 übernommen wird. Da der Zähler zu Beginn
jedes der Datenblöcke (Fig. 2) gestartet wird, bil
det der Zählerstand eine Adresse, welche die Positi
on des jeweils fehlerhaften Datenwortes innerhalb
des Datenblockes kennzeichnet. Das Fehlermuster
selbst wird als 8 Bit breites Datenwort in ein weite
res Register 10 aufgenommen. Wie im Zusammenhang mit
Fig. 2 noch näher erläutert wird, ist die gleichzei
tige Speicherung mehrerer Fehlermuster und Positi
onen erforderlich. Deshalb sind die Register 9, 10
jeweils als Mehrfach-Register für jeweils zwei 8-Bit-
Worte ausgelegt. Zur Steuerung der Register 9, 10
ist eine Steuerschaltung 19 vorgesehen, der außer
dem Signal von der Fehlererkennungsschaltung 7 Sig
nale vom Zähler 8 zugeführt werden.
Der höchste Zählerstand des Zählers 8 ist erreicht,
64 Takte nachdem der gesamte Block in den FIFO-Spei
cher 5 eingeschrieben ist. Durch das Übertragssignal
des Zählers 8 wird in einer asynchronen Koppelschal
tung 11 ein Impuls erzeugt, der im Raster eines bei
12 zugeführten quarzstabilen zweiten Taktsignals C 2
liegt. Dieser Impuls startet einen Zähler 13, der
durch das Taktsignal C 2 fortgeschaltet wird. Gleich
zeitig wird das Taktsignal C 2 zum Auslesen der digi
talen Signale aus dem FIFO-Speicher 5 benutzt. Da je
doch nur soviel Bytes aus dem FIFO-Speicher 5 ausge
lesen dürfen wie hinein geschrieben wurden, wird das
Taktsignal C 2 über eine Und-Schaltung 14 geleitet
und mit einem dem Zähler 13 entnommenen Signal ver
knüpft. Einzelheiten der Schaltung 11 werden später
im Zusammenhang mit Fig. 10 erläutert.
Der Inhalt des Zählers 13 gibt die Position des je
weils aus dem FIFO-Speicher 5 gelesenen Datenwortes
innerhalb des Datenblocks an. Er wird laufend mit
dem Inhalt des Registers 9, das die Position des feh
lerhaften Datenwortes angibt, über einen Komparator
18 verglichen. Sobald die Inhalte des Zählers 13 und
des Registers 9 gleich sind, wird vom Komparator 18
ein Signal an die Fehlerkorrekturschaltung 15 abgege
ben. Dieses bewirkt, daß das im Register 10 stehende
Fehlermuster mit dem zu diesem Zeitpunkt aus dem
FIFO-Speicher 5 gelesenen Datenwort exklusiv-oder-
verknüpft wird. Der Aufbau der Fehlerkorrekturschal
tung 15 ist in Fig. 1 schematisch durch eine Treiber
schaltung 16, die mit Hilfe des vom Komparator 18
abgegebenen Signals leitend wird, und eine Exklusiv-
Oder-Schaltung 17 dargestellt. Eine vorteilhafte
Ausführungsform der Fehlerkorrekturschaltung 15 ist
in Fig. 11 näher dargestellt.
Zeile a) der Fig. 2 zeigt zwei aufeinander folgende
Datenblöcke nach dem D1-Standard, wobei jedem Daten
block zwei Synchronisierworte S und vier Byte-Identi
fikationssignale ID vorangestellt sind. Darauf fol
gen in einem ersten Codeblock 60 Datenworte (60
Bytes), welche Video- bzw. Audioinformationen enthal
ten, zu denen vier Prüfworte gehören, die nach einem
Reed-Solomon-Code abgeleitet sind. Ein zweiter Code
block umfaßt ebenfalls 60 Datenworte und vier Prüf
worte. Fig. 2b) zeigt einen vorverarbeiteten Daten
block mit zwei Identifikationsworten und Fig. 2c)
einen Blockstart-Synchronimpuls. Es sei angenommen,
daß im zweiten Codeblock ein durch die gestrichelte
Linie gekennzeichnetes Datenwort fehlerhaft ist.
Nach einem Abstand, infolge der entfernten Synchroni
sierworte und der reduzierten Identifikationsworte,
folgt ein zweiter Datenblock.
Zeile d) zeigt das unterbrochene Taktsignal C 1′, wel
ches zum Einschreiben der Signale in den FIFO-Spei
cher 5 (Fig. 1) benötigt wird. Jeweils ein Block
dieses Taktsignals umfaßt 130 Impulse, so daß die
Blockidentifikation und beide zu einem Datenblock
gehörende Codeblöcke in den FIFO-Speicher einge
schrieben werden. Der Übersichtlichkeit halber sind
in Fig. 2 jedoch nicht 130 Impulse einzeln darge
stellt, sondern lediglich angedeutet. In Zeile e)
ist der Inhalt des Zählers 8 dargestellt. Der Zähler
8 wird gestartet, wenn der erste Codeblock in den
FIFO-Speicher eingeschrieben ist und die Fehlererken
nungsschaltung und die Syndrome des ersten Code
blocks berechnet hat.
Wie im Zusammenhang mit Fig. 3 noch genauer erläu
tert wird, stellt die Fehlererkennungsschaltung 7
(Fig. 1) nach dem Einlesen jeweils eines Codeblocks
fest, ob in diesem Codeblock ein Fehler (bzw. mehre
re) aufgetreten ist. Danach wird ebenfalls in der
Fehlererkennungsschaltung ermittelt, bei welchem
Datenwort der Fehler aufgetreten ist. Dementspre
chend wird als Folge des in Zeile b) gestrichelt dar
gestellten Fehlers der in Zeile f) dargestellte Im
puls E von der Fehlererkennungsschaltung abgegeben.
Seine zeitliche Lage entspricht der zeitlichen Lage
des fehlerhaften Datenwortes in dem betreffenden
Codeblock. Durch Übernahme des Zählerstandes des
Zählers 8 in das Register 9 wird die zeitliche Lage
und damit die Position des fehlerhaften Datenwortes
innerhalb des Codeblocks gespeichert. Gleichzeitig
wird das Fehlermuster des fehlerhaften Datenwortes
von der Fehlererkennungsschaltung 7 ausgegeben und
in das Mehrfach-Register 10 eingeschrieben.
Ist ein Datenblock vollständig in den FIFO-Speicher
5 (Fig. 1) eingeschrieben, so wird von der asynchro
nen Koppelschaltung 11 ein Impuls erzeugt, der dem
ersten Impuls des Taktsignals C 2 entspricht, der auf
den letzten Impuls des Signals C 1′ eines Datenblocks
folgt. Dazu wird vom Zähler 8 bei einem vorgegebenen
Zählerstand ein Impuls abgegeben, der in der Schal
tung 11 den Impuls K (Zeile g)) auslöst.
Mit dem Impuls K wird ein Zähler 13 (Fig. 1) gestar
tet, der vom Taktsignal C 2 getaktet wird. Der Zähler
13 gibt an die Und-Schaltung 14 ein Signal ab, wel
ches einen Zählerstand von -2, -1, 0 bis 127 kenn
zeichnet. Durch Verknüpfung des Taktsignals C 2 mit
diesem Signal entsteht das in Zeile h) dargestellte
Impulssignal C 2′, das zum Auslesen der Signale
jeweils eines Datenblocks aus dem FIFO-Speicher 5
verwendet wird. Zusätzlich ist in Zeile h) der Zäh
lerstand des Zählers 13 am Anfang und am Ende von
C 2′ angegeben.
Zeile i) stellt den ausgelesenen Datenblock dar,
wobei das fehlerhafte Datenwort wiederum durch eine
gestrichelte Linie gekennzeichnet ist. Erreicht der
Zählerstand des Zählers 13 den im Register 9 gespei
cherten Wert, so gibt der Komparator 18 das in Zeile
k) dargestellte Signal ab, das in der Fehlerkorrek
turschaltung 15 eine Exklusiv-Oder-Verknüpfung des
an den Ausgängen des Registers 10 anstehenden Fehler
musters mit dem zu diesem Zeitpunkt aus dem FIFO-
Speicher ausgelesenen Datenwort und damit eine Kor
rektur des Datenwortes bewirkt.
Bei der Erläuterung der Fehlererkennungsschaltung
gemäß Fig. 3 wird vorausgesetzt, daß die Bildungsge
setze des nach dem D1-Standard verwendeten Reed-Solo
mon-Codes an sich bekannt sind (siehe obengenannte
Druckschrift Tech 3252, Seite 50/51 und Anhang 3).
Die Anordnung nach Fig. 3 stellt lediglich eine be
sonders günstige Anordnung zur Ableitung der Korrek
tursignale dar. Als Korrektursignal wird hierbei die
Gesamtheit der den Fehler und die Position des feh
lerhaften Datenwortes innerhalb eines Blocks kenn
zeichnenden Signale bezeichnet.
Parallel zum Einschreiben der Daten in den FIFO-Spei
cher 5 (Fig. 1) gelangen die Daten über den Eingang
30 der Fehlererkennungsschaltung zu Syndrombildnern
31 bis 34. Im Syndrombildner 31 wird ein Syndrom S 0
durch Akkumulieren der zugeführten Daten- bzw. Prüf
worte durchgeführt. In den Syndrombildnern 32 bis 34
werden Syndrome S 1 bis S 3 jeweils durch Addition und
Multiplikation mit Koeffizienten alpha, alpha2 und
alpha3 gebildet. Die Syndrombildner 31 bis 34 werden
mit einem Taktsignal C 1 getaktet. Am Ende eines
jeweiligen Codeblocks liegen die Syndrome S 0 bis S 3
an den Ausgängen der Syndrombildner 31 bis 34 an.
Sind alle Syndrome gleich 0, so liegt kein Fehler
vor.
Die Syndrome S 1 bis S 3 werden am Ende eines Code
blocks von Schaltungen 36 bis 38 umcodiert, wobei
eine Umrechnung des jeweiligen Syndroms auf den
Anfang des Codeblocks durch Multiplikation mit
alpha-63, alpha -126 und alpha -189 erfolgt. Aus den
Ergebnissen dieser Berechnungen sowie aus dem Syn
drom S 0 wird der Ort des Fehlers in den Syndrombild
nern 39 bis 42 ermittelt. Dieses erfolgt jeweils in
64 Taktperioden des Takts C 1, die auf das Ende des
jeweiligen Datenblocks folgen. Beim Auftreten eines
fehlerhaften Datenwortes werden die Syndrome S 0′ bis
S 3′ gleich, so daß über Komparatoren 43, 44, 45 und
eine Und-Schaltung 46 ein Signal abgeleitet wird,
das den Wert 1 dann annimmt, wenn das betreffende
Datenwort fehlerhaft ist. Dieses Signal wird über
den Ausgang 47 von der Fehlererkennungsschaltung aus
gegeben, und wie im Zusammenhang mit den Fig. 1
und 2 beschrieben, zur Speicherung der Position des
fehlerhaften Datenwortes verwendet. Gleichzeitig
liegt am Ausgang 48 das Syndrom S 0′ an, welches dem
Fehlermuster des fehlerhaften Datenwortes ent
spricht.
Fig. 4 zeigt eine Additionsschaltung für Syndrom
berechnungen von Reed Solomon Codes. Die in Fig. 4
dargestellte Schaltung kann in einfacher Weise durch
entsprechende Programmierung einer auf dem Markt
erhältlichen programmierbaren Logikschaltung herge
stellt werden. Für jedes den Eingängen 51 bis 58
zugeführte Bit eines Datenwortes ist ein Flip-Flop
61 bis 68 vorgesehen, wobei die Ausgangssignale der
Flip-Flops 61 bis 68 über Exklusiv-Oder-Schaltungen
71 bis 78 auf die Eingänge zurückgeführt werden.
Einem Takteingang 50 wird ein Taktsignal zugeführt.
Mit jedem Impuls des Taktsignals wird dem Eingang
jedes Flip-Flops eine Exklusiv-Oder-Verknüpfung des
vorangegangenen Wertes mit dem neuen Wert des betref
fenden Eingangs zugeführt, was gleichbedeutend mit
einer Addition ohne Übertrag ist.
Eine Multiplikation mit dem Faktor alpha bei Reed
Solomon Codes wird mit einer Schaltung nach Fig. 5
realisiert. Ist die Funktion Multiplizieren "MUL"
mit Faktor alpha gewählt, werden als Folge eines
Taktimpulses am Takteingang 50 die Inhalte der
Flip-Flops um eine Stelle verschoben (geshiftet).
Zusätzlich werden die Ausgangssignale der Flipflops
63, 65 und 66 vor ihrer Zuführung zum Eingang des
folgenden Flip-Flops mit dem Ausgangssignal des
Flip-Flops 68 exklusiv-oder-verknüpft. Dadurch wird
eine Multiplikation mit alpha im GF (256) für das
feldgenerierende Polynon × 8 + × 4 + × 3 + × 2 + 1
vorgenommen. Gf bedeutet Galois-Feld. Bei der Ver
wendung der programmierbaren Logikschaltung wird
außerdem eine Schaltung gemäß Fig. 4 durch Aktivie
rung der Funktion ADD eingestellt. Gemäß der Codie
rung von Reed-Solomon und einer aus der Literatur
bekannten Decodierung (Chien-Search) werden die pro
grammierten Logikbausteine 31 bis 34 und 39 bis 42
wie folgt angesteuert, um den Fehlerort zu ermit
teln:
Die Syndrombildner 31 bis 34 aktivieren während
aller 64 Bytes eines Codeblocks die Funktion ADD und
die Funktion MUL, außer beim ersten Datenwort, bei
dem das Register des programmierbaren Logikbausteins
durch ADD ohne Multiplikation zuerst definiert gela
den wird (d. h. Auftrennen der Rückkopplung). Die
Syndrome nach dem letzten Byte des Codeblocks werden
in einem Takt durch die PROM-Tabellen 36 bis 38 auf
den Blockanfang transformiert und in die Fehlerort-
Register 39 bis 42 geladen. Dabei sind die program
mierten Logikbausteine 31 und 39, 32 und 40, 33 und
41 sowie 34 und 42 jeweils identisch in ihrer Pro
grammierung, welche in den Fig. 6 bis 9 darge
stellt ist.
Das Laden der transformierten Syndrome wird durch
Aktivierung der Funktion ADD ohne MUL (keine Rück
kopplung) ermöglicht. Für die weiteren 63 Takte wird
nur die Funktion MUL aktiviert, die Eingangsdaten
des Bausteins werden bei abgeschalteter Funktion
"ADD" ignoriert. Die Codierungstheorie sagt aus, daß
bei dieser Strategie der Fehlerort gefunden ist,
wenn alle Registerinhalte gleich sind. Tritt in 64
Takten keine Gleichheit auf, liegt ein unkorrigier
barer Fehler vor.
Fig. 10 zeigt eine Ausführungsform der Schaltung 11
(Fig. 1), bei welcher zwei D-Flip-Flops verwendet
werden. Dem Triggereingang des D-Flip-Flops 81 wird
vom Zähler 8 (Fig. 1) ein Signal über 82 zugeführt,
welches das Ende des Einschreibvorgangs in den FIFO-
Speicher 5 kennzeichnet. Durch die Triggerung ändert
das D-Flip-Flop 81 seinen Zustand und teilt dieses
über den Ausgang Q und den Eingang D dem Flip-Flop
83 mit, welches jedoch erst bei dem folgenden Impuls
des Taktsignals C 2 ebenfalls seinen Zustand ändert.
Der Ausgang Q des Flip-Flops 83 ist mit dem Reset-
Eingang des Flip-Flops 81 verbunden, so daß dieses
wieder zurückgesetzt wird. Durch die damit verbunde
ne Änderung des Signals am Eingang D des Flip-Flops
83 wird beim nächsten Triggern durch C 2 auch das
Flip-Flop 81 zurückgesetzt. Dadurch gibt die Schal
tung 11 nach dem Auftreten eines Impulses am Eingang
82 während einer Periode des Taktsignals C 2 ein
genau definiertes Signal ab. Dieser Vorgang wieder
holt sich mit jedem das Ende des Einschreibens kenn
zeichnenden Impuls.
Fig. 11 stellt ein Ausführungsbeispiel für die Feh
lerkorrekturschaltung 15 (Fig. 1) dar. Es sind zwei
jeweils vier Bit breite programmierbare Logikschal
tungen 91, 92 vorgesehen, die jeweils vierfach eine
Exklusiv-Oder-Schaltung 93, 94, eine Und-Schaltung
95, 96 und ein Ausgangsregister 97, 98 enthalten.
Jeweils vier Binärstellen der zu korrigierenden Sig
nale werden den Eingängen 99, 100 vom FIFO-Speicher
5 (Fig. 1) zugeführt. Die ebenfalls jeweils vier Bit
breiten Eingänge 101, 102 sind mit dem Korrektursig
nal beaufschlagt, das im Register 10 (Fig. 1) zwi
schengespeichert ist. Der Eingang 103 ist mit dem
Ausgang des Komparators 18 (Fig. 1) verbunden. Den
Ausgängen 104, 105 können die korrigierten Signale
entnommen werden.
Claims (10)
1. Verfahren zur Korrektur von Fehlern in
digitalen Signalen, welche mit Phasenschwankungen
behaftet sind, insbesondere in solchen digitalen Sig
nalen, die von einem Aufzeichnungsträger wiedergege
ben werden, dadurch gekennzeichnet,
daß aus den digitalen Signalen ein erstes Taktsignal abgeleitet wird,
daß die digitalen Signale in einen Zwischenspeicher eingeschrieben werden,
daß im Takt des ersten Taktsignals Korrektursignale erzeugt werden und
daß die digitalen Signale unter Verwendung eines zweiten Taktsignals aus dem Zwischenspeicher ausge lesen und korrigiert werden.
daß aus den digitalen Signalen ein erstes Taktsignal abgeleitet wird,
daß die digitalen Signale in einen Zwischenspeicher eingeschrieben werden,
daß im Takt des ersten Taktsignals Korrektursignale erzeugt werden und
daß die digitalen Signale unter Verwendung eines zweiten Taktsignals aus dem Zwischenspeicher ausge lesen und korrigiert werden.
2. Verfahren nach Anspruch 1, wobei die digi
talen Signale Datenblöcke mit jeweils einer vorgege
benen Anzahl von Datenworten darstellen, dadurch
gekennzeichnet,
daß die Erzeugung der Korrektursignale während des Einschreibens und nach dem Einschreiben der zu einem Datenblock gehörenden digitalen Signale erfolgt,
daß danach die Korrektursignale in weitere Zwischen speicher eingeschrieben werden und
daß nach dem Einschreiben die digitalen Signale des Datenblocks ausgelesen und mit Hilfe der zwischen gespeicherten Korrektursignale korrigiert werden.
daß die Erzeugung der Korrektursignale während des Einschreibens und nach dem Einschreiben der zu einem Datenblock gehörenden digitalen Signale erfolgt,
daß danach die Korrektursignale in weitere Zwischen speicher eingeschrieben werden und
daß nach dem Einschreiben die digitalen Signale des Datenblocks ausgelesen und mit Hilfe der zwischen gespeicherten Korrektursignale korrigiert werden.
3. Verfahren nach Anspruch 2, dadurch gekenn
zeichnet,
daß die zu jeweils einem Datenwort gehörenden Stel len parallel zwischengespeichert werden,
daß eine symbolorientierte Fehlerkorrektur vorgenom men wird und
daß die Korrektursignale jeweils aus einem Fehler mustersignal und einer Adresse bestehen, wobei letz tere die Position des zu korrigierenden Datenwortes innerhalb des Datenblocks angibt.
daß die zu jeweils einem Datenwort gehörenden Stel len parallel zwischengespeichert werden,
daß eine symbolorientierte Fehlerkorrektur vorgenom men wird und
daß die Korrektursignale jeweils aus einem Fehler mustersignal und einer Adresse bestehen, wobei letz tere die Position des zu korrigierenden Datenwortes innerhalb des Datenblocks angibt.
4. Anordnung zur Durchführung des Verfahrens
nach Anspruch 3, dadurch gekennzeichnet,
daß der Zwischenspeicher von einem FIFO-Speicher (5) gebildet ist,
daß ein Schreibeingang (WR) des FIFO-Speichers (5) mit aus dem ersten Taktsignal (C 1) abgeleiteten Schreibimpulsen (C 1′) beaufschlagt ist,
daß ein Leseeingang (RD) des FIFO-Speichers (5) mit aus dem zweiten Taktsignal (C 2) abgeleiteten Lese impulsen (C 2′) beaufschlagt ist und
daß eine Schaltung 11 zur asynchronen Kopplung der Leseimpulse (C 2′) und der Schreibimpulse (C 1′) der art vorgesehen ist, daß das Ende einer das Einschreib ben eines Datenblocks steuernden Reihe von Schreibim pulsen (C 1′) den Beginn einer Reihe von Leseimpulsen (C 2′) zur Folge hat.
daß der Zwischenspeicher von einem FIFO-Speicher (5) gebildet ist,
daß ein Schreibeingang (WR) des FIFO-Speichers (5) mit aus dem ersten Taktsignal (C 1) abgeleiteten Schreibimpulsen (C 1′) beaufschlagt ist,
daß ein Leseeingang (RD) des FIFO-Speichers (5) mit aus dem zweiten Taktsignal (C 2) abgeleiteten Lese impulsen (C 2′) beaufschlagt ist und
daß eine Schaltung 11 zur asynchronen Kopplung der Leseimpulse (C 2′) und der Schreibimpulse (C 1′) der art vorgesehen ist, daß das Ende einer das Einschreib ben eines Datenblocks steuernden Reihe von Schreibim pulsen (C 1′) den Beginn einer Reihe von Leseimpulsen (C 2′) zur Folge hat.
5. Anordnung nach Anspruch 4, dadurch gekenn
zeichnet,
daß zur Ermittlung und Speicherung der die Position eines fehlerhaften Datenwortes kennzeichnenden Adres se ein erster Zähler (8) und ein erstes Register (9) vorgesehen sind,
daß der erste Zähler (8) von dem ersten Taktsignal (C 1) getaktet wird,
daß Datenausgänge des ersten Zählers (8) mit Daten eingängen des ersten Registers (9) verbunden sind,
daß ferner ein zweiter Zähler (13), ein zweites Register (10), ein Komparator (18) und eine Fehler korrekturschaltung (15) vorgesehen sind,
daß der zweite Zähler mit dem zweiten Taktsignal (C 2) getaktet wird,
daß Datenausgänge des zweiten Zählers (13) und des ersten Registers (9) mit Dateneingängen des Kompara tors (18) verbunden sind,
daß Datenausgänge des FIFO-Speichers (5) und des zweiten Registers (10) an Dateneingänge der Fehler korrekturschaltung (15) angeschlossen sind und daß ein Ausgang des Komparators (18) mit einem Steu ereingang der Fehlerkorrekturschaltung (15) verbun den ist.
daß zur Ermittlung und Speicherung der die Position eines fehlerhaften Datenwortes kennzeichnenden Adres se ein erster Zähler (8) und ein erstes Register (9) vorgesehen sind,
daß der erste Zähler (8) von dem ersten Taktsignal (C 1) getaktet wird,
daß Datenausgänge des ersten Zählers (8) mit Daten eingängen des ersten Registers (9) verbunden sind,
daß ferner ein zweiter Zähler (13), ein zweites Register (10), ein Komparator (18) und eine Fehler korrekturschaltung (15) vorgesehen sind,
daß der zweite Zähler mit dem zweiten Taktsignal (C 2) getaktet wird,
daß Datenausgänge des zweiten Zählers (13) und des ersten Registers (9) mit Dateneingängen des Kompara tors (18) verbunden sind,
daß Datenausgänge des FIFO-Speichers (5) und des zweiten Registers (10) an Dateneingänge der Fehler korrekturschaltung (15) angeschlossen sind und daß ein Ausgang des Komparators (18) mit einem Steu ereingang der Fehlerkorrekturschaltung (15) verbun den ist.
6. Anordnung nach Anspruch 5, dadurch gekenn
zeichnet, daß die Register (9, 10) Mehrfach-Register sind mit
jeweils mindestens zwei 8-Bit-Registern.
7. Anordnung zur Durchführung des Verfahrens
nach Anspruch 3, dadurch gekennzeichnet,
daß zur Erzeugung von Korrektursignalen eine Fehler erkennungsschaltung (7) vorgesehen ist, welcher die digitalen Signale gleichzeitig mit dem Einlesen in den Zwischenspeicher (5) zugeführt werden,
daß die digitalen Signale parallel mehreren Syndrom bildnern (31 bis 34) zugeführt werden, welche nach verschiedenen vorgegebenen Algorithmen Syndrome bil den,
daß Ausgänge der Syndrombildner (32 bis 34) über Dividierschaltungen (36, 37, 38) und Ausgängen eines Syndrombildners (31) ohne Multiplikation direkt mit Eingängen weiterer Syndrombildner (39 bis 43) verbun den sind und
daß Ausgänge der weiteren Syndrombildner (39 bis 42) an Eingänge einer Äquivalenz-Schaltung (43 bis 46) angeschlossen sind.
daß zur Erzeugung von Korrektursignalen eine Fehler erkennungsschaltung (7) vorgesehen ist, welcher die digitalen Signale gleichzeitig mit dem Einlesen in den Zwischenspeicher (5) zugeführt werden,
daß die digitalen Signale parallel mehreren Syndrom bildnern (31 bis 34) zugeführt werden, welche nach verschiedenen vorgegebenen Algorithmen Syndrome bil den,
daß Ausgänge der Syndrombildner (32 bis 34) über Dividierschaltungen (36, 37, 38) und Ausgängen eines Syndrombildners (31) ohne Multiplikation direkt mit Eingängen weiterer Syndrombildner (39 bis 43) verbun den sind und
daß Ausgänge der weiteren Syndrombildner (39 bis 42) an Eingänge einer Äquivalenz-Schaltung (43 bis 46) angeschlossen sind.
8. Anordnung nach Anspruch 7, dadurch gekenn
zeichnet,
daß die Syndrombildner (31 bis 34, 39 bis 42) aus
programmierbaren Logikschaltungen (PAL) bestehen.
9. Anordnung nach Anspruch 8, dadurch gekenn
zeichnet,
daß mindestens ein Teil der programmierbaren Logik
schaltungen derart programmiert sind, daß sie in
Abhängigkeit von Steuersignalen Additionen oder Mul
tiplikationen in einem finiten Feld vornehmen.
10. Anordnung nach Anspruch 4, dadurch
gekennzeichnet,
daß den Datenblöcken vorangehende Identifikationssig
nale ebenfalls über den FIFO-Speicher (5) übertragen
werden.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19873719404 DE3719404A1 (de) | 1987-06-11 | 1987-06-11 | Verfahren und anordnung zur korrektur von fehlern in digitalen signalen |
US07/198,131 US4914661A (en) | 1987-06-11 | 1988-05-24 | Method and apparatus for correcting errors in digital signals having phase fluctuations |
JP63141895A JPS6465931A (en) | 1987-06-11 | 1988-06-10 | Method and apparatus for correcting error |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19873719404 DE3719404A1 (de) | 1987-06-11 | 1987-06-11 | Verfahren und anordnung zur korrektur von fehlern in digitalen signalen |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3719404A1 true DE3719404A1 (de) | 1988-12-22 |
DE3719404C2 DE3719404C2 (de) | 1989-05-11 |
Family
ID=6329440
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19873719404 Granted DE3719404A1 (de) | 1987-06-11 | 1987-06-11 | Verfahren und anordnung zur korrektur von fehlern in digitalen signalen |
Country Status (3)
Country | Link |
---|---|
US (1) | US4914661A (de) |
JP (1) | JPS6465931A (de) |
DE (1) | DE3719404A1 (de) |
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US4914661A (en) | 1990-04-03 |
JPS6465931A (en) | 1989-03-13 |
DE3719404C2 (de) | 1989-05-11 |
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Legal Events
Date | Code | Title | Description |
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OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: BTS BROADCAST TELEVISION SYSTEMS GMBH, 6100 DARMST |
|
8327 | Change in the person/name/address of the patent owner |
Owner name: PHILIPS BROADCAST TELEVISION SYSTEMS GMBH, 64347 G |
|
8339 | Ceased/non-payment of the annual fee |