JP2589673B2

JP2589673B2 - アドレスデータ検出装置

Info

Publication number: JP2589673B2
Application number: JP60250740A
Authority: JP
Inventors: 隆司星野; 淳一飯田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-11-11
Filing date: 1985-11-11
Publication date: 1997-03-12
Anticipated expiration: 2012-03-12
Also published as: JPS62112270A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はコンピュータの外部記憶装置として用いられ
るメモリ装置に係り、特に光ディスク等のビット誤り率
が高い記録媒体に適したアドレスデータ構成方向及びそ
の検出装置に関する。

〔発明の背景〕

コンピュータの外部記憶装置として従来より用いられ
ている磁気ディスク装置においては、セクタと呼ばれる
データブロック単位にデータ書き込みおよび読み出しが
行なわれるため、各セクタの先頭にそのセクタを特定す
るアドレスデータを書き込む領域を設け、ディスクの初
期状態にこのアドレスデータのみを書き込んでおき、そ
の後のセクタのアクセスにおいてはアドレスデータを読
み取ることによりセクタを特定する方式が広く用いられ
ている（インターフェイス1984−5,No.84,「ハードディ
スク装置とコントローラ」、CQ出版）。

このような方式においては、ユーザデータ部には誤り
が発生しなくとも、アドレスデータ部に誤りが発生して
アドレス値が読み取れなくなってしまうと、そのセクタ
全体が使用不可能となってしまうため、ディスク上のビ
ット誤り率を低くし、信頼性を高めることが必要であ
る。

一方、従来の磁気ディスクに比較して高密度記録が可
能な光ディスクメモリ装置においても、磁気ディスクと
同様の機能が要求されるため、やはり各セクタの先頭に
アドレスデータを書き込む方式が採用されている（日経
エレクトロニクス1983.11.21,コード情報の記録が可能
になった大容量光ディスク・ファイル装置）。

しかしながら、従来の磁気ディスクと光ディスクのビ
ット誤り率を比較すると前者が10^-12以下であるのに対
し光ディスクは10^-5〜10^-6程度と悪いため、光ディスク
装置においては、ユーザデータ部に従来の磁気ディスク
に使用されていたECC（誤り訂正符号）より強力なECCを
付加して、最終的なビット誤り率の改善を計っている。
ところが、アドレスデータ部に関してはビット長が短い
ため有効なECCの付加が難しいので、ディスク製造時に
プリフォーマットされるアドレスデータをすべて読取検
査を行ない誤りがないことを確認した後出荷する方法が
とられている。

しかし、この方法はディスクの価格上昇の一因となっ
ており、また出荷後のごみや傷による誤りに対しては有
効な対応手段を有していないという問題があった。

〔発明の目的〕

本発明の目的は、前記した従来技術の問題を解決し、
アドレスデータの誤りによりアドレスデータの検出が不
可能となり、このために生じる使用不可能なセクタの発
生を低減するアドレスデータ構成方法及びその検出装置
を提供することにある。

〔発明の概要〕

本発明の特徴は、アドレスデータを、それに係わる同
期信号や誤り検出符号を含めて二重に記録するようにし
た点、および読取時に、二個の同期信号とアドレスデー
タ、誤り検出符号とを組み合わせて二個の誤り検出回路
で並行して検出することによりアドレスデータの検出不
能発生数を低減するようにした点にある。

〔発明の実施例〕

以下に、本発明の一実施例を図により説明する。第２
図は、本発明を光ディスク装置に採用した場合のシステ
ムブロック図である。

同図において、１は、ディスク上のデータ読取りある
いはディスク上にデータの書込みを行なう光ピックアッ
プ、２は光ピックアップ１の出力を増幅するヘッドアン
プ、３はヘッドアンプ２の出力のディジタルレベル信号
への変換とデータに同期したクロック再生を行なうデー
タセパレータ回路、４は本発明によるアドレス信号検出
回路、５は、データ書込回路、６はデータ読取回路、７
はコントロール回路、８はホストコンピュータ、20はア
ドレスラッチである。

このような光ディスク装置は、ホストコンピュータ８
から入力されるデータをディスク上に書き込み、また必
要に応じてディスクからデータを読み出してホストコン
ピュータ８に出力する。

ディスク上のデータ形態は第３図に示すようにセクタ
と呼ばれるデータブロックに区分されている。各セクタ
内は、セクタ固有の値を示すアドレス値があらかじめ記
録されているアドレスデータ部（プリフォーマット部）
９、後からデータを書き込むデータ部（追記部）10とに
より構成されている。同図において、10aはすでにデー
タが追記されているデータ部であり、10bはいまだ追記
されていないデータ部である。

アドレスデータ部９の構成の一例を第１図に示す。同
図において、11はアドレスデータ部の先頭すなわちセク
タの先頭を示すセクタマーク（SM）、12は後続するデー
タにクロック再生部のクロックを同期させるための引込
信号（VFO）、13及び13′は本発明に係る２個の同期信
号（STNC1,STNC2）、14,14′は同じく２個のアフドレス
信号（ID）、15,15′は誤り検出符号（CRC）である。な
お、50,51,52,53はそれぞれ後述される再生信号、クロ
ック、アドレス信号、正誤信号である。

アドレス信号の与え方の一般的な例としては、ディス
クをその径方向に分割してこれをトラックと呼び、この
１トラック内を所定の数に分割してセクタとする方法が
とられる。したがってセクタを指定するためにはトラッ
ク番号とセクタ番号の組み合わせにより行なわれる。

コンピュータに接続され、その外部記憶装置として使
用される場合には、セクタ単位の書き込み、読み出しを
行なえることが要求されるので、アドレス信号が正しく
検出されることが重要である。したがって、第１図に示
すように、アドレスデータを同期信号や誤り検出符号と
共に二度記録することにより、両者が同時に誤ってアド
レスデータが検出できなくなる確率は、一度しか記録さ
れずにこれが誤ってアドレスデータが検出できなくなる
確率より小さくなるのでアドレス検出不可能となるセク
タの数を減少させることができる。

第４図に、第２図に示したアドレス信号検出回路４の
具体的な構成図を示す。

同図において、41は第１の同期信号13を検出するため
の第１の同期検出回路、42は第２の同期信号13′を検出
するための第２の同期検出回路、43は光ディスクへの記
録に適するように変調された信号を元にもどす復調回
路、44はアドレス信号14（14′）と誤り検出符号15（1
5′）とを入力とする第１の誤り検出回路、45は同じく
第２の誤り検出回路、46は第１および第２の誤り検出回
路44,45の誤り判定結果57,60から検出アドレスデータの
正誤信号53と後述する切換回路の切換信号54を出力する
デコーダ回路、47はアドレスデータを保持する第１のレ
ジスタ、48は同様の第２のレジスタ、49は第１および第
２のレジスタ47,48に保持されたデータを選択して後続
の回路へ出力する切換回路である。

また同図において50は光ディスクからの再生信号、51
はこれに同期したクロック信号、52は検出されたアドレ
ス信号、53はこのアドレス信号の正誤信号、54は切換信
号である。また、57および60はそれぞれ第１および第２
の誤り検出回路44,45の検出結果を表わす信号であり、
その詳細は後述する。ここに、デコーダ回路46として
は、例えば第６図に示されているような回路を用いるこ
とができる。

次に本回路の動作を第５図のタイムチャートにより説
明する。再生信号50及び再生クロック51により第１の同
期検出回路41でSYNC1が検出されると、この検出信号54
（第５図参照）は第１の誤り検出回路44に供給される。
該誤り検出回路44はこの信号54を基準として第１のID部
14の誤り検出を行なう。信号56はその動作ブロックであ
る。

その結果データが正しければ、第１の誤り検出回路44
から出力される検出結果（57）が“1"となりデータラッ
チパルス（58）が出現してアドレスデータを第１のレジ
スタ47に保持する。これは、例えば検出結果57を微分回
路に入力し、微分出力の正のパルスのみを抽出し、これ
を第１のレジスタ47のラッチパルス58とすることによ
り、実現することができる。また、データが誤っていた
場合には検出結果（57）が“0"となり、データラッチパ
ルス（58）は出現しないので、このときのアドレスデー
タはレジスタ47には保持されない。

この動作は第２の同期検出回路42におけるSYNC2検出
信号（55）に対しても同様に行なわれる。

したがって、第１のレジスタ47には２個のアドレスデ
ータのうち出しく検出された方のデータが保持され、両
方とも正しく検出された場合は第２のデータが保持され
る。一方、両方とも正しく検出されなかった場合には、
このセクタの検出を開始する以前から保持されていたデ
ータがそのまま保持される。

一方、第２の誤り検出回路45においては、SYNC1検出
信号（54）が入力されるとこれを基準として検出クロッ
ク（59）により第２のアドレス信号の誤り検出を行な
い、その結果データが正しければ検出結果（60）が“1"
となりデータラッチパルス（61）が出現して第２のアド
レスデータがレジスタ48に保持される。また結果が誤り
であれば検出結果（60）が“0"となりデータラッチ（6
1）は出現せずアドレスデータは保持されない。すなわ
ちSYNC2を使用せずにSYNC1を用いて第２のアドレスデー
タを検出するため、SYNC2に誤りが生じて未検出となっ
ても第２のアドレスデータの検出が可能となる。

デコーダ46はこれら２個の誤り検出回路44,45の判定
回路57,60により最終的なアドレスデータの正誤の判定
とレジスタ47と48の選択を行なう。すなわち、第１の誤
り検出回路44において第１あるいは第２のデータアドレ
スのどちらか一方が正しいときあるいは両方が正しいと
きはアドレス正誤信号53は「正」の信号を出力し、切換
回路49は第１のレジスタ47に保持されたデータを出力す
る。

また、第１の誤り検出回路44における両方のアドレス
データが誤りであるが、第２の誤り検出回路45において
アドレスデータが正しく検出されていれば、アドレス正
誤信号53は「正」の信号を出力し、切換回路49は第２の
レジスタ48に保持されたデータを出力する。

さらに、全ての検出結果が誤りとなった場合にはアド
レス正誤信号53は「誤」の信号を出力する。このときに
はアドレスデータ52は意味を持たない。

このように、本発明によれば、第１の同期信号、アド
レスデータ、誤り検出符号のいずれかに誤りが生じて第
１のアドレスデータの検出ができなくとも、第２のアド
レスデータを検出でき、第２の同期信号、アドレスデー
タ、誤り検出符号のいずれかに誤りが生じて第２のアド
レスデータの検出ができなくとも第１のアドレスデータ
を検出でき、さらに第１の誤り検出符号と第２の同期信
号の境界点で誤りが発生し第１のアドレスデータが誤り
となりかつ、第２の同期信号が検出できなくとも第１の
同期信号をもとにして第２のアドレスデータを検出する
ことができる。

本発明においてアドレスデータが検出できなくなる場
合は第１および第２のデータ中においてそれが同時に誤
った場合であるが、このような状況の発生確率は光ディ
スクの誤り発生確率から考えると非常に小さく、ほとん
どがいずれか１個の誤りであるため、本発明によればア
ドレスデータの未検出セクタ数を大幅に低減することが
できる。

なお、本実施例に述べた第１の同期信号及び第２の同
期信号においては両者は異なったパターンでも同一のパ
ターンでもよい。同一のパターンとすれば同期検出回路
41,42の共用が可能となるかわりに第１の同期信号と第
２の同期信号とを区別するタイムゲート信号が必要とな
るが、本発明の効果には影響を与えない。

〔発明の効果〕

本発明によれば、二重に書かれたアドレスデータの一
方の一部に誤りが生じて正しく検出できなくとも他方の
アドレスデータにより正しく検出できるので、アドレス
検出不能セクタの発生を低減させる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のアドレスデータ部の構成を
示す図、第２図は第１図のアドレス検出回路を使用した
光ディスク装置のブロック図、第３図は本発明による光
ディスク装置のセクタ構成を示す図、第４図は本発明の
アドレス検出回路の一実施例のブロック図、第５図は第
１図のアドレス検出回路の動作を説明するタイムチャー
ト、第６図はデコーダ回路の回路図である。 13,13′……第１、第２の同期信号、14,14′……第１、
第２のアドレス信号、15,15′……第１、第２の誤り検
出符号、41……第１の同期信号検出回路、42……第２の
同期信号検出回路、44……第１の誤り検出回路、45……
第２の誤り検出回路、46……デコーダ、47……第１のデ
ータレジスタ、48……第２のデータレジスタ、49……切
換回路。

Claims

(57)【特許請求の範囲】

【請求項１】データの記録再生を所定のデータ数単位で
行うデータブロックが、データブロックを特定するため
のアドレス部とデータの記録再生を行うデータ部とで構
成され、アドレス部はアドレスデータの先頭を示すアド
レス同期信号、アドレスデータ、アドレス誤り検出符号
の順に記録されるアドレスデータブロックを複数個含む
構成であるデータブロック列からアドレスデータを検出
するアドレスデータ検出装置において、第１のアドレス同期信号を検出する第１のアドレス同期
検出回路と、第２のアドレス同期信号を検出する第２のアドレス同期
検出回路と、該第１のアドレス同期検出回路の同期検出信号を基準と
して第１のアドレスデータと第１のアドレス誤り検出符
号により第１のアドレスデータを検査しかつ第２のアド
レス同期検出回路の同期検出信号を基準として第２のア
ドレスデータと第２のアドレス誤り検出符号により第２
のアドレスデータを検査する第１の誤り検出回路と、該第１のアドレス同期検出回路の同期検出信号を基準と
して第２のアドレスデータと第２のアドレス誤り検出符
号により第２のアドレスデータを検査する第２の誤り検
出回路と、該第１の誤り検出回路において第１のアドレスデータが
正しいと判定されたときには第１のアドレスデータを保
持し第２のアドレスデータが正しいと判定されたときに
は第２のアドレスデータを保持する第１のデータレジス
タと、該第２の誤り検出回路において第２のアドレスデータが
正しいと判定されたときには第２のアドレスデータを保
持する第２のデータレジスタを、該第１の誤り検出回路の検査出力と、該第２の誤り検出
回路の検査出力とを入力とし、該第１のデータレジスタ
と該第２のデータレジスタに保持されたデータのうち正
しいデータが保持されているデータレジスタを示す信号
を出力するデコーダ回路と、該デコーダ回路の出力により該第１のデータレジスタと
該第２のデータレジスタのうち正しいデータを保持する
データレジスタを選択するデータ切換回路とを具備したことを特徴とするアドレスデータ検出装置。