JPH0752577B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0752577B2 JPH0752577B2 JP63001653A JP165388A JPH0752577B2 JP H0752577 B2 JPH0752577 B2 JP H0752577B2 JP 63001653 A JP63001653 A JP 63001653A JP 165388 A JP165388 A JP 165388A JP H0752577 B2 JPH0752577 B2 JP H0752577B2
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- JP
- Japan
- Prior art keywords
- bit line
- pair
- line pair
- sense amplifier
- semiconductor memory
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体メモリに関するもので、特に高速デ
ータの書き換えを行なう必要のある画像用メモリに使用
されるものである。
ータの書き換えを行なう必要のある画像用メモリに使用
されるものである。
（従来の技術） 従来、任意の番地のデータをアクセスできるランダムア
クセスメモリ（以下RAMと略す）と、シリアルにメモリ
のデータをアクセスできるシリアルポートメモリ（以下
SAMと略す）の両方を備えたデュアルポートメモリ（マ
ルチポートメモリ）が画像用メモリとしてよく用いられ
ている。一般的な使い方は、RAMのある行に書かれたデ
ータをSAMに転送し、その転送されたデータをシリアル
にSAMから出力して画面に表示するというものである。
ところで画像を短い時間に一斉にクリアしようとする場
合、RAMからSAMへ転送されるデータは同一（すべて“1"
かすべて“0"）であることが必要である。すなわち“1"
と“0"がバラバラに書かれていたある行データを短時間
ですべて“1"かすべて“0"にしなければならない（以下
これをフラッシュライト機能と呼ぶ）。
クセスメモリ（以下RAMと略す）と、シリアルにメモリ
のデータをアクセスできるシリアルポートメモリ（以下
SAMと略す）の両方を備えたデュアルポートメモリ（マ
ルチポートメモリ）が画像用メモリとしてよく用いられ
ている。一般的な使い方は、RAMのある行に書かれたデ
ータをSAMに転送し、その転送されたデータをシリアル
にSAMから出力して画面に表示するというものである。
ところで画像を短い時間に一斉にクリアしようとする場
合、RAMからSAMへ転送されるデータは同一（すべて“1"
かすべて“0"）であることが必要である。すなわち“1"
と“0"がバラバラに書かれていたある行データを短時間
ですべて“1"かすべて“0"にしなければならない（以下
これをフラッシュライト機能と呼ぶ）。
第３図は１カラム分のメモリセルアレイ付近の回路図で
ある。この図においてC1,C2はメモリセルのストレージ
キャパシタ、Q1,Q2は同スイッチングトランジスタ、BL,
▲▼はビット線、１はセンスアンプ、CSLは列選択
線、Q5,Q6は列選択用トランジスタ、I/O,▲▼は
入出力線である。第３図に示す様に、メモリセルを有す
るビット線BL,▲▼にフラッシュライト機能を達成
するためのWLX,WLYという異るゲートを持ち、ソース側
が接地VSSに固定されたQ3,Q4というデータ書き込み用の
ＮチャンネルMOSトランジスタがそれぞれドレイン側で
接続されている。ビット線は1/2VCCプリチャージとす
る。ここでワード線WL0にぶらさがっている全てのセル
に“0"データを書き込む場合の動作を１カラム中の１セ
ルにおいて説明する。行選択がなされ、選択ワード線WL
0が選択される。そして同時に固定データ書き込み専用
ワード線WLXを選択する様にする。するとビット線BLの
電位は接地電位となり、センスアンプ１駆動の後、列選
択をせずワード線WL0でトランジスタQ1を閉じれば、セ
ルC1には“0"データが書き込まれる。次にWL0にぶらさ
がっている全てのセルに“1"データを書き込む場合の動
作を１カラムの中の１セルにおいて説明する。この時、
“0"データを書き込む時と違うのは、WLXのかわりに固
定データ書き込み専用ワード線WLXが選択されることで
ある。これにより、ビット線▲▼の電位は接地電位
VSSとなり、センスアンプ１を駆動する事でビット線BL
が電源電位VCCとなることにより、セルC1には“1"デー
タが書き込まれる。この様な原理によって任意の選択ワ
ード線WLiにぶらさがっているすべてのセルデータが同
一のデータに書き換えられるのである。
ある。この図においてC1,C2はメモリセルのストレージ
キャパシタ、Q1,Q2は同スイッチングトランジスタ、BL,
▲▼はビット線、１はセンスアンプ、CSLは列選択
線、Q5,Q6は列選択用トランジスタ、I/O,▲▼は
入出力線である。第３図に示す様に、メモリセルを有す
るビット線BL,▲▼にフラッシュライト機能を達成
するためのWLX,WLYという異るゲートを持ち、ソース側
が接地VSSに固定されたQ3,Q4というデータ書き込み用の
ＮチャンネルMOSトランジスタがそれぞれドレイン側で
接続されている。ビット線は1/2VCCプリチャージとす
る。ここでワード線WL0にぶらさがっている全てのセル
に“0"データを書き込む場合の動作を１カラム中の１セ
ルにおいて説明する。行選択がなされ、選択ワード線WL
0が選択される。そして同時に固定データ書き込み専用
ワード線WLXを選択する様にする。するとビット線BLの
電位は接地電位となり、センスアンプ１駆動の後、列選
択をせずワード線WL0でトランジスタQ1を閉じれば、セ
ルC1には“0"データが書き込まれる。次にWL0にぶらさ
がっている全てのセルに“1"データを書き込む場合の動
作を１カラムの中の１セルにおいて説明する。この時、
“0"データを書き込む時と違うのは、WLXのかわりに固
定データ書き込み専用ワード線WLXが選択されることで
ある。これにより、ビット線▲▼の電位は接地電位
VSSとなり、センスアンプ１を駆動する事でビット線BL
が電源電位VCCとなることにより、セルC1には“1"デー
タが書き込まれる。この様な原理によって任意の選択ワ
ード線WLiにぶらさがっているすべてのセルデータが同
一のデータに書き換えられるのである。
（発明が解決しようとする課題） しかしこの従来技術には、以下の様な問題がある。即ち
現在の様な高集積のメモリセルアレイの場合、どうして
も第３図に示す様なパターン構成となってしまい、通常
モードにおけるビット線対（BL,▲▼）の容量のア
ンバランスが生じ、センスマージンを悪化させてしま
う。つまり第３図における回路構成だと、ビット線BL側
にＬ区間分だけ余計な容量が寄生することになる。つま
り通常モードにおいてワード線が開いた時のセンス動作
に入る前のビット線BLと▲▼の電位差が小さくなっ
てしまいセンスマージンが悪くなる。このことを実際に
式に使って説明する。今、セルの容量をCS、ビット線の
容量をCB、Ｌ区間に寄生する容量をΔCB、セルはVCC書
き込み、ビット線は1/2VCCプリチャージ読み出しとす
る。第４図にフラッシュライト機能を持たない従来回路
を示す。この回路におけるビット線対のアンバランスは
当然ない。この場合の通常モードを考える。
現在の様な高集積のメモリセルアレイの場合、どうして
も第３図に示す様なパターン構成となってしまい、通常
モードにおけるビット線対（BL,▲▼）の容量のア
ンバランスが生じ、センスマージンを悪化させてしま
う。つまり第３図における回路構成だと、ビット線BL側
にＬ区間分だけ余計な容量が寄生することになる。つま
り通常モードにおいてワード線が開いた時のセンス動作
に入る前のビット線BLと▲▼の電位差が小さくなっ
てしまいセンスマージンが悪くなる。このことを実際に
式に使って説明する。今、セルの容量をCS、ビット線の
容量をCB、Ｌ区間に寄生する容量をΔCB、セルはVCC書
き込み、ビット線は1/2VCCプリチャージ読み出しとす
る。第４図にフラッシュライト機能を持たない従来回路
を示す。この回路におけるビット線対のアンバランスは
当然ない。この場合の通常モードを考える。
BLに“1"読み出しをする場合のセンスアンプ１が駆動す
る直前のBL,▲▼の電位V1,V0は BLに“0"読み出しをする場合のセンスアンプ１が駆動す
る直前のBL,▲▼の電位V0′，V1′は V0′＝V1,V1′＝V0 センス動作に入る前のBLと▲▼の電位差ΔＶは、 次に第３図に示すフラッシュライト機能を持つ従来回路
について考える。即ちBLに“1"読み出しをする場合のセ
ンスアンプ１が駆動する直前のBL,▲▼の電位
V1″，V0″は センス動作に入る前のBLと▲▼の電位差ΔＶ′は BLに“0"読み出しをする場合のセンスアンプ１が駆動す
る直前のBL,▲▼の電位V0，V1は センス動作に入る前のBLと▲▼の電位差ΔＶ″は、 通常モードにおけるフラッシュライト機能を持つ従来回
路と、持たない回路のセンス動作に入る前のビット線の
電位差を比べると ΔＶ＞ΔＶ′＝ΔＶ″となる。
る直前のBL,▲▼の電位V1,V0は BLに“0"読み出しをする場合のセンスアンプ１が駆動す
る直前のBL,▲▼の電位V0′，V1′は V0′＝V1,V1′＝V0 センス動作に入る前のBLと▲▼の電位差ΔＶは、 次に第３図に示すフラッシュライト機能を持つ従来回路
について考える。即ちBLに“1"読み出しをする場合のセ
ンスアンプ１が駆動する直前のBL,▲▼の電位
V1″，V0″は センス動作に入る前のBLと▲▼の電位差ΔＶ′は BLに“0"読み出しをする場合のセンスアンプ１が駆動す
る直前のBL,▲▼の電位V0，V1は センス動作に入る前のBLと▲▼の電位差ΔＶ″は、 通常モードにおけるフラッシュライト機能を持つ従来回
路と、持たない回路のセンス動作に入る前のビット線の
電位差を比べると ΔＶ＞ΔＶ′＝ΔＶ″となる。
つまり、フラッシュライト機能を持った第３図の従来回
路だと、通常モードにおけるセンスマージンが悪化して
いることがわかる。
路だと、通常モードにおけるセンスマージンが悪化して
いることがわかる。
上記のように従来のフラッシュライト機能を持たせた回
路では、通常モードを行なう場合にビット線対の容量ア
ンバランスが生じ、センスマージンを悪化させてしま
い、高速動作を劣化させる。本発明においては、この問
題点を改善した半導体メモリを提供するものである。
路では、通常モードを行なう場合にビット線対の容量ア
ンバランスが生じ、センスマージンを悪化させてしま
い、高速動作を劣化させる。本発明においては、この問
題点を改善した半導体メモリを提供するものである。
［発明の構成］ （課題を解決するための手段と作用） この発明は、フラッシュライト機能をもつ半導体メモリ
において、メモリセルが接続されるビット線対を、デー
タ書き込み時のオン、その他でオフ制御されるスイッチ
ングMOSトランジスタを介して書き込みデータ供給端に
接続したことを特徴とする。即ちこの発明においては、
上記の目的を達成するために前記ビット線対に同一ゲー
トのスイッチングMOSトランジスタを、フラッシュライ
トを行なう時のスイッチとして、通常モードにおいて
は、これを閉じ、ビット線対のアンバランスをなくし、
センスマージンの悪化を改善するものである。
において、メモリセルが接続されるビット線対を、デー
タ書き込み時のオン、その他でオフ制御されるスイッチ
ングMOSトランジスタを介して書き込みデータ供給端に
接続したことを特徴とする。即ちこの発明においては、
上記の目的を達成するために前記ビット線対に同一ゲー
トのスイッチングMOSトランジスタを、フラッシュライ
トを行なう時のスイッチとして、通常モードにおいて
は、これを閉じ、ビット線対のアンバランスをなくし、
センスマージンの悪化を改善するものである。
（実施例） 以下図面を参照してこの発明の一実施例を説明する。第
１図は同実施例の回路図であるが、これは前記従来例の
ものと対応させた場合の例であるから、同一個所には同
一符号を付して説明を省略し、特徴とする個所の説明を
行なう。即ちこの回路の特徴は、メモリセルC1,Q1とC2,
Q2をそれぞれ有するビット線BLと▲▼に同一ゲート
のＮチャンネルMOSトランジスタQ9,Q10のドレインをそ
れぞれ接続し、ソース側が接地VSSに固定されていて、
書き込み専用ワード線WLXがゲート入力のＮチャンネル
トランジスタQ3のドレインをトランジスタQ9のソースに
接続し、ソース側がトランジスタQ3同様に接地VSSに固
定され書き込み専用ワード線WLYがゲート入力のＮチャ
ンネルMOSトランジスタQ4のドレインをトランジスタQ10
のソースに接続することからなるメモリセルアレイ構成
をもつ回路である。
１図は同実施例の回路図であるが、これは前記従来例の
ものと対応させた場合の例であるから、同一個所には同
一符号を付して説明を省略し、特徴とする個所の説明を
行なう。即ちこの回路の特徴は、メモリセルC1,Q1とC2,
Q2をそれぞれ有するビット線BLと▲▼に同一ゲート
のＮチャンネルMOSトランジスタQ9,Q10のドレインをそ
れぞれ接続し、ソース側が接地VSSに固定されていて、
書き込み専用ワード線WLXがゲート入力のＮチャンネル
トランジスタQ3のドレインをトランジスタQ9のソースに
接続し、ソース側がトランジスタQ3同様に接地VSSに固
定され書き込み専用ワード線WLYがゲート入力のＮチャ
ンネルMOSトランジスタQ4のドレインをトランジスタQ10
のソースに接続することからなるメモリセルアレイ構成
をもつ回路である。
この回路動作については、従来のフラッシュライト機能
を有する回路とほぼ同様であるが、この従来の回路動作
と違う点は、メモリセルアレイとフラッシュライトを行
なう回路の間にスイッチングMOSトランジスタQ9,Q10が
設けられ、フラッシュライトモードに入った時のみオン
する様にしてあることである。こうすることにより通常
モードにおいては、ビット線対BL,▲▼の容量アン
バランスが無くなり、センスマージンは改善されるので
ある。
を有する回路とほぼ同様であるが、この従来の回路動作
と違う点は、メモリセルアレイとフラッシュライトを行
なう回路の間にスイッチングMOSトランジスタQ9,Q10が
設けられ、フラッシュライトモードに入った時のみオン
する様にしてあることである。こうすることにより通常
モードにおいては、ビット線対BL,▲▼の容量アン
バランスが無くなり、センスマージンは改善されるので
ある。
第２図は本発明の他の実施例である。この回路は、前実
施例と同様にフラッシュライト時のスイッチとして、ド
レイン側をビット線BL,▲▼にそれぞれ接続したＮ
チャンネルMOSトランジスタQ9,Q10を設ける。第１図の
実施例と違う所は、トランジスタQ9のソースに、フラッ
シュライト時データ決定用入力F/WDINを入力とするイン
バータ回路A1を接続し、トランジスタQ10のソースをフ
ローティングとした回路構成を持つ半導体メモリであ
る。ＮチャンネルMOSトランジスタQ9,Q10のゲートに接
続される共通の信号線F/WGを、フラッシュライト時ゲー
ト入力とし、フラッシュライトモードに入った時、ワー
ド線が選択された直後に選択されて、データを転送する
スイッチの駆動信号とする。さらにインバータA1の入力
信号線をデータ入力F/WDINの入力線とし、この信号によ
りセルに書き込まれるデータを決定するものとする。
施例と同様にフラッシュライト時のスイッチとして、ド
レイン側をビット線BL,▲▼にそれぞれ接続したＮ
チャンネルMOSトランジスタQ9,Q10を設ける。第１図の
実施例と違う所は、トランジスタQ9のソースに、フラッ
シュライト時データ決定用入力F/WDINを入力とするイン
バータ回路A1を接続し、トランジスタQ10のソースをフ
ローティングとした回路構成を持つ半導体メモリであ
る。ＮチャンネルMOSトランジスタQ9,Q10のゲートに接
続される共通の信号線F/WGを、フラッシュライト時ゲー
ト入力とし、フラッシュライトモードに入った時、ワー
ド線が選択された直後に選択されて、データを転送する
スイッチの駆動信号とする。さらにインバータA1の入力
信号線をデータ入力F/WDINの入力線とし、この信号によ
りセルに書き込まれるデータを決定するものとする。
次に第２図の回路動作について説明する。まずワード線
WL0にぶらさがっている全てのセルに“1"データを書き
込む場所について説明する。書き込まれるデータはサイ
クルに入る以前に決定されている。この場合に“1"デー
タを書き込むので、インバータ入力信号F/WDINは低レベ
ルとなっている。行選択がなされ、選択ワード線WL0が
選択される。そして、センスアンプ１が駆動するより前
に信号F/WGが高レベルとなることにより、インバータA1
の駆動能力でビット線BLを高電位に持ち上げる。その後
でセンスアンプ１が駆動し、ビット線電位に決着がつ
き、当然ビット線BLが電源電位となり、選択ワード線WL
0が非選択となる事でセルC1に“1"データが書き込まれ
る。又、WL0にぶらさがっている全てのセルに“0"デー
タを書き込む場合には、インバータA1の入力信号F/WDIN
を高レベルにする事で達成される。この様に前記実施例
とは動作方法が違うが、転送スイッチQ9,Q10を受けると
いうことで、通常モードにおけるビット線対の容量アン
バランスはなくなるものである。
WL0にぶらさがっている全てのセルに“1"データを書き
込む場所について説明する。書き込まれるデータはサイ
クルに入る以前に決定されている。この場合に“1"デー
タを書き込むので、インバータ入力信号F/WDINは低レベ
ルとなっている。行選択がなされ、選択ワード線WL0が
選択される。そして、センスアンプ１が駆動するより前
に信号F/WGが高レベルとなることにより、インバータA1
の駆動能力でビット線BLを高電位に持ち上げる。その後
でセンスアンプ１が駆動し、ビット線電位に決着がつ
き、当然ビット線BLが電源電位となり、選択ワード線WL
0が非選択となる事でセルC1に“1"データが書き込まれ
る。又、WL0にぶらさがっている全てのセルに“0"デー
タを書き込む場合には、インバータA1の入力信号F/WDIN
を高レベルにする事で達成される。この様に前記実施例
とは動作方法が違うが、転送スイッチQ9,Q10を受けると
いうことで、通常モードにおけるビット線対の容量アン
バランスはなくなるものである。
［発明の効果］ 以上説明した様にこの発明によれば、通常モードにおい
て、ビット線対の容量アンバランスをなくし、フラッシ
ュライト機能を持つ半導体メモリのセンスマージンの向
上が可能となるものである。
て、ビット線対の容量アンバランスをなくし、フラッシ
ュライト機能を持つ半導体メモリのセンスマージンの向
上が可能となるものである。
第１図，第２図は本発明の各実施例を示す回路図、第３
図はフラッシュライト回路をもった従来のダイナミック
RAMのメモリセルアレイの回路図、第４図はフラッシュ
ライト回路をもたない従来のダイナミックRAMのメモリ
セルアレイの回路図である。 １……センスアンプ、C1,C2……メモリセルのストレー
ジキャパシタ、Q1,Q2……メモリセルのイッチングトラ
ンジスタ、Q3,Q4……書き込みデータ書き込み専用トラ
ンジスタ、Q5,Q6……列選択トランジスタ、Q9,Q10……
スイッチングMOSトランジスタ、WL0,WL1……ワード線、
F/WG……フラッシュライト時固定データ転送ゲート入
力、WXL,WXL′……固定データ書き込み専用ワード線、B
L,▲▼……ビット線対、VSS……接地、A1……デー
タ入力用インバータ。
図はフラッシュライト回路をもった従来のダイナミック
RAMのメモリセルアレイの回路図、第４図はフラッシュ
ライト回路をもたない従来のダイナミックRAMのメモリ
セルアレイの回路図である。 １……センスアンプ、C1,C2……メモリセルのストレー
ジキャパシタ、Q1,Q2……メモリセルのイッチングトラ
ンジスタ、Q3,Q4……書き込みデータ書き込み専用トラ
ンジスタ、Q5,Q6……列選択トランジスタ、Q9,Q10……
スイッチングMOSトランジスタ、WL0,WL1……ワード線、
F/WG……フラッシュライト時固定データ転送ゲート入
力、WXL,WXL′……固定データ書き込み専用ワード線、B
L,▲▼……ビット線対、VSS……接地、A1……デー
タ入力用インバータ。
Claims (6)
- 【請求項１】平行に配置され、互いに相補関係にあるデ
ータを伝えるビット線対と、メモリセルが、前記ビット
線対に接続されかつ行列状に配置されたメモリセルアレ
トと、前記ビット線対の一端側に接続され、データ読み
出し時に、前記ビット線対の両ビット線間の微小な電位
差を検出するセンスアンプと、前記ビット線対の他端側
に配置され、前記ビット線対と直交し、互いに所定の間
隔をおいて配置された第１、第２の制御線と、前記第１
の制御線と前記ビット線対の一方との間の交差部分に形
成され前記第１の制御線をゲートとする第１のトランジ
スタ、および前記第２の制御線と前記ビット線対の他方
との交差部分に形成され前記第２の制御線をゲートとす
る第２のトランジスタを有したフラッシュライト用手段
とを具備したフラッシュライト機能付きダイナミック型
の半導体メモリにおいて、前記フラッシュライト用手段
と前記メモリセルアレイとの間のビット線対に挿入され
て、前記ビット線対と直交する第３の制御線によりスイ
ッチング制御され、前記第３の制御線と前記ビット線対
の一方との交差部分に形成されたMOS型の第３のトラン
ジスタ、および前記第３の制御線と前記ビット線対の他
方との交差部分に形成されたMOS型の第４のトランジス
タよりなるスイッチングMOSトランジスタ対を具備し、
前記スイッチングMOSトランジスタ対の第３、第４のト
ランジスタは、フラッシュライト時にオンし、かつ読み
出し時にオフすることにより前記ビット線対の一方、他
方の長さを等しくするようにしたことを特徴とする半導
体メモリ。 - 【請求項２】前記センスアンプと第１の入出力線および
該線と相補関係にある第２の入出力線との間にそれぞれ
配置され、列選択線によって制御される列選択トランジ
スタをさらに具備した特許請求の範囲第１項に記載の半
導体メモリ。 - 【請求項３】前記フラッシュライト用手段を境にして、
前記センスアンプがある方とは反対側の前記ビット線対
に接続される書き込みデータ供給端は、接地である特許
請求の範囲第１項に記載の半導体メモリ。 - 【請求項４】平行に配置され、互いに相補関係にあるデ
ータを伝えるビット線対と、メモリセルが、前記ビット
線対に接続されかつ行列状に配置されたメモリセルアレ
イと、前記ビット線対の一端側に接続され、データ読み
出し時に、前記ビット線対の両ビット線間の微小な電位
差を検出するセンスアンプと、データ線でインバータを
駆動し、前記ビット線対の他端から前記ビット線対の一
方に対し、前記センスアンプの方向に前記インバータの
出力を供給するフラッシュライト用手段とを具備したフ
ラッシュライト機能付きダイナミック型の半導体メモリ
であって、前記フラッシュライト用手段と前記メモリセ
ルアレイとの間のビット線対に挿入されて、前記ビット
線対と直交する制御線によりスイッチング制御され、前
記制御線と前記ビット線対の一方との交差部分に形成さ
れたMOS型の第１のトランジスタ、および前記制御線と
前記ビット線対の他方との交差部分に形成されたMOS型
の第２のトランジスタよりなるスイッチングMOSトラン
ジスタ対を具備し、前記スイッチングMOSトランジスタ
対の第１、第２のトランジスタは、フラッシュライト時
にオンし、かつ読み出し時にオフすることにより前記ビ
ット線対の一方、他方の長さを等しくするようにしたこ
とを特徴とする半導体メモリ。 - 【請求項５】前記センスアンプと第１の入出力線および
該線と相補関係にある第２の入出力線との間にそれぞれ
配置され、列選択線によって制御される列選択トランジ
スタをさらに具備した特許請求の範囲第４項に記載の半
導体メモリ。 - 【請求項６】前記スイッチングMOSトランジスタ対を境
にして、前記センスアンプがある方とは反対側の前記ビ
ット線対に接続される書き込みデータ供給端の一方は、
書き込みデータを入力とするインバータの出力であり、
他方はフローティング状態にある特許請求の範囲第４項
に記載の半導体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001653A JPH0752577B2 (ja) | 1988-01-07 | 1988-01-07 | 半導体メモリ |
| EP88120924A EP0321847B1 (en) | 1987-12-21 | 1988-12-14 | Semiconductor memory capable of improving data rewrite speed |
| DE3850483T DE3850483T2 (de) | 1987-12-21 | 1988-12-14 | Halbleiterspeicher, der fähig zur Verbesserung der Datenwiedereinschreibgeschwindigkeit ist. |
| MYPI88001459A MY103940A (en) | 1987-12-21 | 1988-12-15 | Semiconductor memory capable of improving data rewrite speed |
| KR1019880017146A KR920007444B1 (ko) | 1987-12-21 | 1988-12-21 | 반도체기억장치 |
| US07/647,202 US5075887A (en) | 1987-12-21 | 1991-01-28 | Semiconductor memory capable of improving data rewrite speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001653A JPH0752577B2 (ja) | 1988-01-07 | 1988-01-07 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01178196A JPH01178196A (ja) | 1989-07-14 |
| JPH0752577B2 true JPH0752577B2 (ja) | 1995-06-05 |
Family
ID=11507480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001653A Expired - Lifetime JPH0752577B2 (ja) | 1987-12-21 | 1988-01-07 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752577B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3057693B2 (ja) * | 1989-07-27 | 2000-07-04 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ |
| JP2634916B2 (ja) * | 1989-10-04 | 1997-07-30 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ |
| JP2613656B2 (ja) * | 1989-11-24 | 1997-05-28 | シャープ株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148192A (ja) * | 1984-08-11 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JP2530125B2 (ja) * | 1986-05-28 | 1996-09-04 | 富士通株式会社 | 半導体記憶装置 |
-
1988
- 1988-01-07 JP JP63001653A patent/JPH0752577B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01178196A (ja) | 1989-07-14 |
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